JPS6210470B2 - - Google Patents
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- JPS6210470B2 JPS6210470B2 JP53016934A JP1693478A JPS6210470B2 JP S6210470 B2 JPS6210470 B2 JP S6210470B2 JP 53016934 A JP53016934 A JP 53016934A JP 1693478 A JP1693478 A JP 1693478A JP S6210470 B2 JPS6210470 B2 JP S6210470B2
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- 238000005070 sampling Methods 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/14—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
-
- G—PHYSICS
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- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
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- G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
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- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
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- Signal Processing (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Transforming Electric Information Into Light Information (AREA)
Description
【発明の詳細な説明】
表示素子をＸ―Ｙマトリツクス状に配置して例
えばテレビジヨン画像を表示する装置がある。こ
のような装置において、表示画像に階調を付ける
ためには、走査方法を線順次走査とし、その１線
期間内の表示期間の割合を制御（時間幅変調）す
る。
えばテレビジヨン画像を表示する装置がある。こ
のような装置において、表示画像に階調を付ける
ためには、走査方法を線順次走査とし、その１線
期間内の表示期間の割合を制御（時間幅変調）す
る。
そのような装置として、従来から第１図に示す
装置が知られている。図において、アンテナ１か
らの信号がチユーナ２に供給されて希望のチヤン
ネルが受信され、この受信信号が映像中間周波回
路３に供給されて映像中間周波信号とされ、この
信号が映像検波回路４に供給されて第２図Ａに示
すような映像信号Ｓが取り出される。この映像信
号Ｓが例えば８ビツトのＡ／Ｄ変換回路５に供給
される。そしてこの変換回路５において階調に応
じた８ビツト（LSD、2D、3D……7D、MSD）の
並列２進信号（デジタル信号）D1に変換され、
このデジタル信号D1がラツチ回路６に供給され
る。
装置が知られている。図において、アンテナ１か
らの信号がチユーナ２に供給されて希望のチヤン
ネルが受信され、この受信信号が映像中間周波回
路３に供給されて映像中間周波信号とされ、この
信号が映像検波回路４に供給されて第２図Ａに示
すような映像信号Ｓが取り出される。この映像信
号Ｓが例えば８ビツトのＡ／Ｄ変換回路５に供給
される。そしてこの変換回路５において階調に応
じた８ビツト（LSD、2D、3D……7D、MSD）の
並列２進信号（デジタル信号）D1に変換され、
このデジタル信号D1がラツチ回路６に供給され
る。
また映像信号Ｓが同期分離回路７に供給されて
垂直同期信号及び水平同期信号ｈが分離され、こ
れらの同期信号がタイミング信号の発生回路８に
供給される。そしてこの発生回路８において、第
２図Ｂに示すように一つおきの水平期間に例えば
水平周波数の256倍の周波数のタイミング信号T1
が形成され、このタイミング信号T1が変換回路
５及びラツチ回路６に供給されてこのタイミング
信号T1に同期してデジタル信号D1が読み出され
る。
垂直同期信号及び水平同期信号ｈが分離され、こ
れらの同期信号がタイミング信号の発生回路８に
供給される。そしてこの発生回路８において、第
２図Ｂに示すように一つおきの水平期間に例えば
水平周波数の256倍の周波数のタイミング信号T1
が形成され、このタイミング信号T1が変換回路
５及びラツチ回路６に供給されてこのタイミング
信号T1に同期してデジタル信号D1が読み出され
る。
このデジタル信号D1がシフトレジスタ９に供
給される。このシフトレジスタ９はレジスタが８
行256列のマトリツクス状に配列されている。そ
してラツチ回路６からのデジタル信号D1が供給
されると共に、タイミング信号T1が供給され
て、デジタル信号D1が各ビツト毎にタイミング
信号T1のタイミングで図中矢印ａの方向に順次
シフトされ、１水平期間分の映像信号が書き込ま
れる。
給される。このシフトレジスタ９はレジスタが８
行256列のマトリツクス状に配列されている。そ
してラツチ回路６からのデジタル信号D1が供給
されると共に、タイミング信号T1が供給され
て、デジタル信号D1が各ビツト毎にタイミング
信号T1のタイミングで図中矢印ａの方向に順次
シフトされ、１水平期間分の映像信号が書き込ま
れる。
また発生回路８において第２図Ｃに示すよう
に、タイミング信号T1が発生されている水平期
間の直後の水平同期信号ｈと、その後の２水平期
間（2H）を255等分し、その１番目、３番目、７
番目、15番目、31番目、63番、127番目に一致し
たタイミング信号T2が形成される。このタイミ
ング信号T2がシフトレジスタ９に供給されて、
書き込まれた信号がタイミング信号T2のタイミ
ングで図中矢印ｂの方向に順次シフトされ、デジ
タル信号D1の各ビツト毎に256ビツトの並列信号
（デジタル信号）D2としてLSD側から順次読み出
される。
に、タイミング信号T1が発生されている水平期
間の直後の水平同期信号ｈと、その後の２水平期
間（2H）を255等分し、その１番目、３番目、７
番目、15番目、31番目、63番、127番目に一致し
たタイミング信号T2が形成される。このタイミ
ング信号T2がシフトレジスタ９に供給されて、
書き込まれた信号がタイミング信号T2のタイミ
ングで図中矢印ｂの方向に順次シフトされ、デジ
タル信号D1の各ビツト毎に256ビツトの並列信号
（デジタル信号）D2としてLSD側から順次読み出
される。
このデジタル信号D2がラツチ回路１０に供給
されると共に、タイミング信号T2が供給されて
タイミング信号T2のタイミングでデジタル信号
D2が順次ラツチされる。
されると共に、タイミング信号T2が供給されて
タイミング信号T2のタイミングでデジタル信号
D2が順次ラツチされる。
このラツチされたデジタル信号D2がドライブ
回路１１に供給され、デジタル信号D2が適当な
電圧等に変換されて表示装置１２の各列線に供給
される。
回路１１に供給され、デジタル信号D2が適当な
電圧等に変換されて表示装置１２の各列線に供給
される。
また発生回路８において、第２図Ｄに示すよう
に、タイミング信号T1が終了した直後の水平同
期信号ｈと一致するタイミング信号T3が形成さ
れ、このタイミング信号T3が120ビツトのリング
カウンタ１３に供給されて、120の出力端子に２
水平期間ごとに順次移動する出力信号が形成さ
れ、この出力信号がドライブ回路１４に供給され
て適当な電圧等に変換され、表示装置１２の各行
線に供給される。
に、タイミング信号T1が終了した直後の水平同
期信号ｈと一致するタイミング信号T3が形成さ
れ、このタイミング信号T3が120ビツトのリング
カウンタ１３に供給されて、120の出力端子に２
水平期間ごとに順次移動する出力信号が形成さ
れ、この出力信号がドライブ回路１４に供給され
て適当な電圧等に変換され、表示装置１２の各行
線に供給される。
従つてこの装置において、任意の行線に対し
て、対応する２水平期間内の最初の１／２５５（＝２／
２５５ Ｈ）の期間に、１水平期間分のデジタル信号D1
の各LSDに対応するデジタル信号D2が表示さ
れ、続く４／２５５Ｈの期間に2Dに対応する表示が行わ れ、以下８／２５５Ｈ、１６／２５５Ｈ、３２／２５５
Ｈ、６４／２５５Ｈ、１２８／２５５Ｈ、 ２５６／２５５Ｈの期間に3D〜7D及びMSDに対応する表
示 が行われる。すなわち各ビツトの重みに対応して
時間幅変調された表示が行われる。なおシフトレ
ジスタ９への書き込みが始まる直前にMSDがラ
ツチ回路１０にラツチされる。そして２水平期間
毎に表示される行線が順次変更されて１フイール
ド分の映像が表示される。
て、対応する２水平期間内の最初の１／２５５（＝２／
２５５ Ｈ）の期間に、１水平期間分のデジタル信号D1
の各LSDに対応するデジタル信号D2が表示さ
れ、続く４／２５５Ｈの期間に2Dに対応する表示が行わ れ、以下８／２５５Ｈ、１６／２５５Ｈ、３２／２５５
Ｈ、６４／２５５Ｈ、１２８／２５５Ｈ、 ２５６／２５５Ｈの期間に3D〜7D及びMSDに対応する表
示 が行われる。すなわち各ビツトの重みに対応して
時間幅変調された表示が行われる。なおシフトレ
ジスタ９への書き込みが始まる直前にMSDがラ
ツチ回路１０にラツチされる。そして２水平期間
毎に表示される行線が順次変更されて１フイール
ド分の映像が表示される。
ところがこの装置において、シフトレジスタ９
を構成する場合に、レジスタ１ビツト分の構成素
子数は約50個である。このため上述のような256
×８ビツトのシフトレジスタを構成すると、素子
の数は約10万素子になり、１パツケージのICに
することは困難である。これに対して素子の数が
適当になるようにICを分割すると、ICの数が多
くなつて、表示装置１２上に一体にマウントする
ことができなくなつてしまう。
を構成する場合に、レジスタ１ビツト分の構成素
子数は約50個である。このため上述のような256
×８ビツトのシフトレジスタを構成すると、素子
の数は約10万素子になり、１パツケージのICに
することは困難である。これに対して素子の数が
適当になるようにICを分割すると、ICの数が多
くなつて、表示装置１２上に一体にマウントする
ことができなくなつてしまう。
そこでシフトレジスタ９は別基板にマウント
し、この別基板と表示装置１２及びラツチ回路１
０等のマウントされた基板とを伝送線で接続する
ことになるが、それでは伝送線の数が256本以上
必要であり、２つの基板間でこのように多数の伝
送線を設けることは困難である。
し、この別基板と表示装置１２及びラツチ回路１
０等のマウントされた基板とを伝送線で接続する
ことになるが、それでは伝送線の数が256本以上
必要であり、２つの基板間でこのように多数の伝
送線を設けることは困難である。
本発明はこのような点にかんがみ、簡単な構成
で上述と同様の表示ができるようにしたものであ
る。以下図面を参照しながら本発明の一実施例に
ついて説明しよう。
で上述と同様の表示ができるようにしたものであ
る。以下図面を参照しながら本発明の一実施例に
ついて説明しよう。
第３図において、ラツチ回路６からの映像信号
Ｓ（第４図Ａ）に対応するデジタル信号D1がセ
レクタ回路１５に供給される。
Ｓ（第４図Ａ）に対応するデジタル信号D1がセ
レクタ回路１５に供給される。
また発生回路８において、一つおきの水平期間
にタイミング信号T1（第４図Ｂ）が形成され、
このタイミング信号T1がさらに８逓倍され、こ
の逓倍信号がカウントされて、タイミング信号
T1の１周期の間に、（000）から（111）まで変化
する３ビツトの制御信号Q1〜Q3がされる。
にタイミング信号T1（第４図Ｂ）が形成され、
このタイミング信号T1がさらに８逓倍され、こ
の逓倍信号がカウントされて、タイミング信号
T1の１周期の間に、（000）から（111）まで変化
する３ビツトの制御信号Q1〜Q3がされる。
この制御信号Q1〜Q3がセレクタ回路１５に供
給されて、ラツチ回路６からのデジタル信号D1
が各ビツト毎に順次取り出されて、直列信号（デ
ジタル信号）D3とされる。このデジタル信号D3
がランダムアクセスメモリ（RAM）１６のデー
タ入力７子に供給される。
給されて、ラツチ回路６からのデジタル信号D1
が各ビツト毎に順次取り出されて、直列信号（デ
ジタル信号）D3とされる。このデジタル信号D3
がランダムアクセスメモリ（RAM）１６のデー
タ入力７子に供給される。
このRAM１６は１つの番地が８ビツト（コラ
ム）で構成され、この番地が256設けらている。
ム）で構成され、この番地が256設けらている。
また発生回路８において、上述と同じ一つおき
の水平期間にタイミング信号T1がカントされて
（00000000）から（11111111）まで変化する８ビ
ツトの制御信号Q4〜Q11が形成される。
の水平期間にタイミング信号T1がカントされて
（00000000）から（11111111）まで変化する８ビ
ツトの制御信号Q4〜Q11が形成される。
この制御信号Q4〜Q11がRAM１６の番地指定
端子に供給される。また制御信号Q1〜Q3がRAM
１６のコラム指定端子に供給される。さらに発生
回路８において、上述と同じ一つおきの水平期間
に高電位になるタイミング信号T4（第４図Ｂの
タイミング信号T1の包絡線に一致する）が形成
され、このタイミング信号T4がRAM１６の書き
込み読み出し制御端子に供給されて、このタイミ
ング信号T4が高電位の期間にRAM１６は書き込
みモードにされる。
端子に供給される。また制御信号Q1〜Q3がRAM
１６のコラム指定端子に供給される。さらに発生
回路８において、上述と同じ一つおきの水平期間
に高電位になるタイミング信号T4（第４図Ｂの
タイミング信号T1の包絡線に一致する）が形成
され、このタイミング信号T4がRAM１６の書き
込み読み出し制御端子に供給されて、このタイミ
ング信号T4が高電位の期間にRAM１６は書き込
みモードにされる。
そしてRAM１６において、各番地の０〜７の
コラムとデジタル信号D1のLSD〜MSDのビツト
とが対応され、１水平期間分のデジタル信号D1
が０〜255の番地に書き込まれる。
コラムとデジタル信号D1のLSD〜MSDのビツト
とが対応され、１水平期間分のデジタル信号D1
が０〜255の番地に書き込まれる。
さらに上述とは逆の一つおきの水平期間に、タ
イミング信号T4が低電位になると、RAM１６は
読み出しモードにされる。
イミング信号T4が低電位になると、RAM１６は
読み出しモードにされる。
それと共に、発生回路８において、第４図Ｃに
示すようにタイミング信号T2より２水平期間の
１／２５５（＝２／２５５Ｈ）遅れたタイミング信号T5
が形成 され、このタイミング信号T5がカウントされて
制御信号Q1〜Q3が形成される。また第４図Ｄに
示すようにタイミング信号T1が終了した直後の
水平同期信号ｈ及び最後（８番目）のタイミング
信号T5に続く２／２５５Ｈの期間にこの期間を256等分 したタイミング信号T6が形成され、このタイミ
ング信号T6がカウントされて制御信号Q4〜Q11が
形成される。
示すようにタイミング信号T2より２水平期間の
１／２５５（＝２／２５５Ｈ）遅れたタイミング信号T5
が形成 され、このタイミング信号T5がカウントされて
制御信号Q1〜Q3が形成される。また第４図Ｄに
示すようにタイミング信号T1が終了した直後の
水平同期信号ｈ及び最後（８番目）のタイミング
信号T5に続く２／２５５Ｈの期間にこの期間を256等分 したタイミング信号T6が形成され、このタイミ
ング信号T6がカウントされて制御信号Q4〜Q11が
形成される。
これらの信号がRAM１６に供給されることに
より、水平同期信号ｈに続くタイミング信号T6
の期間に各番地のLSDに対応するコラムの信号が
直列信号（デジタル信号）D4として読み出され
る。以下タイミング信号T5に続く各タイミング
信号T6の期間に2D、3D……MSDに対応するコラ
ムの信号がデジタル信号D4として読み出され
る。
より、水平同期信号ｈに続くタイミング信号T6
の期間に各番地のLSDに対応するコラムの信号が
直列信号（デジタル信号）D4として読み出され
る。以下タイミング信号T5に続く各タイミング
信号T6の期間に2D、3D……MSDに対応するコラ
ムの信号がデジタル信号D4として読み出され
る。
このデジタル信号D4が１行256列のシフトレジ
スタ１７の直列入力端子に供給されると共に、タ
イミング信号T6が供給されてタイミング信号T6
のタイミングでデジタル信号D4が順次シフトさ
れ、任意のコラムに対応するデジタル信号D4が
シフトレジスタ１７に書き込まれる。そしてこの
シフトレジスタ１７に256ビツトの信号が書き込
まれると、このシフトレジスタ１７の並列出力端
子にデジタル信号D2が取り出される。
スタ１７の直列入力端子に供給されると共に、タ
イミング信号T6が供給されてタイミング信号T6
のタイミングでデジタル信号D4が順次シフトさ
れ、任意のコラムに対応するデジタル信号D4が
シフトレジスタ１７に書き込まれる。そしてこの
シフトレジスタ１７に256ビツトの信号が書き込
まれると、このシフトレジスタ１７の並列出力端
子にデジタル信号D2が取り出される。
このデジタル信号D2がラツチ回路１０に供給
されると共に、タイミング信号T5が供給されて
タイミング信号T5のタイミングでデジタル信号
D2が順次ラツチされる。
されると共に、タイミング信号T5が供給されて
タイミング信号T5のタイミングでデジタル信号
D2が順次ラツチされる。
このラツチされたデジタル信号D2がドライブ
回路１１に供給され、デジタル信号D2が適当な
電圧等に変換されて表示装置１２の各列線に供給
される。
回路１１に供給され、デジタル信号D2が適当な
電圧等に変換されて表示装置１２の各列線に供給
される。
また発生回路８において、第４図Ｅに示すよう
に、最初のタイミング信号T5に一致するタイミ
ング信号T3′が形成され、このタイミング信号
T3′が120ビツトのリングカウンタ１３に供給され
て、120の出力端子に２水平期間ごとに順次移動
する出力信号が形成され、この出力信号がドライ
ブ回路１４に供給されて適当な電圧等に変換さ
れ、表示装置１２の各行線に供給される。
に、最初のタイミング信号T5に一致するタイミ
ング信号T3′が形成され、このタイミング信号
T3′が120ビツトのリングカウンタ１３に供給され
て、120の出力端子に２水平期間ごとに順次移動
する出力信号が形成され、この出力信号がドライ
ブ回路１４に供給されて適当な電圧等に変換さ
れ、表示装置１２の各行線に供給される。
従つてこの装置においても、任意の行線に対し
て、対応する２水平期間内の最初の１／２５５（＝２／
２５５ Ｈ）の期間に、１水平期間分のデジタル信号D1
の各LSDに対応するデジタル信号D2が表示さ
れ、続く４／２５５Ｈの期間に2Dに対応する表示が行わ れ、以下８／２５５Ｈ、１６／２５５Ｈ、３２／２５５
Ｈ、６４／２５５Ｈ、１２８／２５５Ｈ、 ２５６／２５５Ｈの期間に3D〜7D及びMSDに対応する表
示 が行われる。すなわち各ビツトの重みに対応して
時間幅変調された表示が行われる。そして２水平
期間毎に表示される行線が順次変更されて１フイ
ールド分の映像が表示される。
て、対応する２水平期間内の最初の１／２５５（＝２／
２５５ Ｈ）の期間に、１水平期間分のデジタル信号D1
の各LSDに対応するデジタル信号D2が表示さ
れ、続く４／２５５Ｈの期間に2Dに対応する表示が行わ れ、以下８／２５５Ｈ、１６／２５５Ｈ、３２／２５５
Ｈ、６４／２５５Ｈ、１２８／２５５Ｈ、 ２５６／２５５Ｈの期間に3D〜7D及びMSDに対応する表
示 が行われる。すなわち各ビツトの重みに対応して
時間幅変調された表示が行われる。そして２水平
期間毎に表示される行線が順次変更されて１フイ
ールド分の映像が表示される。
そしてこの場合に、シフトレジスタ１７は直列
入力、並列出力のみなので、32ビツトの既製の
ICを用いることができ、例えば256ビツトを８パ
ツケージで構成することができる。さらにRAM
１６からシフトレジスタ１７に供給されるデジタ
ル信号D4は直列信号なので、一本の伝送線で伝
送される。
入力、並列出力のみなので、32ビツトの既製の
ICを用いることができ、例えば256ビツトを８パ
ツケージで構成することができる。さらにRAM
１６からシフトレジスタ１７に供給されるデジタ
ル信号D4は直列信号なので、一本の伝送線で伝
送される。
こうして映像信号が表示装置１２で表示される
わけであるが、本発明によればシフトレジスタ１
７が小規模なので、表示装置１２と同じ基板にマ
ウントすることができ、またRAM１６とシフト
レジスタ１７との間の伝送線は１本のみでよいの
で、表示装置１２を含む基板とRAM１６等のマ
ウンントされた基板との間の接続を容易に行うこ
とができる。
わけであるが、本発明によればシフトレジスタ１
７が小規模なので、表示装置１２と同じ基板にマ
ウントすることができ、またRAM１６とシフト
レジスタ１７との間の伝送線は１本のみでよいの
で、表示装置１２を含む基板とRAM１６等のマ
ウンントされた基板との間の接続を容易に行うこ
とができる。
なお上述の例ではタイミング信号T5によるラ
ツチのタイミング、すなわち表示の時間幅をそれ
ぞれ２の累乗に定めて直線的に変化するようにし
たが、表示装置のγ特性等に合せて非直線的に変
化するようにしても良い。
ツチのタイミング、すなわち表示の時間幅をそれ
ぞれ２の累乗に定めて直線的に変化するようにし
たが、表示装置のγ特性等に合せて非直線的に変
化するようにしても良い。
また上述の例においてはデジタル信号は８ビツ
トとし、256個のデジタル信号を単位としてRAM
の256個の番地に順次書き込み、等しい重みの56
個のビツト信号を読み出して、256ビツトのシフ
トレジスタに順次書き込んでいるが、本願はこれ
らの数字に限定されることなく、一般的にｎビツ
トのデジタル信号をｍ個を単位としてRAMのｍ
個の番地に順次書き込み、等しい重みのｍ個のビ
ツト信号を読み出してｍビツトのシフトレジスタ
に順次書き込むようにして良いことは自明であ
る。
トとし、256個のデジタル信号を単位としてRAM
の256個の番地に順次書き込み、等しい重みの56
個のビツト信号を読み出して、256ビツトのシフ
トレジスタに順次書き込んでいるが、本願はこれ
らの数字に限定されることなく、一般的にｎビツ
トのデジタル信号をｍ個を単位としてRAMのｍ
個の番地に順次書き込み、等しい重みのｍ個のビ
ツト信号を読み出してｍビツトのシフトレジスタ
に順次書き込むようにして良いことは自明であ
る。
さらに第５図、第６図は本発明の他の実施例を
示し、上述の例では一つおきの水平期間を表示し
ていたのを、２つのRAMを用いて全ての水平期
間を表示できるようにしたものである。
示し、上述の例では一つおきの水平期間を表示し
ていたのを、２つのRAMを用いて全ての水平期
間を表示できるようにしたものである。
すなわち第５図は、２つのRAM１６ａ，１６
ｂを並列に設けた場合であつて、セレクタ回路１
５からのデジタル信号D3を各水平期間ごとに交
互にRAM１６ａ，１６ｂに書き込むと共に、交
互に読み出してシフトレジスタ１７に供給する。
なお１８はセレクタ回路１５の切換えを書き込ま
れるRAM１６ａ，１６ｂに合せて行うためのス
イツチ回路である。
ｂを並列に設けた場合であつて、セレクタ回路１
５からのデジタル信号D3を各水平期間ごとに交
互にRAM１６ａ，１６ｂに書き込むと共に、交
互に読み出してシフトレジスタ１７に供給する。
なお１８はセレクタ回路１５の切換えを書き込ま
れるRAM１６ａ，１６ｂに合せて行うためのス
イツチ回路である。
また第６図は、２つのRAM１６ａ，１６ｂを
直列に設けた場合であつて、任意の水平期間に
RAM１６ａに書き込まれた内容を、水平ブラン
キング期間にRAM１６ｂに高速で転送し、次の
水平期間にこのRAM１６ｂの内容を読み出して
表示を行うと共に、この時RAM１６ａへの書き
込みを行う。
直列に設けた場合であつて、任意の水平期間に
RAM１６ａに書き込まれた内容を、水平ブラン
キング期間にRAM１６ｂに高速で転送し、次の
水平期間にこのRAM１６ｂの内容を読み出して
表示を行うと共に、この時RAM１６ａへの書き
込みを行う。
なおこれらの例の場合、一回の表示期間の全体
の長さが１水平期間になるので、タイミング信号
T5によるラツチのタイミングは１水平期間を255
等分した信号の２番目、４番目、８番目、16番
目、32番目、64番目、128番目及び水平同期信号
ｈになる。
の長さが１水平期間になるので、タイミング信号
T5によるラツチのタイミングは１水平期間を255
等分した信号の２番目、４番目、８番目、16番
目、32番目、64番目、128番目及び水平同期信号
ｈになる。
第１図は従来の装置の系統図、第２図はその説
明のための図、第３図は本発明の一例の系統図、
第４図はその説明のための図、第５図、第６図は
他の例の系統図である。 ５はＡ／Ｄ変換回路、６はラツチ回路、７は同
期分離回路、８はタイミング信号の発生回路、１
０はラツチ回路、１２は表示装置、１５はセレク
タ回路、１６はRAM、１７はシフトレジスタで
ある。
明のための図、第３図は本発明の一例の系統図、
第４図はその説明のための図、第５図、第６図は
他の例の系統図である。 ５はＡ／Ｄ変換回路、６はラツチ回路、７は同
期分離回路、８はタイミング信号の発生回路、１
０はラツチ回路、１２は表示装置、１５はセレク
タ回路、１６はRAM、１７はシフトレジスタで
ある。
Claims (1)
- １ 映像信号の所定期間をサンプリングすると共
に階調に応じたｎビツトのデジタル信号にし、こ
のデジタル信号をｍ個を単位としてランダムアク
セスメモリのｍ個の番地に書き込み、この書き込
まれたｍ個のデジタル信号の第１番目のビツトを
直列に読み出し、次いで第２番目のビツトから第
ｎ番目のビツトまで順次直列に読み出し、この読
み出されたｍ個を単位とする等しい重みのビツト
信号をｍビツトのシフトレジスタに順次書き込
み、この書き込まれたデジタル信号を並列に読み
出して表示を行うようにした平面形画像表示装
置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1693478A JPS54109722A (en) | 1978-02-16 | 1978-02-16 | Flat-type picture display device |
| CA321,586A CA1104711A (en) | 1978-02-16 | 1979-02-15 | Video display apparatus having a flat x-y matrix display panel |
| GB7905448A GB2014822B (en) | 1978-02-16 | 1979-02-15 | Display apparatus having a flat x-y matric display panel |
| US06/012,577 US4210934A (en) | 1978-02-16 | 1979-02-15 | Video display apparatus having a flat X-Y matrix display panel |
| DE19792905990 DE2905990A1 (de) | 1978-02-16 | 1979-02-16 | Videosignalwiedergabegeraet mit aus einer x-y-bildwiedergabeelementenanordnung der matrixart bestehender flacher sichtanzeige bzw. bildwiedergabetafel mit vereinfachter speichereinrichtung |
| FR7904074A FR2417905B1 (fr) | 1978-02-16 | 1979-02-16 | Appareil de visualisation d'images a ecran plat matriciel suivant les axes x-y |
| AU44310/79A AU523403B2 (en) | 1978-02-16 | 1979-02-16 | Display apparatus |
| NL7901237A NL7901237A (nl) | 1978-02-16 | 1979-02-16 | Videovertooninrichting met een vlak x-y matrixvertoon- paneel. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1693478A JPS54109722A (en) | 1978-02-16 | 1978-02-16 | Flat-type picture display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54109722A JPS54109722A (en) | 1979-08-28 |
| JPS6210470B2 true JPS6210470B2 (ja) | 1987-03-06 |
Family
ID=11929943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1693478A Granted JPS54109722A (en) | 1978-02-16 | 1978-02-16 | Flat-type picture display device |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4210934A (ja) |
| JP (1) | JPS54109722A (ja) |
| AU (1) | AU523403B2 (ja) |
| CA (1) | CA1104711A (ja) |
| DE (1) | DE2905990A1 (ja) |
| FR (1) | FR2417905B1 (ja) |
| GB (1) | GB2014822B (ja) |
| NL (1) | NL7901237A (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7903515A (nl) * | 1979-05-04 | 1980-11-06 | Philips Nv | Modulatorschakeling voor een matrixweergeefinrichting. |
| JPS5651783A (en) * | 1979-10-02 | 1981-05-09 | Mitsubishi Electric Corp | Display*drive system for display unit |
| JPS5651784A (en) * | 1979-10-02 | 1981-05-09 | Mitsubishi Electric Corp | Display*drive system for display unit |
| US4559535A (en) * | 1982-07-12 | 1985-12-17 | Sigmatron Nova, Inc. | System for displaying information with multiple shades of a color on a thin-film EL matrix display panel |
| JPS59181880A (ja) * | 1983-03-31 | 1984-10-16 | Toshiba Electric Equip Corp | 映像表示装置 |
| CA1239468A (en) * | 1984-01-13 | 1988-07-19 | Yuji Watanabe | Video display system |
| US4701799A (en) * | 1984-03-13 | 1987-10-20 | Sharp Kabushiki Kaisha | Image display panel drive |
| US4709995A (en) * | 1984-08-18 | 1987-12-01 | Canon Kabushiki Kaisha | Ferroelectric display panel and driving method therefor to achieve gray scale |
| NL8501861A (nl) * | 1984-09-03 | 1986-04-01 | Philips Nv | Beeldopneem- respektievelijk weergeefinrichting met een lijnafbuigschakeling. |
| US4646079A (en) * | 1984-09-12 | 1987-02-24 | Cornell Research Foundation, Inc. | Self-scanning electroluminescent display |
| CN1009134B (zh) * | 1986-03-03 | 1990-08-08 | 精工电子工业株式会社 | 薄型显示器的接口 |
| GB8622717D0 (en) * | 1986-09-20 | 1986-10-29 | Emi Plc Thorn | Display device |
| EP0261896B1 (en) * | 1986-09-20 | 1993-05-12 | THORN EMI plc | Display device |
| US4766430A (en) * | 1986-12-19 | 1988-08-23 | General Electric Company | Display device drive circuit |
| US4742346A (en) * | 1986-12-19 | 1988-05-03 | Rca Corporation | System for applying grey scale codes to the pixels of a display device |
| JP2565260B2 (ja) * | 1987-10-17 | 1996-12-18 | ソニー株式会社 | 固体撮像装置用画像欠陥補正装置 |
| US5170158A (en) * | 1989-06-30 | 1992-12-08 | Kabushiki Kaisha Toshiba | Display apparatus |
| JP2642204B2 (ja) * | 1989-12-14 | 1997-08-20 | シャープ株式会社 | 液晶表示装置の駆動回路 |
| US5122792A (en) * | 1990-06-21 | 1992-06-16 | David Sarnoff Research Center, Inc. | Electronic time vernier circuit |
| GB9024978D0 (en) * | 1990-11-16 | 1991-01-02 | Rank Cintel Ltd | Digital mirror spatial light modulator |
| GB2251511A (en) * | 1991-01-04 | 1992-07-08 | Rank Brimar Ltd | Display device. |
| US5255100A (en) * | 1991-09-06 | 1993-10-19 | Texas Instruments Incorporated | Data formatter with orthogonal input/output and spatial reordering |
| US5574475A (en) * | 1993-10-18 | 1996-11-12 | Crystal Semiconductor Corporation | Signal driver circuit for liquid crystal displays |
| US5703617A (en) * | 1993-10-18 | 1997-12-30 | Crystal Semiconductor | Signal driver circuit for liquid crystal displays |
| JP3145552B2 (ja) * | 1993-12-28 | 2001-03-12 | セイコーインスツルメンツ株式会社 | 液晶表示パネルの駆動装置 |
| US6608621B2 (en) * | 2000-01-20 | 2003-08-19 | Canon Kabushiki Kaisha | Image displaying method and apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49106229A (ja) * | 1973-02-08 | 1974-10-08 | ||
| JPS5069990A (ja) * | 1973-10-24 | 1975-06-11 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3631402A (en) * | 1970-03-19 | 1971-12-28 | Ncr Co | Input and output circuitry |
| CA949159A (en) * | 1970-06-20 | 1974-06-11 | Teruo Sato | Scanning apparatus for dc el crossed-grid panel |
| US3765011A (en) * | 1971-06-10 | 1973-10-09 | Zenith Radio Corp | Flat panel image display |
| JPS5416895B2 (ja) * | 1974-08-29 | 1979-06-26 | ||
| US4006298A (en) * | 1975-05-20 | 1977-02-01 | Gte Laboratories Incorporated | Bistable matrix television display system |
| US4110662A (en) * | 1976-06-14 | 1978-08-29 | Westinghouse Electric Corp. | Thin-film analog video scan and driver circuit for solid state displays |
-
1978
- 1978-02-16 JP JP1693478A patent/JPS54109722A/ja active Granted
-
1979
- 1979-02-15 GB GB7905448A patent/GB2014822B/en not_active Expired
- 1979-02-15 US US06/012,577 patent/US4210934A/en not_active Expired - Lifetime
- 1979-02-15 CA CA321,586A patent/CA1104711A/en not_active Expired
- 1979-02-16 FR FR7904074A patent/FR2417905B1/fr not_active Expired
- 1979-02-16 DE DE19792905990 patent/DE2905990A1/de active Granted
- 1979-02-16 NL NL7901237A patent/NL7901237A/xx not_active Application Discontinuation
- 1979-02-16 AU AU44310/79A patent/AU523403B2/en not_active Ceased
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49106229A (ja) * | 1973-02-08 | 1974-10-08 | ||
| JPS5069990A (ja) * | 1973-10-24 | 1975-06-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54109722A (en) | 1979-08-28 |
| FR2417905B1 (fr) | 1986-04-04 |
| FR2417905A1 (fr) | 1979-09-14 |
| GB2014822B (en) | 1982-08-18 |
| AU523403B2 (en) | 1982-07-29 |
| US4210934A (en) | 1980-07-01 |
| CA1104711A (en) | 1981-07-07 |
| DE2905990C2 (ja) | 1989-01-19 |
| GB2014822A (en) | 1979-08-30 |
| NL7901237A (nl) | 1979-08-20 |
| DE2905990A1 (de) | 1979-08-23 |
| AU4431079A (en) | 1979-08-23 |
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