JP3145552B2 - 液晶表示パネルの駆動装置 - Google Patents
液晶表示パネルの駆動装置Info
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- G09G3/2007—Display of intermediate tones
- G09G3/2014—Display of intermediate tones by modulation of the duration of a single pulse during which the logic level remains constant
Description
【０００１】
【産業上の利用分野】本発明はＳＴＮ液晶等を用いた単
純マトリクス液晶表示パネルの駆動装置に関する。より
詳しくは、複数ライン同時選択方式に適した駆動装置に
関する。さらに詳しくは、パルス幅変調（ＰＷＭ）によ
る中間調表示に適した駆動回路構成に関する。
純マトリクス液晶表示パネルの駆動装置に関する。より
詳しくは、複数ライン同時選択方式に適した駆動装置に
関する。さらに詳しくは、パルス幅変調（ＰＷＭ）によ
る中間調表示に適した駆動回路構成に関する。
【０００２】
【従来の技術】単純マトリクス型の液晶表示パネルは、
行電極群と列電極群との間に液晶層を保持してマトリク
ス状の画素を設けたものである。従来、かかる液晶表示
パネルは電圧平均化法により駆動されていた。この方法
は各行電極を順次１本ずつ選択し、選択されるタイミン
グに合わせて全列電極にＯＮ／ＯＦＦに相当するデータ
信号を与えるものである。その結果、各画素に印加され
る電圧は、全行電極（Ｎ本）を選択する一フレーム期間
の中で１回（１／Ｎ分の時間）高い印加電圧となり、残
りの時間（（Ｎ−１）／Ｎ分）は一定のバイアス電圧と
なる。使用される液晶材料の応答速度が遅い場合には、
一フレーム期間における印加電圧波形の実効値に応じた
輝度の変化が得られる。しかしながら、分割数を大きく
とりフレーム周波数が下がると、一フレーム期間と液晶
の応答時間との差が小さくなり、液晶は印加されるパル
ス毎に応答し、フレーム応答現象と呼ばれる輝度のチラ
ツキが現われコントラストが低下する。
行電極群と列電極群との間に液晶層を保持してマトリク
ス状の画素を設けたものである。従来、かかる液晶表示
パネルは電圧平均化法により駆動されていた。この方法
は各行電極を順次１本ずつ選択し、選択されるタイミン
グに合わせて全列電極にＯＮ／ＯＦＦに相当するデータ
信号を与えるものである。その結果、各画素に印加され
る電圧は、全行電極（Ｎ本）を選択する一フレーム期間
の中で１回（１／Ｎ分の時間）高い印加電圧となり、残
りの時間（（Ｎ−１）／Ｎ分）は一定のバイアス電圧と
なる。使用される液晶材料の応答速度が遅い場合には、
一フレーム期間における印加電圧波形の実効値に応じた
輝度の変化が得られる。しかしながら、分割数を大きく
とりフレーム周波数が下がると、一フレーム期間と液晶
の応答時間との差が小さくなり、液晶は印加されるパル
ス毎に応答し、フレーム応答現象と呼ばれる輝度のチラ
ツキが現われコントラストが低下する。
【０００３】近年このフレーム応答現象の問題に対処す
る方策として、「複数ライン同時選択法」が提案されて
おり、例えば特開平５−１００６４２号公報に開示され
ている。この複数ライン同時選択法は、従来の１行毎の
選択ではなく、複数の行電極を同時に選択する事によっ
て、見掛け上高周波数化を図り前述したフレーム応答現
象を抑制するものである。１行毎の選択ではなく複数の
行電極を同時に選択するので、任意の画像表示を得る為
には工夫が必要になる。即ち、元の画像データを演算処
理して列電極に供給する必要がある。具体的には、直交
関数の組により表わされる複数の行信号を選択期間毎に
組順次で行電極群に印加する。一方、直交関数の組と選
ばれた画素データの組との積和演算を逐次行ない、その
結果に応じた電圧レベルを有する列信号を該組順次走査
に同期して選択期間中に該列電極群に印加する。
る方策として、「複数ライン同時選択法」が提案されて
おり、例えば特開平５−１００６４２号公報に開示され
ている。この複数ライン同時選択法は、従来の１行毎の
選択ではなく、複数の行電極を同時に選択する事によっ
て、見掛け上高周波数化を図り前述したフレーム応答現
象を抑制するものである。１行毎の選択ではなく複数の
行電極を同時に選択するので、任意の画像表示を得る為
には工夫が必要になる。即ち、元の画像データを演算処
理して列電極に供給する必要がある。具体的には、直交
関数の組により表わされる複数の行信号を選択期間毎に
組順次で行電極群に印加する。一方、直交関数の組と選
ばれた画素データの組との積和演算を逐次行ない、その
結果に応じた電圧レベルを有する列信号を該組順次走査
に同期して選択期間中に該列電極群に印加する。
【０００４】
【発明が解決しようとする課題】上述した複数ライン同
時選択法は中間調表示を行なう場合にも拡張できる。中
間調表示には様々の方式があるが、特にパルス幅変調方
式（ＰＷＭ）は複数ライン同時選択法と容易に組み合わ
せる事ができ、例えば上記した特開平５−１００６４２
号公報にも記載されている。この方法によれば、与えら
れた画素データが複数ビット構成を有しており、これに
より階調表現を行なっている。直交関数の組と画素デー
タの組との積和演算に際しては、画素データの組をビッ
ト単位で分割して演算を実行し、各ビット桁に対応した
列信号成分を生成する。さらに、各ビット桁に対応した
列信号成分を一選択期間内で順に配列し列信号を構成し
て、列電極群に印加する。これにより所望の中間調表示
が得られる。
時選択法は中間調表示を行なう場合にも拡張できる。中
間調表示には様々の方式があるが、特にパルス幅変調方
式（ＰＷＭ）は複数ライン同時選択法と容易に組み合わ
せる事ができ、例えば上記した特開平５−１００６４２
号公報にも記載されている。この方法によれば、与えら
れた画素データが複数ビット構成を有しており、これに
より階調表現を行なっている。直交関数の組と画素デー
タの組との積和演算に際しては、画素データの組をビッ
ト単位で分割して演算を実行し、各ビット桁に対応した
列信号成分を生成する。さらに、各ビット桁に対応した
列信号成分を一選択期間内で順に配列し列信号を構成し
て、列電極群に印加する。これにより所望の中間調表示
が得られる。
【０００５】図９は、ＰＷＭに基く列信号の一例を表わ
している。この例では画素データは４ビット構成からな
り、２4 ＝１６レベル分の階調表示が可能である。各ビ
ット桁に対応して、一選択期間Δｔ内に４個の列信号成
分Ａ，Ｂ，Ｃ，Ｄが配列されている。最初の列信号成分
Ａは最下位ビット桁に対応しており、そのパルス幅は１
で表わされている。次の列信号成分Ｂは最下位から２番
目のビット桁に対応しており、パルス幅はＡの２倍であ
る。次の列信号成分Ｃは最下位から３番目のビット桁に
対応しており、そのパルス幅はＡの４倍である。最後の
列信号成分Ｄは最上位のビット桁に対応しており、その
パルス幅はＡの８倍に設定されている。又、個々の列信
号成分の電圧レベルは、対応するビット桁毎の積和演算
により求められたものである。選択期間Δｔにおける実
効電圧は、列信号成分Ａ〜Ｄの加重平均として与えられ
る。従って、最上位のビット桁に対応する列信号成分Ｄ
が最も支配的であり、最下位のビット桁に対応する列信
号成分Ａの寄与が最も少ない。
している。この例では画素データは４ビット構成からな
り、２4 ＝１６レベル分の階調表示が可能である。各ビ
ット桁に対応して、一選択期間Δｔ内に４個の列信号成
分Ａ，Ｂ，Ｃ，Ｄが配列されている。最初の列信号成分
Ａは最下位ビット桁に対応しており、そのパルス幅は１
で表わされている。次の列信号成分Ｂは最下位から２番
目のビット桁に対応しており、パルス幅はＡの２倍であ
る。次の列信号成分Ｃは最下位から３番目のビット桁に
対応しており、そのパルス幅はＡの４倍である。最後の
列信号成分Ｄは最上位のビット桁に対応しており、その
パルス幅はＡの８倍に設定されている。又、個々の列信
号成分の電圧レベルは、対応するビット桁毎の積和演算
により求められたものである。選択期間Δｔにおける実
効電圧は、列信号成分Ａ〜Ｄの加重平均として与えられ
る。従って、最上位のビット桁に対応する列信号成分Ｄ
が最も支配的であり、最下位のビット桁に対応する列信
号成分Ａの寄与が最も少ない。
【０００６】この様に配列された列信号成分Ａ〜Ｄは選
択期間Δｔ内で、その電圧レベルが極めて高速に切り換
えられる。この為、電圧レベルの切り換わり時に波形の
歪みが生じ、ハッチングで示した部分の誤差が生じる。
この波形歪みは隣接する電圧レベルの差が大きいほど顕
著になる。この誤差により、正確な中間調表示ができな
くなるという課題がある。特に、下位側のビット桁に対
応する列信号成分の誤差に比べ、上位側のビット桁に対
応する列信号成分の誤差が、中間調表示レベルの変動に
大きく影響する。図示の例では、下位側の列信号成分の
電圧レベルに応じて、上位側の列信号成分の誤差が現わ
れる為、最終的に大きな変動が生じるという課題があ
る。
択期間Δｔ内で、その電圧レベルが極めて高速に切り換
えられる。この為、電圧レベルの切り換わり時に波形の
歪みが生じ、ハッチングで示した部分の誤差が生じる。
この波形歪みは隣接する電圧レベルの差が大きいほど顕
著になる。この誤差により、正確な中間調表示ができな
くなるという課題がある。特に、下位側のビット桁に対
応する列信号成分の誤差に比べ、上位側のビット桁に対
応する列信号成分の誤差が、中間調表示レベルの変動に
大きく影響する。図示の例では、下位側の列信号成分の
電圧レベルに応じて、上位側の列信号成分の誤差が現わ
れる為、最終的に大きな変動が生じるという課題があ
る。
【０００７】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は複数ライン同時選択法とパルス幅変
調法を組み合わせて中間調表示を行なった場合におけ
る、画像品位の低下を防止する事を目的とする。かかる
目的を達成する為以下の２通りの手段を講じた。本発明
にかかる駆動装置は基本的に、行電極群と列電極群との
間に液晶層を保持してマトリクス状の画素を設けた液晶
表示パネルを、与えられた画素データに従って駆動する
ものである。本駆動装置は、直交関数の組により表わさ
れる複数の行信号を選択期間毎に組順次走査で該行電極
群に印加する第１手段を備えている。又、該直交関数の
組と選ばれた画素データの組との積和演算を逐次行ない
その結果に応じた電圧レベルを有する列信号を該組順次
走査に同期して選択期間毎に該列電極群に印加する第２
手段を有している。前記第２手段は、複数ビットからな
る階調の付された画素データを保持するフレームメモリ
と、画素データの組をビット単位で分割して上記積和演
算を行ない各ビット桁に対応した列信号成分を生成する
積和演算手段を備えている。
題に鑑み、本発明は複数ライン同時選択法とパルス幅変
調法を組み合わせて中間調表示を行なった場合におけ
る、画像品位の低下を防止する事を目的とする。かかる
目的を達成する為以下の２通りの手段を講じた。本発明
にかかる駆動装置は基本的に、行電極群と列電極群との
間に液晶層を保持してマトリクス状の画素を設けた液晶
表示パネルを、与えられた画素データに従って駆動する
ものである。本駆動装置は、直交関数の組により表わさ
れる複数の行信号を選択期間毎に組順次走査で該行電極
群に印加する第１手段を備えている。又、該直交関数の
組と選ばれた画素データの組との積和演算を逐次行ない
その結果に応じた電圧レベルを有する列信号を該組順次
走査に同期して選択期間毎に該列電極群に印加する第２
手段を有している。前記第２手段は、複数ビットからな
る階調の付された画素データを保持するフレームメモリ
と、画素データの組をビット単位で分割して上記積和演
算を行ない各ビット桁に対応した列信号成分を生成する
積和演算手段を備えている。
【０００８】本発明の第１の特徴によれば、前記第２手
段はさらに特別な駆動手段を含んでおり、一選択期間内
でパルス幅の大きな上位ビット桁側の列信号成分からパ
ルス幅の小さな下位ビット桁側の列信号成分の順に配列
して該列信号を構成し該列電極群に印加する。
段はさらに特別な駆動手段を含んでおり、一選択期間内
でパルス幅の大きな上位ビット桁側の列信号成分からパ
ルス幅の小さな下位ビット桁側の列信号成分の順に配列
して該列信号を構成し該列電極群に印加する。
【０００９】本発明の第２の特徴によれば、前記第２手
段は特別な駆動手段を含んでおり、各ビット桁に対応し
た列信号成分を一選択期間内で順に配列し該列信号を構
成するとともに、列信号成分間で一旦電圧レベルを所定
の基準電位に落として該列信号を該列電極群に印加する
様にしている。
段は特別な駆動手段を含んでおり、各ビット桁に対応し
た列信号成分を一選択期間内で順に配列し該列信号を構
成するとともに、列信号成分間で一旦電圧レベルを所定
の基準電位に落として該列信号を該列電極群に印加する
様にしている。
【００１０】
【作用】本発明の第１側面によれば、図９に示した従来
例と異なり、各ビット桁に対応した列信号成分は最上位
桁側から最下位桁側に向って順に配列している。この
為、上位側の列信号成分の電圧レベルに依存して、下位
桁側の列信号成分の波形に歪みが現われる。換言する
と、画素濃度に対して寄与度の大きい信号成分から寄与
度の少ない信号成分に対して誤差が与えられる事になる
ので、全体を通して見ると従来に比し画素濃度の変動を
抑制する事が可能になる。
例と異なり、各ビット桁に対応した列信号成分は最上位
桁側から最下位桁側に向って順に配列している。この
為、上位側の列信号成分の電圧レベルに依存して、下位
桁側の列信号成分の波形に歪みが現われる。換言する
と、画素濃度に対して寄与度の大きい信号成分から寄与
度の少ない信号成分に対して誤差が与えられる事になる
ので、全体を通して見ると従来に比し画素濃度の変動を
抑制する事が可能になる。
【００１１】又、本発明の第２側面によれば、列信号成
分の電圧レベルは一旦所定の基準電位に落とされた後、
次の電圧レベルに移行する。この結果、互いに隣り合う
電圧レベル間の差が平均的に見て縮小され、列信号の波
形歪みが従来に比し抑制できる。この結果、個々の画素
濃度の変動を低く抑える事が可能になる。
分の電圧レベルは一旦所定の基準電位に落とされた後、
次の電圧レベルに移行する。この結果、互いに隣り合う
電圧レベル間の差が平均的に見て縮小され、列信号の波
形歪みが従来に比し抑制できる。この結果、個々の画素
濃度の変動を低く抑える事が可能になる。
【００１２】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる液晶パネルの駆
動装置を示す模式的なブロック図である。図示する様
に、本発明にかかる駆動装置は単純マトリクス型の液晶
表示パネル１に接続される。この液晶表示パネル１は行
電極群２と列電極群３との間に液晶層を介在させたフラ
ットパネル構造を有している。液晶層としては例えばＳ
ＴＮ液晶を用いる事ができる。
詳細に説明する。図１は本発明にかかる液晶パネルの駆
動装置を示す模式的なブロック図である。図示する様
に、本発明にかかる駆動装置は単純マトリクス型の液晶
表示パネル１に接続される。この液晶表示パネル１は行
電極群２と列電極群３との間に液晶層を介在させたフラ
ットパネル構造を有している。液晶層としては例えばＳ
ＴＮ液晶を用いる事ができる。
【００１３】本駆動装置は垂直ドライバ４を備えてお
り、行電極群２に接続してこれを駆動する。又水平ドラ
イバ５を備えており列電極群３に接続してこれを駆動す
る。本装置はさらに、フレームメモリ６と直交関数発生
回路７と積和演算回路８を具備している。フレームメモ
リ６は入力された画素データをフレーム毎に保持する。
なお、画素データは行電極群２と列電極群３の交差部に
規定される画素の濃度を表わすデータである。本発明で
は画素データは複数ビット構成を有しており、画素濃度
の階調表現を可能にしている。この関係で、フレームメ
モリ６は各ビット桁に対応したビット平面を有してい
る。図では、最上位桁に対応した第１ビット平面が１番
上に表わされている。
り、行電極群２に接続してこれを駆動する。又水平ドラ
イバ５を備えており列電極群３に接続してこれを駆動す
る。本装置はさらに、フレームメモリ６と直交関数発生
回路７と積和演算回路８を具備している。フレームメモ
リ６は入力された画素データをフレーム毎に保持する。
なお、画素データは行電極群２と列電極群３の交差部に
規定される画素の濃度を表わすデータである。本発明で
は画素データは複数ビット構成を有しており、画素濃度
の階調表現を可能にしている。この関係で、フレームメ
モリ６は各ビット桁に対応したビット平面を有してい
る。図では、最上位桁に対応した第１ビット平面が１番
上に表わされている。
【００１４】直交関数発生回路７は互いに直交関係にあ
る複数の直交関数を発生し、これを逐次適当な組み合わ
せパタンで垂直ドライバ４に供給する。垂直ドライバ４
は直交関数の組により表わされる複数の行信号を選択期
間毎に組順次走査で行電極群２に印加する。従って、直
交関数発生回路７と垂直ドライバ４が前述した第１手段
に相当する。
る複数の直交関数を発生し、これを逐次適当な組み合わ
せパタンで垂直ドライバ４に供給する。垂直ドライバ４
は直交関数の組により表わされる複数の行信号を選択期
間毎に組順次走査で行電極群２に印加する。従って、直
交関数発生回路７と垂直ドライバ４が前述した第１手段
に相当する。
【００１５】積和演算回路８はフレームメモリ６から逐
次読み出される画素データの組と直交関数発生回路７か
ら転送される直交関数の組との間で所定の積和演算を行
ない、その結果を水平ドライバ５に供給する。水平ドラ
イバ５は積和演算結果に応じた電圧レベルを有する列信
号を該組順次走査に同期して選択期間毎に列電極群３に
印加する。列信号を構成する為に必要な電圧レベルは、
予め電圧レベル回路１２から供給される。従って、水平
ドライバ５は積和演算結果に従って電圧レベルを適宜選
択し列信号として列電極群３に供給するものである。以
上の説明から理解される様に、フレームメモリ６、積和
演算回路８、水平ドライバ５、電圧レベル回路１２等が
前述した第２手段を構成している。なお、電圧レベル回
路１２は垂直ドライバ４に対しても所定の電圧レベルを
供給している。垂直ドライバ４は直交関数に従って電圧
レベルを適宜選択し、行信号として行電極群２に供給す
るものである。
次読み出される画素データの組と直交関数発生回路７か
ら転送される直交関数の組との間で所定の積和演算を行
ない、その結果を水平ドライバ５に供給する。水平ドラ
イバ５は積和演算結果に応じた電圧レベルを有する列信
号を該組順次走査に同期して選択期間毎に列電極群３に
印加する。列信号を構成する為に必要な電圧レベルは、
予め電圧レベル回路１２から供給される。従って、水平
ドライバ５は積和演算結果に従って電圧レベルを適宜選
択し列信号として列電極群３に供給するものである。以
上の説明から理解される様に、フレームメモリ６、積和
演算回路８、水平ドライバ５、電圧レベル回路１２等が
前述した第２手段を構成している。なお、電圧レベル回
路１２は垂直ドライバ４に対しても所定の電圧レベルを
供給している。垂直ドライバ４は直交関数に従って電圧
レベルを適宜選択し、行信号として行電極群２に供給す
るものである。
【００１６】本装置は上述した主要構成要素に加えて、
同期回路９、Ｒ／Ｗアドレス発生回路１０、駆動制御回
路１１を備えている。同期回路９はフレームメモリ６か
らの画素データ読み出しタイミングと直交関数発生回路
７からの信号転送タイミングを互いに同期させる。一フ
レームで組順次走査を複数回繰り返す事により所望の画
像表示が得られる。Ｒ／Ｗアドレス発生回路１０はフレ
ームメモリ６に対する画素データの書き込み／読み出し
をビット平面毎に制御する。このアドレス発生回路１０
は同期回路９により制御され、所定の読み出しアドレス
信号をフレームメモリ６に供給する。駆動制御回路１１
は同期回路９の制御を受けて垂直ドライバ４及び水平ド
ライバ５に所定のクロック信号を供給する。
同期回路９、Ｒ／Ｗアドレス発生回路１０、駆動制御回
路１１を備えている。同期回路９はフレームメモリ６か
らの画素データ読み出しタイミングと直交関数発生回路
７からの信号転送タイミングを互いに同期させる。一フ
レームで組順次走査を複数回繰り返す事により所望の画
像表示が得られる。Ｒ／Ｗアドレス発生回路１０はフレ
ームメモリ６に対する画素データの書き込み／読み出し
をビット平面毎に制御する。このアドレス発生回路１０
は同期回路９により制御され、所定の読み出しアドレス
信号をフレームメモリ６に供給する。駆動制御回路１１
は同期回路９の制御を受けて垂直ドライバ４及び水平ド
ライバ５に所定のクロック信号を供給する。
【００１７】前述した様に、パルス幅変調による階調表
示を行なう為、フレームメモリ６は複数ビットからなる
画素データを各ビット平面に分割して保持する。積和演
算回路８は上述した直交関数の組と画素データの組との
積和演算を行なう際、画素データの組をビット単位で分
割して積和演算を実行し各ビット桁に対応した列信号成
分を生成する。水平ドライバ５は一選択期間中でパルス
幅の大きな上位ビット桁側の列信号成分からパルス幅の
小さな下位ビット桁側の列信号成分の順に配列して列信
号を構成し、列電極群３に印加する。又、電圧レベル回
路１２は所定の電圧レベルを水平ドライバ５に供給する
際、列信号成分間で一旦電圧レベルを所定の基準電位に
落とす様にしている。
示を行なう為、フレームメモリ６は複数ビットからなる
画素データを各ビット平面に分割して保持する。積和演
算回路８は上述した直交関数の組と画素データの組との
積和演算を行なう際、画素データの組をビット単位で分
割して積和演算を実行し各ビット桁に対応した列信号成
分を生成する。水平ドライバ５は一選択期間中でパルス
幅の大きな上位ビット桁側の列信号成分からパルス幅の
小さな下位ビット桁側の列信号成分の順に配列して列信
号を構成し、列電極群３に印加する。又、電圧レベル回
路１２は所定の電圧レベルを水平ドライバ５に供給する
際、列信号成分間で一旦電圧レベルを所定の基準電位に
落とす様にしている。
【００１８】以下、複数ライン選択法において７本の行
電極を同時に選択する場合を例に挙げて説明する。図２
は７ライン同時駆動の波形図である。Ｆ1 （ｔ）〜Ｆ8
（ｔ）は対応する行電極に印加される行信号であり、Ｇ
1 （ｔ）〜Ｇ3 （ｔ）は各列電極に印加される列信号を
表わしている。行信号Ｆは（０，１）において完備な正
規直交関数であるＷａｌｓｈ関数に基いて設定されてい
る。０の場合を−Ｖｒ、１の場合を＋Ｖｒ、非選択期間
をＶｏとする。なお、非選択期間の電圧レベルＶｏは０
Ｖに設定されている。上から７本ずつ１組として選択
し、下に向って組順次走査する。８回の走査でＷａｌｓ
ｈ関数の１周期に相当する前半サイクルが終了する。次
の１周期では極性を反転して後半サイクルを行ない、直
流成分が入らない様にする。さらに次の１周期では直交
関数の組み合わせパタンを縦ずらしして行信号を構成し
行電極群２に印加している。なお、必ずしも縦ずらしを
行なう必要はない。
電極を同時に選択する場合を例に挙げて説明する。図２
は７ライン同時駆動の波形図である。Ｆ1 （ｔ）〜Ｆ8
（ｔ）は対応する行電極に印加される行信号であり、Ｇ
1 （ｔ）〜Ｇ3 （ｔ）は各列電極に印加される列信号を
表わしている。行信号Ｆは（０，１）において完備な正
規直交関数であるＷａｌｓｈ関数に基いて設定されてい
る。０の場合を−Ｖｒ、１の場合を＋Ｖｒ、非選択期間
をＶｏとする。なお、非選択期間の電圧レベルＶｏは０
Ｖに設定されている。上から７本ずつ１組として選択
し、下に向って組順次走査する。８回の走査でＷａｌｓ
ｈ関数の１周期に相当する前半サイクルが終了する。次
の１周期では極性を反転して後半サイクルを行ない、直
流成分が入らない様にする。さらに次の１周期では直交
関数の組み合わせパタンを縦ずらしして行信号を構成し
行電極群２に印加している。なお、必ずしも縦ずらしを
行なう必要はない。
【００１９】一方、各列電極に印加される列信号につい
ては、個々の画素データをＩij（Ｉはマトリクスの行番
号を表わし、ｊは同じく列番号を表わす）として、所定
の積和演算を行なう。今仮に、画素データが複数ビット
構成ではなく１ビット構成の場合を考えると、画素がオ
ンの時はＩij＝−１、オフの時はＩij＝＋１とすると、
各列電極に与えられる列信号Ｇj （ｔ）は基本的に以下
の積和演算処理を行なう事により設定される。
ては、個々の画素データをＩij（Ｉはマトリクスの行番
号を表わし、ｊは同じく列番号を表わす）として、所定
の積和演算を行なう。今仮に、画素データが複数ビット
構成ではなく１ビット構成の場合を考えると、画素がオ
ンの時はＩij＝−１、オフの時はＩij＝＋１とすると、
各列電極に与えられる列信号Ｇj （ｔ）は基本的に以下
の積和演算処理を行なう事により設定される。
【００２０】
【数１】
【００２１】但し、非選択期間における行信号はゼロレ
ベルである事から、上記式における和算処理は選択行の
みの合計となる。従って、７ライン同時選択の場合、列
信号がとり得る電位は８レベルとなる。つまり列信号に
必要な電位レベルは（同時選択数＋１）個となる。この
電位レベルは、前述した様に図１に示す電圧レベル回路
１２から供給される。
ベルである事から、上記式における和算処理は選択行の
みの合計となる。従って、７ライン同時選択の場合、列
信号がとり得る電位は８レベルとなる。つまり列信号に
必要な電位レベルは（同時選択数＋１）個となる。この
電位レベルは、前述した様に図１に示す電圧レベル回路
１２から供給される。
【００２２】上述した積和演算は１ビット構成の画素デ
ータに適用したものであり、階調表示は行なわれない。
本発明に従ってパルス幅変調により階調表示を行なう場
合には、個々の画素データは複数ビット構成を有してい
る。この場合における積和演算を以下に説明する。図３
は、例えば３ビット構成の画素データを入力して、８階
調レベルの中間調表示を行なう場合を表わしている。図
３に示す様に、個々の画素データは最上位桁に対応する
第１ビット、中間桁に対応する第２ビット、最下位桁に
対応する第３ビットを有している。各ビットは０又は１
の二値をとり得る。３ビットが全て０の場合には１番低
い第０階調を表わし、３ビットが全て１の場合には１番
高い第７階調を表わしている。各ビットのとる数値によ
り、所望の中間調表示が得られる。かかる３ビット構成
を有する画素データに対して積和演算を行なう場合に
は、ビット単位で分割する。即ち、先ず最初に第１ビッ
トの組に対して直交関数の組との間で積和演算を行な
い、最上位桁に対応した列信号成分を生成する。次に第
２ビットの組と直交関数の組との間で同様の積和演算を
行ない、中間桁に対応する列信号成分を生成する。最後
に、第３ビットの組と直交関数の組との間で同様の積和
演算を行ない最下位桁に対応する列信号成分を生成す
る。
ータに適用したものであり、階調表示は行なわれない。
本発明に従ってパルス幅変調により階調表示を行なう場
合には、個々の画素データは複数ビット構成を有してい
る。この場合における積和演算を以下に説明する。図３
は、例えば３ビット構成の画素データを入力して、８階
調レベルの中間調表示を行なう場合を表わしている。図
３に示す様に、個々の画素データは最上位桁に対応する
第１ビット、中間桁に対応する第２ビット、最下位桁に
対応する第３ビットを有している。各ビットは０又は１
の二値をとり得る。３ビットが全て０の場合には１番低
い第０階調を表わし、３ビットが全て１の場合には１番
高い第７階調を表わしている。各ビットのとる数値によ
り、所望の中間調表示が得られる。かかる３ビット構成
を有する画素データに対して積和演算を行なう場合に
は、ビット単位で分割する。即ち、先ず最初に第１ビッ
トの組に対して直交関数の組との間で積和演算を行な
い、最上位桁に対応した列信号成分を生成する。次に第
２ビットの組と直交関数の組との間で同様の積和演算を
行ない、中間桁に対応する列信号成分を生成する。最後
に、第３ビットの組と直交関数の組との間で同様の積和
演算を行ない最下位桁に対応する列信号成分を生成す
る。
【００２３】図４は、上記の様にして生成された列信号
成分を配列して列信号とした例を表わしている。図４の
グラフでは、横軸に経過時間ｔを表わし、縦軸に列信号
Ｇ（ｔ）の電圧レベルを表わしている。前述した様に、
列信号Ｇ（ｔ）は積和演算結果に従って８個の電圧レベ
ルＶ1 〜Ｖ8 の何れか１つをとる。一選択期間Δｔ内に
おいて、列信号Ｇ（ｔ）は画像データに含まれる３個の
ビットに対応して、３個の列信号成分ｇ１，ｇ２，ｇ３
を含んでいる。第１の列信号成分ｇ１は図３に示した第
１ビットの組を用いて積和演算されたものであり、最上
位桁に対応している。従って、そのパルス幅Ｐ１は１番
大きい。次の列信号成分ｇ２は中間桁のビットに対応し
ており、そのパルス幅Ｐ２はＰ１の半分である。最後の
列信号成分ｇ３は最下位桁に対応しておりそのパルス幅
Ｐ３はＰ２の半分量である。列信号Ｇ（ｔ）の実効電圧
は、列信号成分Ｇ１，Ｇ２，Ｇ３の合計により表わさ
れ、所望の中間調表示が行なわれる。本発明の特徴事項
として、列信号成分は上位桁側から下位桁側に向って配
列し、この順で列電極に印加される。又、列信号成分は
一旦所定の基準レベルに落ちた後、次の電圧レベルに移
行する。従って、隣り合う電圧レベル間の電位差が平均
的に見ると縮小化され、印加電圧波形の歪みが抑制でき
る。
成分を配列して列信号とした例を表わしている。図４の
グラフでは、横軸に経過時間ｔを表わし、縦軸に列信号
Ｇ（ｔ）の電圧レベルを表わしている。前述した様に、
列信号Ｇ（ｔ）は積和演算結果に従って８個の電圧レベ
ルＶ1 〜Ｖ8 の何れか１つをとる。一選択期間Δｔ内に
おいて、列信号Ｇ（ｔ）は画像データに含まれる３個の
ビットに対応して、３個の列信号成分ｇ１，ｇ２，ｇ３
を含んでいる。第１の列信号成分ｇ１は図３に示した第
１ビットの組を用いて積和演算されたものであり、最上
位桁に対応している。従って、そのパルス幅Ｐ１は１番
大きい。次の列信号成分ｇ２は中間桁のビットに対応し
ており、そのパルス幅Ｐ２はＰ１の半分である。最後の
列信号成分ｇ３は最下位桁に対応しておりそのパルス幅
Ｐ３はＰ２の半分量である。列信号Ｇ（ｔ）の実効電圧
は、列信号成分Ｇ１，Ｇ２，Ｇ３の合計により表わさ
れ、所望の中間調表示が行なわれる。本発明の特徴事項
として、列信号成分は上位桁側から下位桁側に向って配
列し、この順で列電極に印加される。又、列信号成分は
一旦所定の基準レベルに落ちた後、次の電圧レベルに移
行する。従って、隣り合う電圧レベル間の電位差が平均
的に見ると縮小化され、印加電圧波形の歪みが抑制でき
る。
【００２４】図５はＷａｌｓｈ関数を示す波形図であ
る。７ライン同時選択の場合、例えば２番目から８番目
の７個のＷａｌｓｈ関数を用いて行信号を作成する。図
２と図５を対比すれば理解される様に、例えばＦ
1 （ｔ）は上から２番目のＷａｌｓｈ関数に対応してい
る。これは１周期のうち前半でハイレベルとなり後半で
ローレベルとなる。これに応じてＦ1 （ｔ）に含まれる
パルスは（１，１，１，１，０，０，０，０）の様に配
列される。同様に、Ｆ2 （ｔ）は３番目のＷａｌｓｈ関
数に対応しており、そのパルスは（１，１，０，０，
０，０，１，１）の様に配列される。さらに、Ｆ
3 （ｔ）は４番目のＷａｌｓｈ関数に対応しており、そ
のパルスは（１，１，０，０，１，１，０，０）の様に
配列される。以上の説明から明らかな様に、１組の行電
極に印加される行信号は直交関係に基く適当な組み合わ
せパタンで表わされる。図２の場合には、２番目の組に
対しても同一の組み合わせパタンに従って直交信号Ｆ8
（ｔ）〜Ｆ14（ｔ）が印加される。以下同様に、３番目
以降に組に対しても同一の組み合わせパタンに従い所定
の行信号が印加される。
る。７ライン同時選択の場合、例えば２番目から８番目
の７個のＷａｌｓｈ関数を用いて行信号を作成する。図
２と図５を対比すれば理解される様に、例えばＦ
1 （ｔ）は上から２番目のＷａｌｓｈ関数に対応してい
る。これは１周期のうち前半でハイレベルとなり後半で
ローレベルとなる。これに応じてＦ1 （ｔ）に含まれる
パルスは（１，１，１，１，０，０，０，０）の様に配
列される。同様に、Ｆ2 （ｔ）は３番目のＷａｌｓｈ関
数に対応しており、そのパルスは（１，１，０，０，
０，０，１，１）の様に配列される。さらに、Ｆ
3 （ｔ）は４番目のＷａｌｓｈ関数に対応しており、そ
のパルスは（１，１，０，０，１，１，０，０）の様に
配列される。以上の説明から明らかな様に、１組の行電
極に印加される行信号は直交関係に基く適当な組み合わ
せパタンで表わされる。図２の場合には、２番目の組に
対しても同一の組み合わせパタンに従って直交信号Ｆ8
（ｔ）〜Ｆ14（ｔ）が印加される。以下同様に、３番目
以降に組に対しても同一の組み合わせパタンに従い所定
の行信号が印加される。
【００２５】最後に図６は、図１に示した電圧レベル回
路１２の具体的な構成例を示す回路図である。前述した
様に、電圧レベル回路１２は列信号の生成に必要な８個
の電圧レベルＶ1 〜Ｖ8 を供給するとともに、所定のス
イッチング動作を行ない各電圧レベルを一旦基準電位に
落としている。このスイッチング動作は列信号成分の印
加タイミングに同期しており、例えば図１に示した駆動
制御回路１１から供給されるクロック信号により切り換
え制御される。図示する様に、電圧レベル回路１２は前
段分圧部３１を有している。この前段分圧部３１は抵
抗、コンデンサ、オペアンプの組からなる分圧ユニット
を２個含んでおり、所定の電源電圧を抵抗分割して、３
個の電圧レベル−Ｖｒ，Ｖｏ，＋Ｖｒを得ている。これ
ら３個の電圧レベルは図１に示した垂直ドライバ４に供
給され、行信号の波形合成に用いられる。電圧レベル回
路１２は中段分圧部３２を含んでおり、＋Ｖｒと−Ｖｒ
との間に直列接続された８個の分圧ユニットを有してい
る。各分圧ユニットから等分割された８個の電圧レベル
Ｖ1 〜Ｖ8 が出力される。電圧レベル回路１２はさらに
後段分圧部３３を含んでおり、同様に８個の分圧ユニッ
トを有している。各分圧ユニットから充放電制御用の８
個の電圧レベルが出力される。最後に各分圧ユニットに
対応して、８個の３端子スイッチ３４が設けられてい
る。各３端子スイッチの出力には、図１に示した水平ド
ライバ５に供給される８個の電圧レベルが現われる。個
々の３端子スイッチの第１入力端子には、後段分圧部
３３の対応する分圧ユニットから出力された電圧レベル
が印加される。又第２入力端子には前段分圧部３１か
ら出力される基準電位Ｖｏが共通的に印加される。さら
に第３入力端子には中段分圧部３２の対応する分圧ユ
ニットから出力される電圧レベルが印加される。これら
の入力端子，，は所定の制御信号に従って開閉制
御され、一旦基準電位に落とされた８個の電圧レベルＶ
1 〜Ｖ8 が得られる。なお理解を容易にする為、各入力
端子に印加される制御信号は同一の丸囲み番号によって
表わされている。
路１２の具体的な構成例を示す回路図である。前述した
様に、電圧レベル回路１２は列信号の生成に必要な８個
の電圧レベルＶ1 〜Ｖ8 を供給するとともに、所定のス
イッチング動作を行ない各電圧レベルを一旦基準電位に
落としている。このスイッチング動作は列信号成分の印
加タイミングに同期しており、例えば図１に示した駆動
制御回路１１から供給されるクロック信号により切り換
え制御される。図示する様に、電圧レベル回路１２は前
段分圧部３１を有している。この前段分圧部３１は抵
抗、コンデンサ、オペアンプの組からなる分圧ユニット
を２個含んでおり、所定の電源電圧を抵抗分割して、３
個の電圧レベル−Ｖｒ，Ｖｏ，＋Ｖｒを得ている。これ
ら３個の電圧レベルは図１に示した垂直ドライバ４に供
給され、行信号の波形合成に用いられる。電圧レベル回
路１２は中段分圧部３２を含んでおり、＋Ｖｒと−Ｖｒ
との間に直列接続された８個の分圧ユニットを有してい
る。各分圧ユニットから等分割された８個の電圧レベル
Ｖ1 〜Ｖ8 が出力される。電圧レベル回路１２はさらに
後段分圧部３３を含んでおり、同様に８個の分圧ユニッ
トを有している。各分圧ユニットから充放電制御用の８
個の電圧レベルが出力される。最後に各分圧ユニットに
対応して、８個の３端子スイッチ３４が設けられてい
る。各３端子スイッチの出力には、図１に示した水平ド
ライバ５に供給される８個の電圧レベルが現われる。個
々の３端子スイッチの第１入力端子には、後段分圧部
３３の対応する分圧ユニットから出力された電圧レベル
が印加される。又第２入力端子には前段分圧部３１か
ら出力される基準電位Ｖｏが共通的に印加される。さら
に第３入力端子には中段分圧部３２の対応する分圧ユ
ニットから出力される電圧レベルが印加される。これら
の入力端子，，は所定の制御信号に従って開閉制
御され、一旦基準電位に落とされた８個の電圧レベルＶ
1 〜Ｖ8 が得られる。なお理解を容易にする為、各入力
端子に印加される制御信号は同一の丸囲み番号によって
表わされている。
【００２６】図７は制御信号，，を供給するパル
ス回路の一例を表わしている。このパルス回路は１個の
フリップフロップと、１個の２端子アンドゲートと２個
のインバータを含んでいる。図１に示した駆動制御回路
１１から供給されるクロック信号ＣＬ１，ＣＬ２に応じ
て、所望の制御信号，，を生成する。
ス回路の一例を表わしている。このパルス回路は１個の
フリップフロップと、１個の２端子アンドゲートと２個
のインバータを含んでいる。図１に示した駆動制御回路
１１から供給されるクロック信号ＣＬ１，ＣＬ２に応じ
て、所望の制御信号，，を生成する。
【００２７】図８は図７に示したパルス回路の動作説明
に供する波形図である。図示する様に、クロック信号Ｃ
Ｌ１は所定の周期で配列した同期パルスを含んでいる。
又クロック信号ＣＬ２も同様に同期パルスを含んでい
る。これら一対のクロック信号ＣＬ１，ＣＬ２を図７の
フリップフロップ等で処理すると、制御信号が得られ
る。この制御信号はクロック信号に同期して瞬間的に
発生する負極性のパルスを含んでいる。図６に示した３
端子スイッチはローアクティブ型であり、この負のパル
スに応答して瞬間的に第１入力端子が導通する。この
結果、瞬間的に各ラインの充放電が行なわれる。続いて
制御信号が負極性のパルスを発生し、各スイッチの第
２入力端子が導通する。この結果、各ラインは基準電
位Ｖｏに一旦接続する事になる。その後、制御信号が
ローレベルとなり、各スイッチの第３入力端子が閉じ
る。この結果、各ラインには中段分圧部３２から出力さ
れた８個の電位レベルＶ1 〜Ｖ8 が供給される事にな
る。
に供する波形図である。図示する様に、クロック信号Ｃ
Ｌ１は所定の周期で配列した同期パルスを含んでいる。
又クロック信号ＣＬ２も同様に同期パルスを含んでい
る。これら一対のクロック信号ＣＬ１，ＣＬ２を図７の
フリップフロップ等で処理すると、制御信号が得られ
る。この制御信号はクロック信号に同期して瞬間的に
発生する負極性のパルスを含んでいる。図６に示した３
端子スイッチはローアクティブ型であり、この負のパル
スに応答して瞬間的に第１入力端子が導通する。この
結果、瞬間的に各ラインの充放電が行なわれる。続いて
制御信号が負極性のパルスを発生し、各スイッチの第
２入力端子が導通する。この結果、各ラインは基準電
位Ｖｏに一旦接続する事になる。その後、制御信号が
ローレベルとなり、各スイッチの第３入力端子が閉じ
る。この結果、各ラインには中段分圧部３２から出力さ
れた８個の電位レベルＶ1 〜Ｖ8 が供給される事にな
る。
【００２８】
【発明の効果】以上説明した様に、本発明の第１側面に
よれば、一選択期間内でパルス幅の大きな上位ビット桁
側の列信号成分からパルス幅の小さな下位ビット桁側の
列信号成分の順に配列して列信号を構成し、列電極群に
印加して複数ライン同時選択駆動を行なっている。これ
により、パルス幅変調を用いた中間調表示を行なった場
合各画素の表示濃度の変動を抑制する事ができるという
効果が得られる。又、本発明の第２側面によれば、列信
号成分間で一旦電圧レベルを所定の基準電位に落として
列信号を列電極群に印加している。これにより、列信号
の電圧波形歪みを抑制でき、画素表示濃度の変動を抑制
する事ができるという効果が得られる。
よれば、一選択期間内でパルス幅の大きな上位ビット桁
側の列信号成分からパルス幅の小さな下位ビット桁側の
列信号成分の順に配列して列信号を構成し、列電極群に
印加して複数ライン同時選択駆動を行なっている。これ
により、パルス幅変調を用いた中間調表示を行なった場
合各画素の表示濃度の変動を抑制する事ができるという
効果が得られる。又、本発明の第２側面によれば、列信
号成分間で一旦電圧レベルを所定の基準電位に落として
列信号を列電極群に印加している。これにより、列信号
の電圧波形歪みを抑制でき、画素表示濃度の変動を抑制
する事ができるという効果が得られる。
【図１】本発明にかかる液晶表示パネル駆動装置の基本
的な構成を示すブロック図である。
的な構成を示すブロック図である。
【図２】図１に示した液晶表示パネル駆動装置の動作説
明に供する波形図である。
明に供する波形図である。
【図３】画素データのビット構成を示すテーブル図であ
る。
る。
【図４】列信号の波形例を示す波形図である。
【図５】直交関数の一例を示す波形図である。
【図６】図１に示した液晶表示パネル駆動装置に含まれ
る電圧レベル回路の具体的な構成例を示す回路図であ
る。
る電圧レベル回路の具体的な構成例を示す回路図であ
る。
【図７】図６に示した電圧レベル回路の制御に用いられ
るパルス回路の一例を示す回路図である。
るパルス回路の一例を示す回路図である。
【図８】図７に示したパルス回路の動作説明に供する波
形図である。
形図である。
【図９】従来のパルス幅変調方式に基く列信号波形を示
す波形図である。
す波形図である。
１ 液晶表示パネル ２ 行電極群 ３ 列電極群 ４ 垂直ドライバ ５ 水平ドライバ ６ フレームメモリ ７ 直交関数発生回路 ８ 積和演算回路 ９ 同期回路 １１ 駆動制御回路 １２ 電圧レベル回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 男庭 啓友 東京都江東区亀戸６丁目31番１号 セイ コー電子工業株式会社内 (72)発明者 海老原 照夫 東京都江東区亀戸６丁目31番１号 セイ コー電子工業株式会社内 (72)発明者 松 不二雄 東京都江東区亀戸６丁目31番１号 セイ コー電子工業株式会社内 (56)参考文献 特開 平５−100642（ＪＰ，Ａ) 特開 平４−62516（ＪＰ，Ａ) 特開 平５−297836（ＪＰ，Ａ) 特開 昭63−169691（ＪＰ，Ａ) 特開 平５−73003（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 505 - 580
Claims (1)
- 【請求項１】 行電極群と列電極群との間に液晶層を保
持してマトリクス状の画素を設けた液晶表示パネルを、
与えられた画素データに従って駆動する装置であって、 直交関数の組により表わされる複数の行信号を選択期間
毎に組順次走査で該行電極群に印加する第１手段と、 該直交関数の組と画素データの組との積和演算を逐次行
ないその結果に応じた電圧レベルを有する列信号を該組
順次走査に同期して選択期間毎に該列電極群に印加する
第２手段とを有するとともに、 前記第２手段は、複数ビットからなる階調の付された画
素データを保持するフレームメモリと、画素データの組
をビット単位で分割して上記積和演算を行ない各ビット
桁に対応した列信号成分を生成する積和演算手段と、各
ビット桁に対応した列信号成分を一選択期間内で順に配
列し該列信号を構成するとともに列信号成分間で一旦電
圧レベルを所定の基準電位に落として該列信号を該列電
極群に印加する駆動手段と、を備えることを特徴とする
液晶表示パネルの駆動装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33542693A JP3145552B2 (ja) | 1993-12-28 | 1993-12-28 | 液晶表示パネルの駆動装置 |
| US08/366,419 US5619224A (en) | 1993-12-28 | 1994-12-27 | Liquid crystal display panel driving device |
| DE69416807T DE69416807T2 (de) | 1993-12-28 | 1994-12-28 | Steuersystem für eine Flüssigkristallanzeigetafel |
| EP94309837A EP0661683B1 (en) | 1993-12-28 | 1994-12-28 | Liquid crystal display panel driving device |
| KR1019940038120A KR100323037B1 (ko) | 1993-12-28 | 1994-12-28 | 액정표시패널구동장치 |
| TW083112329A TW262554B (ja) | 1993-12-28 | 1994-12-29 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33542693A JP3145552B2 (ja) | 1993-12-28 | 1993-12-28 | 液晶表示パネルの駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07199863A JPH07199863A (ja) | 1995-08-04 |
| JP3145552B2 true JP3145552B2 (ja) | 2001-03-12 |
Family
ID=18288434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33542693A Expired - Lifetime JP3145552B2 (ja) | 1993-12-28 | 1993-12-28 | 液晶表示パネルの駆動装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5619224A (ja) |
| EP (1) | EP0661683B1 (ja) |
| JP (1) | JP3145552B2 (ja) |
| KR (1) | KR100323037B1 (ja) |
| DE (1) | DE69416807T2 (ja) |
| TW (1) | TW262554B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08179731A (ja) * | 1994-12-26 | 1996-07-12 | Hitachi Ltd | データドライバ、走査ドライバ、液晶表示装置及びその駆動方式 |
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