JP2555420B2 - 液晶マトリックス・パネルの中間調表示駆動回路 - Google Patents
液晶マトリックス・パネルの中間調表示駆動回路Info
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- G09G3/2014—Display of intermediate tones by modulation of the duration of a single pulse during which the logic level remains constant
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、液晶表示装置における中間調表示方式に関
する。
する。
従来、液晶マトリックス・パネルの中間調表示駆動回
路は、特開昭50−156396号公報に記載のように、液晶マ
トリックス・パネルの信号ライン，走査ラインに電圧の
印加をする際、電圧の印加時間を変えることにより、液
晶への実効電圧を変化させ中間調表示を行なっていた。
この時、同じ中間調色である点が多く存在すると、信号
ラインで、同時に行なわれる電圧の切り換えが多くな
り、液晶を通して走査ラインにノイズが発生して液晶へ
の実効電圧が低下し、輝度が低下する問題があった。
路は、特開昭50−156396号公報に記載のように、液晶マ
トリックス・パネルの信号ライン，走査ラインに電圧の
印加をする際、電圧の印加時間を変えることにより、液
晶への実効電圧を変化させ中間調表示を行なっていた。
この時、同じ中間調色である点が多く存在すると、信号
ラインで、同時に行なわれる電圧の切り換えが多くな
り、液晶を通して走査ラインにノイズが発生して液晶へ
の実効電圧が低下し、輝度が低下する問題があった。
従来の液晶マトリックス・パネルの中間調表示駆動回
路を第２図〜第17図を用いて詳しく説明する。
路を第２図〜第17図を用いて詳しく説明する。
第２図は従来の中間調表示液晶表示装置である。
１は表示データ、２は表示データ１の同期クロックの
シフトクロック、３は１水平期間の区切りを示す水平ク
ロックである。４は１水平期間の表示データ１を蓄える
表示データシフトレジスタであり、５のD1〜Dnはその表
示データシフトレジスタ４より蓄えられた１水平期間分
の表示データ１の水平表示データである。６はデコーダ
であり、７のD11D12D13〜Dn1Dn2Dn3はデコーダ６の出力
のセレクト信号である。８は１水平期間に２周期のクロ
ック、GCLKである。９は１水平期間の1/2のパルスを発
生する1/2パルス発生手段で、10はその1/2パルス発生手
段９の出力の1/2パルスである。11はセレクタ、12のX1
〜Xnはセレクタ11の出力で列選択信号である。13はライ
ン先頭クロック、14はライン先頭クロック13が入力さ
れ、水平クロック３に応じデータをシフトする垂直シフ
トレジスタである。15のY1〜Ymは垂直シフトレジスタ14
の出力で、行選択信号である。16は電圧Vaで、17は電圧
Vbであり、Va16はVb17より高電位であり、またVa16,Vb1
7共に正電位である。18は列液晶駆動手段で、19のVx1〜
Vxnは列液晶駆動手段18の出力、列駆動信号である。20
は行液晶駆動手段で、21のVy1〜Vymは行液晶駆動手段20
の出力、行駆動信号である。22は液晶パネルである。
シフトクロック、３は１水平期間の区切りを示す水平ク
ロックである。４は１水平期間の表示データ１を蓄える
表示データシフトレジスタであり、５のD1〜Dnはその表
示データシフトレジスタ４より蓄えられた１水平期間分
の表示データ１の水平表示データである。６はデコーダ
であり、７のD11D12D13〜Dn1Dn2Dn3はデコーダ６の出力
のセレクト信号である。８は１水平期間に２周期のクロ
ック、GCLKである。９は１水平期間の1/2のパルスを発
生する1/2パルス発生手段で、10はその1/2パルス発生手
段９の出力の1/2パルスである。11はセレクタ、12のX1
〜Xnはセレクタ11の出力で列選択信号である。13はライ
ン先頭クロック、14はライン先頭クロック13が入力さ
れ、水平クロック３に応じデータをシフトする垂直シフ
トレジスタである。15のY1〜Ymは垂直シフトレジスタ14
の出力で、行選択信号である。16は電圧Vaで、17は電圧
Vbであり、Va16はVb17より高電位であり、またVa16,Vb1
7共に正電位である。18は列液晶駆動手段で、19のVx1〜
Vxnは列液晶駆動手段18の出力、列駆動信号である。20
は行液晶駆動手段で、21のVy1〜Vymは行液晶駆動手段20
の出力、行駆動信号である。22は液晶パネルである。
第３図は、表示データシフトレジスタ４の動作タイミ
ング図である。
ング図である。
第４図は、デコーダ６の内部で、23はデコーダであ
る。
る。
第５図は、デコーダ23の真理値表である。
第６図は1/2パルス発生手段９の内部回路図で、24は
クロック用NOT回路、25はリセット用NOT路、26はリセッ
ト付Ｄフリップフロップ、27はＤフリップである。
クロック用NOT回路、25はリセット用NOT路、26はリセッ
ト付Ｄフリップフロップ、27はＤフリップである。
第７図は1/2パルス発生手段９のタイミング図であ
る。
る。
第８図はセレクタ11の内部回路図で、28〜30はAND回
路、31はOR回路である。
路、31はOR回路である。
第９図は垂直シフトレジスタ14の動作タイミング図で
ある。
ある。
第10図は列液晶駆動手段18の内部回路図であり、32は
V1用スイッチングトランジスタ、33はV2用スイッチング
トランジスタ、34はNOT回路である。
V1用スイッチングトランジスタ、33はV2用スイッチング
トランジスタ、34はNOT回路である。
第11図は列液晶駆動手段18の動作タイミング図であ
る。
る。
第12図は、第２図の動作タイミング図である。
第13図は、第２図の第12図のタイミングで動作した時
の液晶パネル22に印加される波形である。
の液晶パネル22に印加される波形である。
第14図は液晶パネル22の動作原理図である。
第15図は液晶パネル22の等価回路である。
第16図は液晶パネル22の通常表示点の充電波形であ
る。
る。
第17図は液晶パネル22の中間調表示点の充電波形であ
る。
る。
第２図の動作を以下説明する。
表示データシフトレジスタ４は第３図のタイミング図
のように、水平クロック３の立ち下りエッジから次の立
ち下りエッジまでの１水平期間に、シフトクロック２に
同期して入力される表示データ１を順次取り込む。該水
平表示期間に取り込まれた表示データ１は次の水平表示
期間にt1で取り込まれた表示データ１に対応するデータ
が水平表示データ５のD1に、t2で取り込まれた表示デー
タ１に対応するデータが水平表示データ５のD2に、同様
にt3からtnで取り込まれた表示データ１に対応するデー
タが水平表示データ５のD3からDnに出力される。
のように、水平クロック３の立ち下りエッジから次の立
ち下りエッジまでの１水平期間に、シフトクロック２に
同期して入力される表示データ１を順次取り込む。該水
平表示期間に取り込まれた表示データ１は次の水平表示
期間にt1で取り込まれた表示データ１に対応するデータ
が水平表示データ５のD1に、t2で取り込まれた表示デー
タ１に対応するデータが水平表示データ５のD2に、同様
にt3からtnで取り込まれた表示データ１に対応するデー
タが水平表示データ５のD3からDnに出力される。
デコーダ６には該水平表示データが入力され、Ｄφか
らDnまでのそれぞれのデータをデコードしてセレクト信
号７のD11,D12,D13からDn1,Dn2,Dn3に出力する。
らDnまでのそれぞれのデータをデコードしてセレクト信
号７のD11,D12,D13からDn1,Dn2,Dn3に出力する。
デコーダ６の内部回路は第４図に示すように水平表示
データ５のD1からDnまでの中に１つの信号Djを入力し、
セレクト信号７のD11,D12,D13からDn1,Dn2,Dn3までの中
に１組の信号Dj1,Dj2,Dj3に、第５図の真理値表に従っ
た値を出力するｎ個のデコーダ23から構成されている。
データ５のD1からDnまでの中に１つの信号Djを入力し、
セレクト信号７のD11,D12,D13からDn1,Dn2,Dn3までの中
に１組の信号Dj1,Dj2,Dj3に、第５図の真理値表に従っ
た値を出力するｎ個のデコーダ23から構成されている。
1/2パルス発生手段９は第６図のようにNOT回路24とNO
T回路25とリセット付Ｄフリップフロップ26とＤフリッ
プフロップ27から構成されている。
T回路25とリセット付Ｄフリップフロップ26とＤフリッ
プフロップ27から構成されている。
この1/2パルス発生手段９の動作は第７図のタイミン
グ図のようにGCLK8と水平クロック３より１水平期間の
前半“ハイ”後半“ロウ”となる1/2パルス10を発生す
る。
グ図のようにGCLK8と水平クロック３より１水平期間の
前半“ハイ”後半“ロウ”となる1/2パルス10を発生す
る。
セレクタ11はD11,D12,D13〜Dn1,Dn2,Dn3のセレクト信
号７によりX1〜Xnの列選択信号12に出力する信号を“ハ
イ”又は該1/2パルス10又は“ロウ”をセレクトする回
路である。
号７によりX1〜Xnの列選択信号12に出力する信号を“ハ
イ”又は該1/2パルス10又は“ロウ”をセレクトする回
路である。
このセレクタ11は第８図のように３個のAND回路28〜3
0と１個のOR回路31から構成される１組のセレクタがｎ
組集って構成されている。この１組のセレクタの動作は
Dj1が“ハイ”の時Xjに“ハイ”を、Dj2が“ハイ”の時
Xjに1/2パルス10を出力し、Dj3がハイの時Xjに“ロウ”
を出力する。なおDj1,Dj2,Dj3はデコーダ６の出力であ
り、第５図のデコーダ６の真理値表から判るように、必
ずDj1,Dj2,Dj3の内、１つだけが“ハイ”となる信号で
ある。
0と１個のOR回路31から構成される１組のセレクタがｎ
組集って構成されている。この１組のセレクタの動作は
Dj1が“ハイ”の時Xjに“ハイ”を、Dj2が“ハイ”の時
Xjに1/2パルス10を出力し、Dj3がハイの時Xjに“ロウ”
を出力する。なおDj1,Dj2,Dj3はデコーダ６の出力であ
り、第５図のデコーダ６の真理値表から判るように、必
ずDj1,Dj2,Dj3の内、１つだけが“ハイ”となる信号で
ある。
列液晶駆動手段18は第10図のようにNOT回路34、Va用
スイッチングトランジスタ32、Vb用スイッチングトラン
ジスタ33からなり、X1〜Xn列選択信号を入力とし、ライ
ンVx1〜Vxnに列駆動信号19として液晶を駆動する電圧を
出力する。列液晶駆動手段18は第11図のようにX1〜Xn列
選択信号の中の１つの信号Xjが１の時にXjに対応する列
駆動信号19のVxjに電圧Vaを出力しXijが０の時Vbを出力
する。
スイッチングトランジスタ32、Vb用スイッチングトラン
ジスタ33からなり、X1〜Xn列選択信号を入力とし、ライ
ンVx1〜Vxnに列駆動信号19として液晶を駆動する電圧を
出力する。列液晶駆動手段18は第11図のようにX1〜Xn列
選択信号の中の１つの信号Xjが１の時にXjに対応する列
駆動信号19のVxjに電圧Vaを出力しXijが０の時Vbを出力
する。
垂直シフトレジスタ14は第９図のようにライン先頭ク
ロック13を水平クロック３の立ち下りエッジで取り込
み、行選択信号15の中のY1に出力し、以後、水平クロッ
ク３の立ち下りエッジで順次Y2,Y3,〜Ymとシフトして出
力する。
ロック13を水平クロック３の立ち下りエッジで取り込
み、行選択信号15の中のY1に出力し、以後、水平クロッ
ク３の立ち下りエッジで順次Y2,Y3,〜Ymとシフトして出
力する。
行液晶駆動手段20は列液晶駆動手段18と同様な構成で
あり、Y1〜Ymの行選択信号15の中の１つの信号YKが１の
時、YKに対応するVY1〜VYmの行駆動信号21のVYKに−Va
を出力し、０の時Vbを出力する。
あり、Y1〜Ymの行選択信号15の中の１つの信号YKが１の
時、YKに対応するVY1〜VYmの行駆動信号21のVYKに−Va
を出力し、０の時Vbを出力する。
第12図は第２図において、入力信号１に0,1,2が入力
された時の全体の動作タイミング図である。
された時の全体の動作タイミング図である。
水平クロック３の立ち下りエッジからφ,1,2と順番に
入力信号１に入力されたデータは、次の水平クロック３
の立ち下りで、それぞれ水平表示データ５のＸφ,X1,X2
に出力される。
入力信号１に入力されたデータは、次の水平クロック３
の立ち下りで、それぞれ水平表示データ５のＸφ,X1,X2
に出力される。
該水平表示データ５はデコーダ６でデコードされセレ
クト信号７に出力し、これにより“ハイ”又は1/2パル
ス10又は“ロウ”をセレクタ11より列選択信号12に、X1
には“ロウ”、X2には、1/2パルス10を、X3には“ハ
イ”を出力する。
クト信号７に出力し、これにより“ハイ”又は1/2パル
ス10又は“ロウ”をセレクタ11より列選択信号12に、X1
には“ロウ”、X2には、1/2パルス10を、X3には“ハ
イ”を出力する。
列液晶駆動手段18は該列選択信号12を入力し、Vx1にV
bを、Vx2に１水平期間にVaを、後半にVbを、Vx3にVaを
出力する。
bを、Vx2に１水平期間にVaを、後半にVbを、Vx3にVaを
出力する。
一方垂直シフトレジスタ14には、入力信号１にφ,1,2
が入力された水平期間に立ち上り、次の水平期間に立ち
下るライン先頭クロックが入力され、水平クロック３の
立ち下りエッジでラッチされ、行選択信号15のY1に“ハ
イ”が出力され行液晶駆動手段20により、行駆動信号21
のVY1に−Vaが、その他の行駆動信号21にはVbが出力さ
れる。
が入力された水平期間に立ち上り、次の水平期間に立ち
下るライン先頭クロックが入力され、水平クロック３の
立ち下りエッジでラッチされ、行選択信号15のY1に“ハ
イ”が出力され行液晶駆動手段20により、行駆動信号21
のVY1に−Vaが、その他の行駆動信号21にはVbが出力さ
れる。
第13図は第12図のタイミング動作時の液晶パネル22に
印加される電圧タイミング図である。
印加される電圧タイミング図である。
液晶パネル22は第14図のような構成をしており行駆動
信号21と列駆動信号19の電位差が大きいと（ここではVa
−Vbより大きいと）光を通し、小さいと（ここではVa−
Vb以下）、光を通さない。この液晶は電気的には第15図
のように、コンデンサの特性を持っている。これによ
り、第13図におけるVx3−VY1の時は第16図のように１水
平期間充電される。一方第13図におけるVx2−VY1の時は
１水平期間の1/2のみ充電されるので、第17図のよう
に、完全に充電されず、液晶は光を少しだけ通し、中間
調の表示を行なう。
信号21と列駆動信号19の電位差が大きいと（ここではVa
−Vbより大きいと）光を通し、小さいと（ここではVa−
Vb以下）、光を通さない。この液晶は電気的には第15図
のように、コンデンサの特性を持っている。これによ
り、第13図におけるVx3−VY1の時は第16図のように１水
平期間充電される。一方第13図におけるVx2−VY1の時は
１水平期間の1/2のみ充電されるので、第17図のよう
に、完全に充電されず、液晶は光を少しだけ通し、中間
調の表示を行なう。
このようにして中間調の表示を行なっていた。
上記従来技術は中間調表示をするために、パルス幅を
変えることでこれを実現していたが、同一中間調表示の
点が増加した時、同時に変化するパルスのエッジによる
ノイズを配慮しておらず、輝度低下の問題があった。
変えることでこれを実現していたが、同一中間調表示の
点が増加した時、同時に変化するパルスのエッジによる
ノイズを配慮しておらず、輝度低下の問題があった。
以下、第18図〜第20図を用いて、輝度低下について説
明する。
明する。
第18図は液晶パネル22の広面積に中間調表示した時の
波形である。
波形である。
第19図は液晶パネル22の広面積に中間調表示した時の
現実の波形である。
現実の波形である。
第20図は液晶パネル22の広面積に中間調表示した時の
充電波形である。
充電波形である。
以下、第２図において、液晶パネル22の広面積に中間
調表示をした時に輝度低下することを説明する。
調表示をした時に輝度低下することを説明する。
第18図のように、表示データ１に、連続的に１を入力
する。これにより、列駆動信号19のVx1〜Vxnに、１水平
期間の前半にVaが、後半にVbが出力される。一方、垂直
シフトレジスタ14には、ライン先頭クロック13が入力さ
れ、以後水平クロック３の立ち下りで順次、行駆動信号
21のVY1〜VYmに−Vaがシフトして出力される。
する。これにより、列駆動信号19のVx1〜Vxnに、１水平
期間の前半にVaが、後半にVbが出力される。一方、垂直
シフトレジスタ14には、ライン先頭クロック13が入力さ
れ、以後水平クロック３の立ち下りで順次、行駆動信号
21のVY1〜VYmに−Vaがシフトして出力される。
上記と動作により液晶パネル22の１行目、１列目の点
には第18図のVx1−VY1の電圧が印加される。
には第18図のVx1−VY1の電圧が印加される。
しかし液晶パネル22は実際には第15図のような構成と
なっているため、列駆動信号19における、電圧の切り換
点に発生する交流分が行駆動信号21にノイズとして発
生、このノイズが列駆動信号19全てから発生するため第
19図のようになる。
なっているため、列駆動信号19における、電圧の切り換
点に発生する交流分が行駆動信号21にノイズとして発
生、このノイズが列駆動信号19全てから発生するため第
19図のようになる。
これにより、第20図のように、液晶パネル22への電圧
の立ち上りがなまるために、液晶パネル22への実効電圧
が低下して、輝度が低下する。
の立ち上りがなまるために、液晶パネル22への実効電圧
が低下して、輝度が低下する。
本発明は、上記問題点を解決することを目的とする。
上記目的は、中間調表示駆動回路において、中間調表
示用パルスの位相変調手段により、パルスの位相を変え
ることにより達成される。
示用パルスの位相変調手段により、パルスの位相を変え
ることにより達成される。
中間調表示駆動回路では、中間調表示用パルスが位相
変調手段により変調され、隣接する列が位相のそれぞれ
異ったパルスにより液晶パルスが駆動される。例えば、
隣接する列で立ち上りエッジと立ち下りエッジを同じタ
イミングにすることで、立ち上りによるノイズと立ち下
るノイズを打ち消し合せ、輝度低下を無くす。
変調手段により変調され、隣接する列が位相のそれぞれ
異ったパルスにより液晶パルスが駆動される。例えば、
隣接する列で立ち上りエッジと立ち下りエッジを同じタ
イミングにすることで、立ち上りによるノイズと立ち下
るノイズを打ち消し合せ、輝度低下を無くす。
以下、本発明の一実施例を第１図，第21図から第25図
を用いて説明する。
を用いて説明する。
第１図は液晶マトリックス・パネルの中間調表示駆動
回路における本発明の一実施例である。
回路における本発明の一実施例である。
１〜10,12〜22は従来の技術で第２図で用いたものと
同じである。
同じである。
35は1/2パルス10の位相を変調する位相変調手段で、3
6は、位相変調手段35により1/2パルス10の位相を変えた
1/2′パルスである。
6は、位相変調手段35により1/2パルス10の位相を変えた
1/2′パルスである。
37はセレクト信号７を入力し、“ハイ”又は1/2パル
ス10又は1/2′パルス32又は“ロウ”を選択して列選択
信号12に出力するセレクタである。
ス10又は1/2′パルス32又は“ロウ”を選択して列選択
信号12に出力するセレクタである。
第21図は位相変調手段31の内部回路であり、38はNOT
路、39は一段目のＤフリップフロップ、40は、二段目の
Ｄフリップフロップである。
路、39は一段目のＤフリップフロップ、40は、二段目の
Ｄフリップフロップである。
第22図は位相変調手段31のタイミング図である。
第23図はセレクタ37の内部回路であり、41〜43はAND
回路、44はOR回路である。
回路、44はOR回路である。
第24図は第１図のタイミング図であり、第25図は、第
24図のタイミングで動作した時の液晶パネル22に印加さ
れる電圧波形である。
24図のタイミングで動作した時の液晶パネル22に印加さ
れる電圧波形である。
第１図の液晶マトリックス・パネルの中間調表示駆動
回路の動作を、第24図を用いて説明する。
回路の動作を、第24図を用いて説明する。
表示データ１に１が連続的に入力され、表示データシ
フトレジスタ４に取り込まれた表示データ１は次の水平
期間に水平表示データ５に出力される。位相変調手段35
は、第21図の回路から構成され、第22図のように、GCLK
8と1/2パルス10を入力し、Ｄフリップフロップ39で90゜
位相のずれた信号Ａを発生し、Ｄフリップフロップ40で
180゜位相のずれた1/2′パルスを発生する。
フトレジスタ４に取り込まれた表示データ１は次の水平
期間に水平表示データ５に出力される。位相変調手段35
は、第21図の回路から構成され、第22図のように、GCLK
8と1/2パルス10を入力し、Ｄフリップフロップ39で90゜
位相のずれた信号Ａを発生し、Ｄフリップフロップ40で
180゜位相のずれた1/2′パルスを発生する。
セレクタ37は第23図のようにAND回路41〜43とOR回路4
4から成るセレクタ、ｎ個から構成されている。このセ
レクタ37はAND回路41のセレクト信号７に１が入力され
た時“ハイ”を、AND回路42のセレクト信号７に１が入
力された時は、奇数列の時は1/2パルス10を、偶数列の
時は、1/2′パルス36を、またAND回路43のセレクト信号
７に１が入力された時“ロウ”をOR回路44の出力列選択
信号12に出力する。
4から成るセレクタ、ｎ個から構成されている。このセ
レクタ37はAND回路41のセレクト信号７に１が入力され
た時“ハイ”を、AND回路42のセレクト信号７に１が入
力された時は、奇数列の時は1/2パルス10を、偶数列の
時は、1/2′パルス36を、またAND回路43のセレクト信号
７に１が入力された時“ロウ”をOR回路44の出力列選択
信号12に出力する。
このセレクタ37に、該セレクト信号７が入力され、列
選択信号の奇数列X1,X3,X5,…Xn-1に1/2パルス10が、偶
数列X2,X4,X6,…Xnに1/2′パルス36が出力される。
選択信号の奇数列X1,X3,X5,…Xn-1に1/2パルス10が、偶
数列X2,X4,X6,…Xnに1/2′パルス36が出力される。
これにより列液晶駆動手段18の出力、列駆動信号19の
奇数列VX1,VX3,VX5,…VXn-1には１水平期間の前半“Va"
が、後半“Vb"が出力され、偶数列VX2,VX4,VX6,…VXnに
は１水平期間の前半“Vb"が、後半“Va"が出力される。
奇数列VX1,VX3,VX5,…VXn-1には１水平期間の前半“Va"
が、後半“Vb"が出力され、偶数列VX2,VX4,VX6,…VXnに
は１水平期間の前半“Vb"が、後半“Va"が出力される。
一方垂直シフトレジスタ14には、ライン先頭クロック
13が入力され、以後水平クロック３の立ち下りで順次、
行駆動信号21のVY1〜VYmに−Vaがシフトして出力され、
その他の行駆動信号21にはVbが出力される。
13が入力され、以後水平クロック３の立ち下りで順次、
行駆動信号21のVY1〜VYmに−Vaがシフトして出力され、
その他の行駆動信号21にはVbが出力される。
第25図は上記第24図の動作の時、液晶パネル22に印加
される電圧波形である。
される電圧波形である。
このように、隣り合う列の電圧変化エッジが、立ち上
りと立ち下りとなることで、行駆動信号に液晶を通して
発生するノイズを打ち消し合い、輝度の低下を無くす、
又は少なくすることが出来る効果がある。
りと立ち下りとなることで、行駆動信号に液晶を通して
発生するノイズを打ち消し合い、輝度の低下を無くす、
又は少なくすることが出来る効果がある。
以上説明した液晶マトリックス・パネルの中間調表示
駆動回路は、1/2のパルス幅変調の例であったが、これ
は1/nのパルス幅変調においても同様にできる。以下に1
/3パルス幅変調の例を第26図〜第32図を用いて説明す
る。
駆動回路は、1/2のパルス幅変調の例であったが、これ
は1/nのパルス幅変調においても同様にできる。以下に1
/3パルス幅変調の例を第26図〜第32図を用いて説明す
る。
第26図は上記列の液晶マトリックス・パネルの中間調
表示駆動回路の一実施例のブロック図である。
表示駆動回路の一実施例のブロック図である。
１〜5,12〜22は従来の技術で第２図で用いたものと同
じである。
じである。
45は１水平期間に３周期のクロック、GCLK、46は、１
水平期間の第１の1/3周期中、“ハイ”となり、その他
は“ロウ”となるパルスを発生する、1/3階調発生手
段、47は該1/3階調発生手段が発生する、1/3パルスであ
る。48は1/3パルスの位相を変調して出力する位相変調
手段であり、49は位相変調手段により1/3パルス47を変
調し、第２の1/3周期中“ハイ”となる1/3′パルスであ
る。50は1/3′パルス49と同様に処理され、第３の1/3周
期中“ハイ”となる1/3″パルスである。
水平期間の第１の1/3周期中、“ハイ”となり、その他
は“ロウ”となるパルスを発生する、1/3階調発生手
段、47は該1/3階調発生手段が発生する、1/3パルスであ
る。48は1/3パルスの位相を変調して出力する位相変調
手段であり、49は位相変調手段により1/3パルス47を変
調し、第２の1/3周期中“ハイ”となる1/3′パルスであ
る。50は1/3′パルス49と同様に処理され、第３の1/3周
期中“ハイ”となる1/3″パルスである。
51はセレクト信号７により列選択信号12に“ハイ”又
は1/3パルス47又は1/3′パルス49又は1/3″パルス50又
は“ロウ”を選択して出力するセレクタである。
は1/3パルス47又は1/3′パルス49又は1/3″パルス50又
は“ロウ”を選択して出力するセレクタである。
第27図は1/3階調発生手段48の内部回路であり、52,53
はNOT回路、54,55はＤフリップフロップである。
はNOT回路、54,55はＤフリップフロップである。
第28図は1/3階調発生手段46の動作タイミング図であ
る。
る。
第29図は位相変調手段48の内部回路で、56はNOT回
路、57〜59はＤフリップフロップである。
路、57〜59はＤフリップフロップである。
第30図は位相変調手段48のタイミング図である。
第31図は、セレクタ51の内部回路であり、60〜62はAN
D回路、63はOR回路である。
D回路、63はOR回路である。
第32図は第26図の動作タイミング図である。
以下第26図を第32図を用いて説明する。
表示信号１からセレクト信号７までの信号の流れ、及
び動作は第１図と同様に動作し、ここでは表示データ１
に１が連続的に入力されるので、セレクト信号７のX12,
X22,…Xn2に１が出力され、その他は０となる。
び動作は第１図と同様に動作し、ここでは表示データ１
に１が連続的に入力されるので、セレクト信号７のX12,
X22,…Xn2に１が出力され、その他は０となる。
1/3階調発生手段46は第27図のようにNOT回路52,53,D
フリップフロップ54,55から構成されており、第28図の
ように、GCLK45と水平クロック３より1/3パルス47を発
生する。
フリップフロップ54,55から構成されており、第28図の
ように、GCLK45と水平クロック３より1/3パルス47を発
生する。
位相変調手段48は第29図のように、NOT回路56,Dフリ
ップフロップ57〜59により構成されており、第30図のよ
うに、Ｄフリップフロップ57で60゜位相をずらし、Ｄフ
リップフロップ58で120゜ずらして1/3′パルス49に、Ｄ
フリップフロップ59で240゜位相をずらして1/3″パルス
50に出力する。
ップフロップ57〜59により構成されており、第30図のよ
うに、Ｄフリップフロップ57で60゜位相をずらし、Ｄフ
リップフロップ58で120゜ずらして1/3′パルス49に、Ｄ
フリップフロップ59で240゜位相をずらして1/3″パルス
50に出力する。
セレクタ51は、第31図のようにAND回路60〜62,OR回路
63から構成されるセレクタ、ｎ個から成る。このセレク
タ51は、AND回路60のセレクタ信号７が１の時“ハイ”
を、AND回路61のセレクト信号７が１の時は、列1,4,7,
…は1/3パルス47、列2,5,8,…は1/3′パルス49、列3,6,
9,…は1/3″パルス50を、またAND回路62のセレクト信号
７が１の時は“ロウ”をOR回路61の出力列選択信号12へ
出力する。
63から構成されるセレクタ、ｎ個から成る。このセレク
タ51は、AND回路60のセレクタ信号７が１の時“ハイ”
を、AND回路61のセレクト信号７が１の時は、列1,4,7,
…は1/3パルス47、列2,5,8,…は1/3′パルス49、列3,6,
9,…は1/3″パルス50を、またAND回路62のセレクト信号
７が１の時は“ロウ”をOR回路61の出力列選択信号12へ
出力する。
このセレクタ51に該セレクト信号７が入力され、 列選択信号12のX1,X4,X7…には 1/3パルス47が、X2,X5,X8…には 1/3′パルス49が、X3,X6,X9…には 1/3″パルス50が出力される。
これにより列液晶駆動手段18の出力、列駆動信号19の
VX1,XX4,XX7…には１水平期間の第１の1/3周期にVaが出
力され、その他の期間はVbが出力され、VX2,XX5,XX8…
には１水平期間の第２の1/3周期にVaがその他はVbが出
力され、VX3,XX6,XX9…には水平期間の第３の1/3周期に
Vaがその他にはVbが出力される。
VX1,XX4,XX7…には１水平期間の第１の1/3周期にVaが出
力され、その他の期間はVbが出力され、VX2,XX5,XX8…
には１水平期間の第２の1/3周期にVaがその他はVbが出
力され、VX3,XX6,XX9…には水平期間の第３の1/3周期に
Vaがその他にはVbが出力される。
一方、行の駆動信号は第１図と同様に動作する。
このように、列駆動信号19の隣り合う電圧の変化エッ
ジが、立ち上りと立ち下りとなり、行駆動線へのノイズ
が打ちけし合い、輝度の低下を無くす、又は少なくす
る。このように1/3パルス時でも1/2パルス時と同様にで
き、これは1/nの時も同様にできる。
ジが、立ち上りと立ち下りとなり、行駆動線へのノイズ
が打ちけし合い、輝度の低下を無くす、又は少なくす
る。このように1/3パルス時でも1/2パルス時と同様にで
き、これは1/nの時も同様にできる。
以上説明した第１図及び第26図は列駆動信号19の隣り
合う電圧変化のエッジを立ち上りと立ち下りとすること
により、行駆動信号21に発生するノイズを打ち消すこと
により輝度の低下を無くす、又は少なくする方法の例で
あったが、これはパルスの位相を１列の列駆動線上で変
化させることによって、電圧変化エッジを少なくするこ
とでも可能である。以下第33図〜第36図を用いて説明す
る。
合う電圧変化のエッジを立ち上りと立ち下りとすること
により、行駆動信号21に発生するノイズを打ち消すこと
により輝度の低下を無くす、又は少なくする方法の例で
あったが、これはパルスの位相を１列の列駆動線上で変
化させることによって、電圧変化エッジを少なくするこ
とでも可能である。以下第33図〜第36図を用いて説明す
る。
第33図は上記例の液晶マトリックス・パネルの中間調
表示駆動回路の一実施例のブロック図である。
表示駆動回路の一実施例のブロック図である。
１〜22は従来の技術で第２図で用いたものと同じであ
る。
る。
35,36は第１図のものと同じである。
64は1/2パルス10と1/2′パルス36を切り換えるチャネ
ル、65はチャネル64の出力で、階調パルスである。
ル、65はチャネル64の出力で、階調パルスである。
第34図はチャネル64の内部回路で、66はNOT回路、67
はＤフリップフロップ,68,69はAND回路、70はOR回路で
ある。
はＤフリップフロップ,68,69はAND回路、70はOR回路で
ある。
第35図はチャネル64のタイミング図、第36図は第33図
のタイミング図である。
のタイミング図である。
以下第33を第36図を用いて説明する。
第１図の説明と同様に、表示データ１に１が連続的に
入力され、セレクト信号７に出力される。
入力され、セレクト信号７に出力される。
また、1/2パルス10及び1/2′パルス36が第１図と同様
に作られ、出力される。
に作られ、出力される。
チャネル64は、第34図の様な構成をしており、第35図
のように、水平クロック３の立ち下りにより、階調パル
ス65に出力する信号を1/2パルス10又は1/2パルス36を切
り換える。
のように、水平クロック３の立ち下りにより、階調パル
ス65に出力する信号を1/2パルス10又は1/2パルス36を切
り換える。
これにより、該セレクト信号７を入力したセレクタ37
は、列選択信号にX1〜Xnに、１水平期間の中間で立ち上
り、又次の１水平期間で立ち下りをくりかえす信号を出
力する。
は、列選択信号にX1〜Xnに、１水平期間の中間で立ち上
り、又次の１水平期間で立ち下りをくりかえす信号を出
力する。
これにより列駆動信号19には、１水平期間の中間でVa
になり、次の水平期間の中間でVbとなることをくりかえ
す電圧波形が出力される。
になり、次の水平期間の中間でVbとなることをくりかえ
す電圧波形が出力される。
一方行駆動信号21の動作は第１図と同じである。
以上により、列駆動信号19における電圧変化エッジが
少なくなり、行駆動信号19に発生するノイズが少なくな
り、輝度低下が少なくなる。
少なくなり、行駆動信号19に発生するノイズが少なくな
り、輝度低下が少なくなる。
以上説明した第33図は、1/2パルス使用時の例であっ
たが、これは、1/nパルスの時であっても可能であり、
以下に1/3パルス時の例を第37図〜第40図を用いて説明
する。
たが、これは、1/nパルスの時であっても可能であり、
以下に1/3パルス時の例を第37図〜第40図を用いて説明
する。
第37図は、1/3パルスを用いた時のパルスの位相を１
列の列駆動線上で変化させる回路である。
列の列駆動線上で変化させる回路である。
１〜7,11〜22は従来の技術で第２図で用いたものと同
じである。
じである。
45〜50は第26図で用いたものと同じである。
71は1/3パルス47,1/3′パルス49,1/3″パルス50から
１つを選び出力するチャネル。
１つを選び出力するチャネル。
71はチャネル71の出力階調パルスである。
第38図はチャネル71の内部回路で73はNOT回路、74,75
はＤフリップフロップ、76NOR回路、77〜79はAND回路、
80はOR回路である。
はＤフリップフロップ、76NOR回路、77〜79はAND回路、
80はOR回路である。
第39図はチャネル71のタイミング図である。
第40図は第37図のタイミング図である。
以下、第37図を第40図を用いて説明する。
第１図と同様に、表示データ１に１が連続的に入力さ
れ、セレクト信号７に出力される。
れ、セレクト信号７に出力される。
また、1/3パルス47,1/3′パルス49,1/3″パルス50は
第26図と同様にして作られる。
第26図と同様にして作られる。
チャネル71は第38図のような構成をしており、第39図
のように、水平クロック３の立ち下りにより、階調パル
ス72には、1/3パルス47,1/3パルス49,1/3″パルス50と
順次切り換えられ、くりかえして出力される。
のように、水平クロック３の立ち下りにより、階調パル
ス72には、1/3パルス47,1/3パルス49,1/3″パルス50と
順次切り換えられ、くりかえして出力される。
これにより該セレクト信号７を入力したセレクタ11
は、階調パルス72を列選択信号12のX1〜Xnに出力し、列
駆動信号19は第40図のように、電圧変化エッジが少くな
る。
は、階調パルス72を列選択信号12のX1〜Xnに出力し、列
駆動信号19は第40図のように、電圧変化エッジが少くな
る。
これにより行駆動信号のノイズが少なくなり、輝度に
低下が少なくなる。
低下が少なくなる。
以上、説明した例では、パルスエッジの立ち上りと立
ち下りによりノイズを打ち消し合わせる方式と、パルス
エッジを少なくする方式を別々に行なった。以下にこの
２つの列を同時に行なうことにより、より輝度の低下を
おさえる方式を第41図〜第44図を用いて説明する。
ち下りによりノイズを打ち消し合わせる方式と、パルス
エッジを少なくする方式を別々に行なった。以下にこの
２つの列を同時に行なうことにより、より輝度の低下を
おさえる方式を第41図〜第44図を用いて説明する。
第41図は上記例の実現例である。
１〜10,12〜22は従来の技術で第２図で用いたものと
同じである。
同じである。
37は第１図のものと同じである。
81は1/2パルス10と1/2′パルス36を出力する線を切り
換えるチャネルである。
換えるチャネルである。
82は階調１パルス、83は階調２パルス、それぞれチャ
ネル81の出力である。
ネル81の出力である。
第42図はチャネル81の内部回路図で、84はNOT回路、8
5はＤフリップフロップ、86〜89はAND回路、90,91はOR
回路である。
5はＤフリップフロップ、86〜89はAND回路、90,91はOR
回路である。
第43図はチャネル81のタイミング図である。
第44図は第41図のタイミング図である。
以下、第41図を第44図を用いて説明する。
第１図と同様に、表示データ１に１が連続的に入力さ
れ、セレクト信号７に出力される。
れ、セレクト信号７に出力される。
また1/2パルス10及び1/2′パルス36が第１図と同様に
作られ、出力される。
作られ、出力される。
チャネル81は第42図の様に構成されており、第43図の
ように、水平クロック３の立ち下りで、階調１パルス82
と階調２パルス83に出力する信号を交互に1/2パルス10
と1/2′パルス36を切り換えて出力する。
ように、水平クロック３の立ち下りで、階調１パルス82
と階調２パルス83に出力する信号を交互に1/2パルス10
と1/2′パルス36を切り換えて出力する。
これにより該セレクト信号７を入力したセレクタ37
は、列選択信号12の奇数列と偶数列に位相が180゜ず
れ、しかも、パルスエッジの少ない信号を第44図のよう
に出力し、列駆動信号にも第44図のように、列の隣り合
う電圧変化エッジが立ち上りと立ち下りとなり、しかも
エッジ数が少ない、電圧波形が出力される。
は、列選択信号12の奇数列と偶数列に位相が180゜ず
れ、しかも、パルスエッジの少ない信号を第44図のよう
に出力し、列駆動信号にも第44図のように、列の隣り合
う電圧変化エッジが立ち上りと立ち下りとなり、しかも
エッジ数が少ない、電圧波形が出力される。
以上により、行駆動信号へのノイズが少なくなり、輝
度低下を無くす、又は少なくすることが可能である。
度低下を無くす、又は少なくすることが可能である。
本発明によれば、行駆動信号に発生するノイズを少な
くすること、又は無くすことができるので、広面積を中
間調表示をすることによる、液晶画面の輝度低下を少な
くする。又は無くす効果がある。
くすること、又は無くすことができるので、広面積を中
間調表示をすることによる、液晶画面の輝度低下を少な
くする。又は無くす効果がある。
第１図は本発明の一実施例の液晶マトリックスパネルの
中間調表示駆動回路のブロック図、第２図は従来の液晶
マトリックスパネルの中間調表示駆動回路のブロック
図、第３図は表示データシフトレジスタ４のタイミング
図、第４図はデコーダ６の内部ブロック図、第５図はデ
コーダ23の真理値を示す説明図、第６図は1/2パルス発
生手段９のブロック図、第７図は1/2パルス発生手段９
のタイミング図、第８図はセレクタ11のブロック図、第
９図は垂直シフトレジスタ14の動作タイミング図、第10
図は列液晶駆動手段18のブロック図、第11図は列液晶駆
動手段18のタイミング図、第12図は第２図のタイミング
図、第13図は第２図の液晶パネル22に段加される電圧波
形を示す波形図、第14図は液晶パネル22の動作原理図、
第15図は第14図の等価回路を示す回路図、第16図は液晶
パネル22の通常の充電波形を示す波形図、第17図は液晶
パネル22の中間調表示した時の充電波形を示す波形図、
第18図は液晶パネル22の広面積に中間調表示した時の波
形を示す波形図、第19図は第18図の現実の波形を示す波
形図、第20図は第18図及び第19図の充電波形を示す波形
図、第21図は位相変調手段31のブロック図、第22図は位
相変調手段31のタイミング図、第23図はセレクタ37のブ
ロック図、第24図は第１図のタイミング図、第25図は第
24図のタイミングで第１図が動作した時の液晶パネル22
に段加される電圧の波形図、第26図は本発明を用いた別
の液晶マトリックス・パネルの中間調表示駆動回路の一
実施例のブロック図、第27図は1/3階調発生手段48のブ
ロック図、第28図は1/3階調発生手段46の動作タイミン
グ図、第29図は位相変調手段48のブロック図、第30図は
位相変調手段48のタイミング図、第31図はセレクタ51の
ブロック図、第32図は第26図のタイミング図、第33図は
本発明を用いた別の液晶マトリックス・パネルの中間調
表示駆動回路の一実施例のブロック図、第34図はチャネ
ル64のブロック図、第35図はチャネル64のタイミング
図、第36図は第33図のタイミング図、第37図は本発明を
用いた別の液晶マトリックス・パネルの中間調表示駆動
回路の一実施例のブロック図、第38図はチャネル71のブ
ロック図、第39図はチャネル71のタイミング図、第40図
は第37図のタイミング図、第41図は本発明を用いた別の
液晶マトリックス・パネルの中間調表示駆動回路の一実
施例のブロック図、第42図はチャネル81のタイミング
図、第43図および第44図は第41図のタイミング図であ
る。 １……表示データ、２……シフトクロック、３……水平
クロック、４……表示データシフトレジスタ、５……水
平表示データ、６……デコーダ、７……セレクト信号、
８……GCLK、９……1/2パルス発生手段、10……1/2パル
ス、11……セレクタ、12……列選択信号、13……ライン
先頭クロック、14……垂直シフトレジスタ、15……行選
択信号、16……電圧Va、17……電圧Vb、18……列液晶駆
動手段、19……列駆動信号、20……行液晶駆動手段、21
……行駆動信号、22……液晶パネル、23……デコーダ、
24……NOT回路、25……NOT回路、26……リセット付Ｄフ
リップフロップ、27……Ｄフリップフロップ、28……AN
D回路、29……AND回路、30……AND回路、31……OR回
路、32……スイッチングトランジスタ、33……スイッチ
ングトランジスタ、34……NOT回路、35……位相変調手
段、36……1/2′パルス、37……セレクタ、38……NOT回
路、39……Ｄフリップフロップ、40……Ｄフリップフロ
ップ、41……AND回路、42……AND回路、43……AND回
路、44……OR回路、45……GCLK、46……1/3階調発生手
段、47……1/3パルス、48……位相変調手段、49……1/
3′パルス、50……1/3″パルス、51……セレクタ、52…
…NOT回路、53……NOT回路、54……Ｄフリップフロッ
プ、55……Ｄフリップフロップ、56……NOT回路、57…
…Ｄフリップフロップ、58……Ｄフリップフロップ、59
……Ｄフリップフロップ、60……AND回路、61……AND回
路、62……AND回路、63……OR回路、64……チャネル、6
5……階調パルス、66……NOT回路、67……Ｄフリップフ
ロップ、68……AND回路、69……AND回路、70……OR回
路、71……チャネル、72……階調パルス、73……NOT回
路、74……Ｄフリップフロップ、75……Ｄフリップフロ
ップ、76……NOR回路、77……AND回路、78……AND回
路、79……AND回路、80……OR回路、81……チャネル、8
2……階調１パルス、83……階調２パルス、84……NOT回
路、85……Ｄフリップフロップ、86……AND回路、87…
…AND回路、88……AND回路、89……AND回路、90……OR
回路、91……OR回路。
中間調表示駆動回路のブロック図、第２図は従来の液晶
マトリックスパネルの中間調表示駆動回路のブロック
図、第３図は表示データシフトレジスタ４のタイミング
図、第４図はデコーダ６の内部ブロック図、第５図はデ
コーダ23の真理値を示す説明図、第６図は1/2パルス発
生手段９のブロック図、第７図は1/2パルス発生手段９
のタイミング図、第８図はセレクタ11のブロック図、第
９図は垂直シフトレジスタ14の動作タイミング図、第10
図は列液晶駆動手段18のブロック図、第11図は列液晶駆
動手段18のタイミング図、第12図は第２図のタイミング
図、第13図は第２図の液晶パネル22に段加される電圧波
形を示す波形図、第14図は液晶パネル22の動作原理図、
第15図は第14図の等価回路を示す回路図、第16図は液晶
パネル22の通常の充電波形を示す波形図、第17図は液晶
パネル22の中間調表示した時の充電波形を示す波形図、
第18図は液晶パネル22の広面積に中間調表示した時の波
形を示す波形図、第19図は第18図の現実の波形を示す波
形図、第20図は第18図及び第19図の充電波形を示す波形
図、第21図は位相変調手段31のブロック図、第22図は位
相変調手段31のタイミング図、第23図はセレクタ37のブ
ロック図、第24図は第１図のタイミング図、第25図は第
24図のタイミングで第１図が動作した時の液晶パネル22
に段加される電圧の波形図、第26図は本発明を用いた別
の液晶マトリックス・パネルの中間調表示駆動回路の一
実施例のブロック図、第27図は1/3階調発生手段48のブ
ロック図、第28図は1/3階調発生手段46の動作タイミン
グ図、第29図は位相変調手段48のブロック図、第30図は
位相変調手段48のタイミング図、第31図はセレクタ51の
ブロック図、第32図は第26図のタイミング図、第33図は
本発明を用いた別の液晶マトリックス・パネルの中間調
表示駆動回路の一実施例のブロック図、第34図はチャネ
ル64のブロック図、第35図はチャネル64のタイミング
図、第36図は第33図のタイミング図、第37図は本発明を
用いた別の液晶マトリックス・パネルの中間調表示駆動
回路の一実施例のブロック図、第38図はチャネル71のブ
ロック図、第39図はチャネル71のタイミング図、第40図
は第37図のタイミング図、第41図は本発明を用いた別の
液晶マトリックス・パネルの中間調表示駆動回路の一実
施例のブロック図、第42図はチャネル81のタイミング
図、第43図および第44図は第41図のタイミング図であ
る。 １……表示データ、２……シフトクロック、３……水平
クロック、４……表示データシフトレジスタ、５……水
平表示データ、６……デコーダ、７……セレクト信号、
８……GCLK、９……1/2パルス発生手段、10……1/2パル
ス、11……セレクタ、12……列選択信号、13……ライン
先頭クロック、14……垂直シフトレジスタ、15……行選
択信号、16……電圧Va、17……電圧Vb、18……列液晶駆
動手段、19……列駆動信号、20……行液晶駆動手段、21
……行駆動信号、22……液晶パネル、23……デコーダ、
24……NOT回路、25……NOT回路、26……リセット付Ｄフ
リップフロップ、27……Ｄフリップフロップ、28……AN
D回路、29……AND回路、30……AND回路、31……OR回
路、32……スイッチングトランジスタ、33……スイッチ
ングトランジスタ、34……NOT回路、35……位相変調手
段、36……1/2′パルス、37……セレクタ、38……NOT回
路、39……Ｄフリップフロップ、40……Ｄフリップフロ
ップ、41……AND回路、42……AND回路、43……AND回
路、44……OR回路、45……GCLK、46……1/3階調発生手
段、47……1/3パルス、48……位相変調手段、49……1/
3′パルス、50……1/3″パルス、51……セレクタ、52…
…NOT回路、53……NOT回路、54……Ｄフリップフロッ
プ、55……Ｄフリップフロップ、56……NOT回路、57…
…Ｄフリップフロップ、58……Ｄフリップフロップ、59
……Ｄフリップフロップ、60……AND回路、61……AND回
路、62……AND回路、63……OR回路、64……チャネル、6
5……階調パルス、66……NOT回路、67……Ｄフリップフ
ロップ、68……AND回路、69……AND回路、70……OR回
路、71……チャネル、72……階調パルス、73……NOT回
路、74……Ｄフリップフロップ、75……Ｄフリップフロ
ップ、76……NOR回路、77……AND回路、78……AND回
路、79……AND回路、80……OR回路、81……チャネル、8
2……階調１パルス、83……階調２パルス、84……NOT回
路、85……Ｄフリップフロップ、86……AND回路、87…
…AND回路、88……AND回路、89……AND回路、90……OR
回路、91……OR回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 恒川 悟 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 衣川 清重 千葉県茂原市早野3300番地 株式会社日 立製作所茂原工場内 (72)発明者 小沼 智 神奈川県横浜市戸塚区吉田町292番地 日立ビデオエンジニアリング株式会社内 (72)発明者 犬塚 達裕 神奈川県横浜市戸塚区吉田町292番地 日立ビデオエンジニアリング株式会社内
Claims (3)
- 【請求項１】１水平期間の表示データを取り込み次の１
水平期間に１度に１水平期間分の表示データを出力する
表示データシフトレジスタと、該１水平期間分の表示デ
ータを入力し、デコードして出力するデコーダと、1/n
パルス発生手段（ｎは２以上の整数）と、該1/nパルス
発生手段の出力と１と０とが入力され、前記デコーダの
出力に従って列選択信号を出力するセレクタと、該列選
択信号が入力され列駆動信号を出力する列液晶駆動手段
と、垂直先頭クロックが入力され、該垂直先頭クロック
を１行ごとにシフトして出力する垂直シフトレジスタ
と、該垂直シフトレジスタの出力が入力され行駆動信号
を出力する行液晶駆動手段と、前記列液晶駆動手段と前
記行液晶駆動手段の出力により駆動される液晶パネルよ
り成る液晶マトリックス・パネルの中間調表示駆動回路
において、 前記1/nパルス発生手段の出力の1/nパルスが入力され、
該1/nパルスの位相をそれぞれ１×360/n度から（ｎ−
１）×360/n度ずらしたｎ−１個のパルスを前記セレク
タへ出力する位相変調手段を設け、 前記セレクタは、該位相変調手段からのｎ−１個のパル
スと前記1/nパルスとから成るｎ個のパルスを１列目か
ら順番に割り付け、該割り付けられたパルスと、１と、
０とから一つをセレクトして前記列選択信号として出力
するように構成したことを特徴とする液晶マトリックス
・パネルの中間調表示駆動回路。 - 【請求項２】１水平期間の表示データを取り込み次の１
水平期間に１度に１水平期間分の表示データを出力する
表示データシフトレジスタと、該１水平期間分の表示デ
ータを入力し、デコードして出力するデコーダと、1/n
パルス発生手段（ｎは２以上の整数）と、該1/nパルス
発生手段の出力と１と０とが入力され、前記デコーダの
出力に従って列選択信号を出力するセレクタと該列選択
信号が入力され列駆動信号を出力する列液晶駆動手段
と、垂直先頭クロックが入力され、該垂直先頭クロック
を１行ごとにシフトして出力する垂直シフトレジスタ
と、該垂直シフトレジスタの出力が入力され行駆動信号
を出力する行液晶駆動手段と、前記列液晶駆動手段と前
記行液晶駆動手段の出力により駆動される液晶パネルよ
り成る液晶マトリックス・パネルの中間調表示駆動回路
において、 前記1/nパルス発生手段の出力の1/nパルスが入力され、
該1/nパルスの位相をそれぞれ１×360/n度から（ｎ−
１）×360/n度ずらしたｎ−１個のパルスを出力する位
相変調手段を設け、 前記1/nパルスと該位相変調手段のｎ−１個のパルスと
が入力され、１水平期間毎に順番に切り換えて出力する
チャンネルを設け、 前記セレクタは、前記1/nパルスとして該チャネルの出
力のパルスを入力することを特徴とする液晶マトリック
ス・パネルの中間調表示駆動回路。 - 【請求項３】請求項１において、 該1/nパルス発生手段の出力の1/nパルスと該位相変調手
段の出力であるｎ−１個のパルスとからなるｎ個のパル
スを入力し、該ｎ個のパルスを順番にローテーションし
て出力し、該出力パルスを前記ｎ個のパルスとして前記
セレクタへ出力するチャネルを設けたことを特徴とする
液晶マトリックス・パネルの中間調表示駆動回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63212488A JP2555420B2 (ja) | 1988-08-29 | 1988-08-29 | 液晶マトリックス・パネルの中間調表示駆動回路 |
| US07/395,595 US5038139A (en) | 1988-08-29 | 1989-08-18 | Half tone display driving circuit for crystal matrix panel and half tone display method thereof |
| KR1019890012108A KR920010748B1 (ko) | 1988-08-29 | 1989-08-25 | 액정 매트릭스 패널의 중간조 표시구동 회로 및 중간조 표시방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63212488A JP2555420B2 (ja) | 1988-08-29 | 1988-08-29 | 液晶マトリックス・パネルの中間調表示駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0262589A JPH0262589A (ja) | 1990-03-02 |
| JP2555420B2 true JP2555420B2 (ja) | 1996-11-20 |
Family
ID=16623483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63212488A Expired - Lifetime JP2555420B2 (ja) | 1988-08-29 | 1988-08-29 | 液晶マトリックス・パネルの中間調表示駆動回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5038139A (ja) |
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| KR (1) | KR920010748B1 (ja) |
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|---|---|---|---|---|
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| DE4031905C2 (de) * | 1989-10-09 | 1993-12-09 | Hitachi Ltd | Mehrpegel-Anzeigesystem und Verfahren zur Darstellung von Grautönen mit einem solchen System |
| GB2249210B (en) * | 1990-10-24 | 1994-07-27 | Marconi Gec Ltd | Liquid crystal displays |
| US5103112A (en) * | 1990-12-03 | 1992-04-07 | Thomson, S.A. | Apparatus for generating control pulses of variable width, as for driving display devices |
| JP3145552B2 (ja) * | 1993-12-28 | 2001-03-12 | セイコーインスツルメンツ株式会社 | 液晶表示パネルの駆動装置 |
| JPH08101669A (ja) * | 1994-09-30 | 1996-04-16 | Semiconductor Energy Lab Co Ltd | 表示装置駆動回路 |
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| TWI273540B (en) * | 2004-02-10 | 2007-02-11 | Sharp Kk | Display apparatus and driver circuit of display apparatus |
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| US4775891A (en) * | 1984-08-31 | 1988-10-04 | Casio Computer Co., Ltd. | Image display using liquid crystal display panel |
| DE3686428T2 (de) * | 1985-03-08 | 1993-01-14 | Ascii Corp | Anzeigesteuersystem. |
| JPS6249399A (ja) * | 1985-08-29 | 1987-03-04 | キヤノン株式会社 | 表示装置 |
| JPS6273294A (ja) * | 1985-09-27 | 1987-04-03 | カシオ計算機株式会社 | 画像表示装置 |
| KR910001848B1 (ko) * | 1986-02-06 | 1991-03-28 | 세이꼬 엡슨 가부시끼가이샤 | 화상 표시 장치 |
| JPH0776866B2 (ja) * | 1986-03-27 | 1995-08-16 | 株式会社東芝 | 液晶表示装置における駆動回路 |
| US4857906A (en) * | 1987-10-08 | 1989-08-15 | Tektronix, Inc. | Complex waveform multiplexer for liquid crystal displays |
-
1988
- 1988-08-29 JP JP63212488A patent/JP2555420B2/ja not_active Expired - Lifetime
-
1989
- 1989-08-18 US US07/395,595 patent/US5038139A/en not_active Expired - Lifetime
- 1989-08-25 KR KR1019890012108A patent/KR920010748B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR900003805A (ko) | 1990-03-27 |
| KR920010748B1 (ko) | 1992-12-14 |
| US5038139A (en) | 1991-08-06 |
| JPH0262589A (ja) | 1990-03-02 |
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