SU1343562A1

SU1343562A1 - Устройство дл преобразовани телевизионного стандарта

Info

Publication number: SU1343562A1
Application number: SU864051308A
Authority: SU
Inventors: Евгений Галактионович Константинов
Original assignee: Предприятие П/Я А-1772
Priority date: 1986-04-07
Filing date: 1986-04-07
Publication date: 1987-10-07

Abstract

Изобретение относитс к ТВ и обеспечивает расширение функциональных возможностей путем обеспечени отображени движущихс изображений в режиме панорамировани с регулируемыми скоростью и направлением сдвига. Устр-во содержит АЦП 1.,блоки 2 и 4 буферной пам ти, блок 3 оперативной пам ти, ЦАП 5, видеокрнт- рольный блок 6, накапливагацие сумматоры 7, 9, 11 и 13, коммутаторы 8,, 12 и 15, счетчик 10 адресов записи, счетчик 14 адресов считывани , блок 16 посто нной пам ти, блок 17 управлени режимом записи, блок 18 управлени режимом считьшани , блок 19 синхронизации, блок 20 коррекции. 14 ил. с ел

Description

13435622

Изобретение относитс к технике раллельные регистры 21-1-21-п, паралтелевидени и может быть использова-лельные регистры 22-1-22-п.

Но при построении устройств преобра-Блок 3 оперативной пам ти (фиг.З)

эовани и отображени многофрагмент-содержит блоки 23-1-23-п оперативных

ных движущихс изображений в мало-запоминающих устройств,

кадровых телевизионных системах, Блок 23-i оперативных запоминающих

Цель изобретени - расширение фун- устройств (фиг.4) содержит оперативкциональных возможностей путем обе-ные запоминающие устройства 24-1-24-k,

спечени отображени многофрагмент-io Первый 7 и второй 9 накапливающие

ных движущихс изображений в .режимесумматоры (фиг.З) содержат сумматор

панорамировани с регулируемьми ско-25 и параллельный ре)гистр 26.

ростью и направлением сдвига.Четвертый накапливающий сумматор

На фиг.1 представлена структурна 13 (фиг.6) содержит сумматор 27 и электрическа схема устройства дл 15 параллельный регистр 28. преобразовани телевизионного стан-Третий накапливаю1 1ий сумматор 1 1 дарта; на фиг.2 - схема первого бло--(фиг.7) содержит сумматор 29 и пака буферной пам ти; на фиг.З - схе-раллельный регистр 30. ма блока оперативной пам ти; наБлок 16 посто нной пам ти (фиг.8) фиг.4 - схема блока оперативных за-20 содержит первый блок 31 посто нных поминающих устройств; на фиг.5 -запоминающих устройств, счетчик 32, схема первого и второго накапливаю-второй блок 33 посто нных запоминающих сумматоров; на фиг.6 схема чет- щих устройств.

вертого накапливающего сумматора; наБлок 17 управлени режимом запифиг .7 - схема третьего накапливающе-25 си (фиг.9) содержит первый мультивибго сумматора; на фиг.8 - схема блокаратор 34, первый элемент 35 задержпосто нной пам ти; на фиг.9 - схемаки, второй элемент 36 задержки, перблока управлени режимом записи; навьй элемент И 37, второй элемент

фиг.10 - схема блока коррекции; наИ 38, элемент НЕ 39, элемент ИЛИ 40,

фиг.11 - схема блока управлени ре-ЗО элемент ИЛИ-НЕ 41,счетчик 42, второй

жимом считывани ; на фиг.12 - времен-мультивибратор 43.

ные диаграммы работы блока управлени Блок 20 коррекции (фиг.10) содеррежимом записи; на фиг.13 - временныежит первый мультивибратор 44,второй

диаграммы работы блока управлени ре-мультивибратор 45, дешифратор 46,тригжимом считывани ; на фиг.14 - струк-. гер 47.

тура участка многофрагментного изо-Блок 18 управлени режимом считывабражени . .ни (фиг. 11) содержит первый 48, вто .. 49 и третий 50 мультивибраторы.

Устройство дл преобразовани те-.. m

левизионного стандарта (фиг.1) содер- второй 52 элемент задерж- жит аналого-цифровой преобразователь 0 и второй 54 триггеры, (АЦП) 1, первый блок 2 буферной пам - Р счетчик э5, блок :э6 элементов ти, блок 3 оперативной пам ти, второй °P° 58, третий 59 блок 4 буферной пам ти, цифро-анапо- четвертый 60 элементы И, элемент говый преобразователь (, видео- ™И-НЕ 61, элемент ИЛИ 62, первьй 63, контрольный блок 6, первый накаплива- °Р° 64 и третий 65 элементы НЕ, ющий сумматор 7, первьш коммутатор 8, второй счетчик 66, программируемую второй накапливающий сумматор 9, счет- логическую матрицу 67. чик 10 адресов записи, третий накап- Устройство дл преобразовани те- ливающий сумматор 11, второй коммута-- ви ионного стандарта работает елетор 12, четвертый накапливающий сум- ДУЮЩим о разом.

матор 13, счетчик 14 адресов считыва- Аналоговьй видеосигнал в соответ- ни , третий коммутатор 15, блок 16 ™ ° стандартом разложени вход- посто нной пам ти, блок 17 управлени изображени поступает на вход режимом записи, блок 18 управлени ре- АЦП 1, в котором видеосигнал преоб- жимом считывани , блок 19 синхрониза- 55 Разуетс в цифровую форму. С выхода ции, блок 20 KoppeKuiiH. цифровой видеосигнал поступает

на вход первого блока 2 буферной паПервьй блок 2 буферной пам ти м ти, где производитс его времен- (фиг.2) содержит последовательно-па- ное разуплотнение с целью обеспече 134

ни согласовани сравнительно низких частот обращени к блоку 3 оперативной пам ти с высокой частотой дискретизации входного видеосигнала. Разуплотненный видеосигнал с выхода первого блока 2 буферной пам ти поступает на вход блока 3 оперативной пам ти , где осуществл ютс его запись и

15

20

25

одКовреМенное считывание. Считываемый IQ те дискретизации входного видеосиг- видеосигнал с выхода блока 3 .опера- нала. Совокупность тактовых импуль- тивной пам ти поступает на вход второго блока 4 буферной пам ти, где осуществл етс его временное уплотнение с целью формировани видеосигнала в соответствии с вещательным или близким к нему стандартом. С выхода второго блока 4 буферной пам ти цифровой видеосигнал поступает на вход ЦАП 5, где преобразуетс в аналоговую форму и поступает далее на видеовход видеоконтрольного блока 6 дл визуализации изображени . Наличие в устройстве первого 2 и второго 4 блоков буферной пам ти (на входе и выходе блока 3 оперативной пам ти) позвол ет осуществл ть одновременно запись и считывание видеосигналов с различными стандартами разложени изображений, а также согласовать сравнительно низкие частоты обращени к блоку 3 оперативной пам ти с высокими частотами дискретизации входного и выходного видеосигналов .

Запись видеосигнала входного стандарта разложени осуществл етс следующим образом.

Отсчеты входного видеосигнала в виде п-разр дных слов (обычно п 8) поступают с выхода АЦП 1 на информационные входы последовательно-па- траллельных регистров 21-1-21-п. Разр дность последних и параллельных регистров 22-1-22-п выбираетс равной разр дности параллельно-последовательных регистров второго блока 4 буферной пам ти и выбираетс из соотношени

30

35

40

45

в пределах пр мых ходов строк фрагмента записываемого изображени ,формируетс с помощью первого элемента И 37,.на первый вход которого подаетс смесь гас щих импульсов строк и фрагментов записываемого изображени отрицательной пол рности, а на второй вход первого элемента И 37 по ступает с входа блока 17 управлени режимом записи непрерывна последовательность импульсов с частотой дис кретизации входного видеосигнала,при в занных по фазе к строчным гас щим импульсам. Смесь гас щих импульсов строк и фрагментов формируетс с помощью элемента ИЛИ-НЕ 41, на первый и второй входы которого подаютс соответственно гас пще импульсы фрагментов и строк положительной пол р- ро сти.

В момент полного заполнени последовательно-параллельных регистров 21-1-21-п их содержимое переписываетс в параллельные регистры 22-1- -22-п,на тактовые входы которых подаетс сигнал перезаписи. Сигнал перезаписи поступает со старшего разр да счетчика 42. коэффициент счета которого соответствует разр дности регистров первого блока 2 буферной . пам ти. Во врем обратного хода стро записи счетчик 42 устанавливаетс в нулевое состо ние подачей на его управл ющий вход установки начального кода строчного гас щего импульса записи с входа блока 17 управлени режимом записи. Во врем пр мого хода строк записи счетчик 42 измен ет сво состо ние синхронно с заполнением по следовательно-параллельных регистров 21-1-21-п. Зафиксированные сигналом перезаписи в параллельных регистрах 22-1-22-п отсчеты .входного видеосигнала с информационных выходов параллельных регистров 22-1-22-п поступают на первые входы блоков 23-1-23-п

де

овр

2f.- ,

ОБр

-частота обращени к оперативным запоминающим устройствам блока 3 оперативной пам ти;

-частота дискретизации считываемого видеосигнала .

Выполнение этого услови обеспечивает , возможность одновременной записи и считывани видеосигнала. Запись входных отсчетов видеосигнала в последовательно-параллельные регистры 21-1-21-п осуществл етс по поступающим на их тактовые входы -импульсам, частота которых соответствует часто5

0

5

Q те дискретизации входного видеосиг- нала. Совокупность тактовых импуль-

0

5

0

5

0

5

в пределах пр мых ходов строк фрагмента записываемого изображени ,формируетс с помощью первого элемента И 37,.на первый вход которого подаетс смесь гас щих импульсов строк и фрагментов записываемого изображени отрицательной пол рности, а на второй вход первого элемента И 37 по- ступает с входа блока 17 управлени режимом записи непрерывна последовательность импульсов с частотой дискретизации входного видеосигнала,прив занных по фазе к строчным гас щим импульсам. Смесь гас щих импульсов строк и фрагментов формируетс с помощью элемента ИЛИ-НЕ 41, на первый и второй входы которого подаютс соответственно гас пще импульсы фрагментов и строк положительной пол р- ро сти.

В момент полного заполнени последовательно-параллельных регистров 21-1-21-п их содержимое переписываетс в параллельные регистры 22-1- -22-п,на тактовые входы которых подаетс сигнал перезаписи. Сигнал перезаписи поступает со старшего разр да счетчика 42. коэффициент счета которого соответствует разр дности регистров первого блока 2 буферной . пам ти. Во врем обратного хода строк записи счетчик 42 устанавливаетс в нулевое состо ние подачей на его уп равл ющий вход установки начального кода строчного гас щего импульса записи с входа блока 17 управлени режимом записи. Во врем пр мого хода строк записи счетчик 42 измен ет свое состо ние синхронно с заполнением последовательно-параллельных регистров 21-1-21-п. Зафиксированные сигналом перезаписи в параллельных регистрах 22-1-22-п отсчеты .входного видеосигнала с информационных выходов параллельных регистров 22-1-22-п поступают на первые входы блоков 23-1-23-п

513

оперативных запоминающих устройств таким образом, что каждый из п разр дов входных отсчетов поступает в один . из п блоков 23-1-23-п. Таким образом каждый из бит, поступивших на вход блоков 23-1-23-п оперативных запоминающих устройств5 оказываетс на входе одного из оперативных запоминающих устройств и удерживаетс там до окончани цикла записи по адресу записи, поступив1иему на их адресные входы через третий коммутатор 15 с информационных выходов разрдов счетчика 10 адресов записи.

Сигналом начала цикла записи служит с;игнал перезаписи, поступивший со старшего разр да счетчика 42 на счетный вход триггера 53, что приводит к формированию в соответствующем временном интервале сигналов выборки строкg столбцов и сигнала записи, .поступающих с выходов программируемо логической матрицы 67 на управл ющие входы оперативных запоминающих устройств 24-1-24-k. По этим сигналам все слова данных записываютс в .оперативные запоминаюпще устройства 24-1-24-k блоков 23-1-23-п оперативных запоминающих устройств. Аналогичные циклы записи осуществ.л ютс вс кий раз по заполнении последовательно-параллельных регистров 21-1-21-п и перезаписи их содержимого в параллельные регистры 22-1- -22-п по сигналу со старшего разр да счетчика 42.

Формирование адресных кодов записи , по которым производитс запись отсчетов входного видеосигнала, осуществл етс следующим образом.

Запись многофрагментного изображени начинаетс с момента поступлени на вход блока 17 сигнала начала записи панорамы, который может поступать как с пульта оператора, так и из внещнего блока синхронизации датчика, формирующего многофрагментное изображение. Сигнал начала записи панорамы может быть как однократным , если в процессе записи фрагментов после записи очередного фрагмента панорамы адрес в первом накапливающем сумматоре 7 оказываетс в исходном состо нии, так и периодическим, поступа1фщим в начале записи каждого многофрагментного изображени . Сигнал начала записи панорамы (фиг,12 а), совпадающий по времени с гас щим им562

пульсом фрагмента записываемого изображени (фиг,12 б), поступает на вход первого мультивибратора 34 и на шестой выход блока 17 управлени режимом записи, откуда он проходит на вход сигнала сброса параллельного регистра 26 первого накапливающего сумматора 7, обнул его содержимое,

Q Сигналом начала записи панорамы, параллельный регистр 26 удерживаетс в нулевом состо нии до его окончани . С помощью первого мультивибратора 34 по переднему фронту сигнала

5 начала записи панорамы формируетс укороченный импульс (фиг.12 в), который поступает на вход сигнала сброса счетчика 32, устанавлива его в нулевое состо ние. Тек самым на адQ ресных входах блока 31 посто нных запоминающих устройств устанавливаетс начальный адрес. Старшим разр дом адреса при этом служит гас ощй импульс фрагмента, поступающий на

5 тактовый вход счетчика 32 и адресный вход старшего разр да блока 31 посто нных запоминающих устройств. Гас щий импульс фрагмента, поступающий на управл ющий вход первого коммута0 тора 8, переключает его таким образом , что в течение всего гас щего импульса фрагмента (фиг.12 б) на выход первого коммутатора 8 проходит начальный.адрес с выхода первого накапливающего сумматора 7. Далее на- чальньй адрес проходит на первый вход второго накапливающего сумматора 9, параллельный регистр 26 которого сброшен в нулевое состо ние имQ пульсом, поступающим на вход сигнала сброса параллельного регистра 26 с выхода второго мультивибратора 43 блока 17 управлени ре;кимом записи. Импульс сброса (фиг,12 г) форми5 руетс по переднему фронту гас щего импульса фрагмента с помощью второго мультивибратора 43. Этот же импульс, задержанный в первом элементе 35 задержки , на врем (х, через элемент

Q И.ПИ 40 поступает на тактовый вход параллельного регистра 26 второго накапливающего суммато.ра 9, По заднему фронту этого импульса в параллельном регистре 26 устанавливаетс

g начальный адрес, который проходит на информационные входы разр дов параллельной установки счетчика 10 адресов записи. Задержка , необходима дл того, чтобы сигнал сброса парал5

7

лельного регистра 26 сн ть раньше, чем поступит задний фронт импульса установки в параллельный регистр 26 начального адреса. Задержанный далее во втором элементе 36 задержки на же сигнал устанавливает наадрес в счетчик 10 адресов

необходима дл

чальныи

записи. Задержка

компенсации задержки начального адреса кода -во втором накапливающем сумматоре 9, Таким образом,начальный адресный код первого фрагмента панорамы (фиг.14) устанавливаетс в счетчике 10 адресов записи.Далее на пр мом ходу строки сигналом, поступающим на тактовый вход счетчика 10 адресов записи., его содержимое увеличиваетс кажд.ый раз на единицу формиру тем самым адреса элементов записываемого изображени вдоль строки.

По окончании гас щего импульса фрагмента по его заднему фронту увеличиваетс на единицу состо ние счетчика 32, формиру новый адрес дл блока 31 посто нных запоминающих устройств. На старшем адресном разр де последнего по окончании гас щего импульса фрагмента мен етс пол рность сигнала и на его выходе формируетс код числа , представл ющего собой разность между начальными адресами двух соседних строк фрагмента изображени . Это код через переключившийс по окончанию гас щего импульса фрагмента изображени первый коммутатор 8 поступает на первый вход второго накапливающего сумматора 9 и удерживаетс там в течение пр мого хода фрагмента записываемого изображени по задним фронтам гас щих импульсов строк (фиг.12 д), замешанных в элементе ИЛИ 40 с импульсами (фиг.12 е), содержимое второго накапливающего сумматора 9 увеличиваетс сигналом с выхода элемента ИЛИ 40 (фиг,12 ж) -на величину, равную выбранной разности между начальными адресными кодами строк. Таким образом, во втором накапливающем сумматоре 9 на пр мом ходу фрагмента формируютс начальные адресные коды строк записываемого фрагмента изображени (фиг,14), которые передаютс в счетчик 10 адресов записи сигналом с выхода второго элемента 36 задержки (фиг.12 з).

С приходом следующего гас щего импульса фрагмента изображени процесс

т 10

20

25

343562 передачи начального адресного кода

второго фрагмента изображени в счетчик 10 адресов записи повтор етс . При этом по переднему фронту гас щего импульса второго фрагмента содержимое первого накапливаюп1его сумматора 7 увеличиваетс на величину, код которой поступает из блока 31 посто нных запоминающих устройств по новому адресу, сформированному по зад- Hehry фронту гас щего импульса предыдущего фрагмента. Таким образом, начальные адреса фрагментов изображени 15 (фиг.14) формируютс в первом накапливающем сумматоре 7 путем сложени его содержимого с кодами чисел, представл ющих собой разность между на- чальньми адресами двух последовательно записываемых фрагментов изображени . Эти коды хран тс в блоке 31 посто нных запоминающих устройств, выбираютс по адресу, поступающему из счетчика 32, и могут быть как одинаковыми в случае регул рного размещени фрагментов в многофрагментном изображении, так и отличающимис в , противном-случае. Таким образом, информаци , записанна в блоке 31 посто нных запоминающих устройств, определ ет параметры записываемых фрагментов и их взаимное расположение в многофрагментном изображении.

На фиг.14 приведен пример возможного расположени четырех фрагментов, расположенных в произвольном пор дке , однако обычно фрагменты располагаютс без зазоров, образу сплошное изображе ние,

Считывание записанного в блоке 3 оперативной пам ти многофрагментного . изображени осз ществ-п етс следую- образом.

Отсчеты выходного разуплотненного видеосигнала с выхода блока 3 опера- тивной пам ти поступают на вход второго блока 4 буферной пам ти с Далее по тактовым импульсам сдвига с частотой дискретизации выходного видеосигнала (дл вещательного стандарта равной 13,5 МГц)5 подаваемым на тактовые входы второго блока 4 буферной пам ти, содержимое его регистров последовательно выводитс в виде п-раз- р дных отсчетов и через ЦА.П 5 подаетс на видеовход видеоконтрольного блока 6. При этом перевод второго блока 4 буферной пам ти в режим параллельного занесени осуществл етс

30

35

40

45

50

55

по сигналу, формируемому на выходе программируемой логической матрицы 67, а тактовые импульсы поступают с выхода первого-элемента И 57. При этом тактовые импульсы формируютс путем стробировани импульсов с частотой дискретизации выходного видеосигнала , поступающих из блока 19 синхронизации на второй вход первого элемента И 57, смесью гас щих импульсов строк и полей отрицательной пол рности, поступающей на первый вход первого элемента И 57 Смесь га10

в соответствующих циклах адреса записи или считывани .

Выходной переменной программируемой логической матрицы 67 вл етс также сигнал на ее выходе (фиг.13 з), осуществл ющий коммутацию младших и старших разр дов адресов записи и считывани в третьем коммутаторе 15, необходимую дл передачи адреса в оперативные запоминающие устройства с мультиплексированием адреса.Таким образом, в каждом втором цикле обращени формируютс сигналы управс щих импульсов формируетс с помощью д лени , в каждом втором цикле обращени

элемента ИЛИ-НЕ 61, на первый и второй входы которого подаютс соответственно гас щие импульсы строк и по- . лей.

Формирование управл ющих сигналов в режиме считывани осуществл етс следуюпщм образом.

По переднему фронту гас щего импульса строк (фиг,13 а) с помощью первого мультивибратора 48 формируетс короткий импульс (фиг.13 б) с длительностью , достаточной дл установки счетчика 66 в исходное состо ние, По окончании импульса установки счетчик 66 начинает измен ть свое состо ние под воздействием тактовых импульсов с частотой дискретизации выходного видеосигнала. Выходы разр дов счетчика 66 вл ютс входными переменными дл программируемой логической матрицы 67. При этом выход- ,ными переменными вл ютс сигналы вы- ;борки строк (фиг.13 в), столбцов (фиг. 13 г),сигналы записи (фиг, 13 д) , а также указанный импульс (фиг.13 и), перевод щий в цикле считывани регистры второго блока 4 буферной пам ти из режима последовательного вывода в режим параллельного занесени информации . Коэффициент разуплотнени k выбираетс таким образом, чтобы в течение k тактовых импульсов считывани была возможность двукратного обращени к блоку 3 оперативной пам ти . Так как коэффициент счета счетчика 66 равен k, то пол рность сигнала с выхода его старшего разр да (фиг.13 ж) определ ет циклы считывани (первый цикл обращени ) и записи (второй цикл обращени ), Поэтому сигнал старшего разр да счетчика 66 используетс дл управлени третьим коммутатором 15, пропускающим

20

25

30

35

формируютс сигналы управлени , устанавливающие блок 3 оперативной пам ти в режим считывани . Это обеспечивает непрерывный без пропусков процесс визуализации выходного изображени . Втора половина циклов предназначена дл осуществлени записи ВХОДНОГО видеосигнала, Сигналы управлени формируютс начина с окончани импульса установки счетчика 66, т.е. и на строчном гас щем импульсе, что позвол ет производить запись входного видеосигнала во врем строчного гас щего импульса считывани . Вывод выходного изображени во врем строчного гас щего импульса считывани не производитс , так как в это врем не тактируютс регистры второго блока 4 буферной па.м ти и не формируютс адреса считывани в счетчике 14 адресов считывани .

Формирование сигналов управлени в цикле записи производитс следующим образом.

По з.аполнении параллельных регистров 22-1-22-п на счетный вход первого триггера 53 приходит сигнал (фиг.13 е)5 устанавлива на его выходе уровень логической единицы. По45 скольку в общем слз чае процессы записи и считывани асинхронны, то момент его установки на выходе первого триггера 53 вл етс произвольным. С началом ближайшего временного интервала цикла записи (второй цикл обращени ) сигналом, поступающим на счетньй вход второго триггера 54,этот уровень передаетс на его выход и вл етс входной переменной програмgg мируемой логической матрицы 67, разрешающей формирование сигнала записи (фиг.13 д)„ Уровень логической единицы на выходе второго триггера 54 позвол ет также прохождение че40

50

Выходной переменной программируемой логической матрицы 67 вл етс также сигнал на ее выходе (фиг.13 з), осуществл ющий коммутацию младших и старших разр дов адресов записи и считывани в третьем коммутаторе 15, необходимую дл передачи адреса в оперативные запоминающие устройства с мультиплексированием адреса.Таким образом, в каждом втором цикле обращени формируютс сигналы управд лени , в каждом втором цикле обращени

0

5

0

5

По з.аполнении параллельных регистров 22-1-22-п на счетный вход первого триггера 53 приходит сигнал (фиг.13 е)5 устанавлива на его выходе уровень логической единицы. По5 скольку в общем слз чае процессы записи и считывани асинхронны, то момент его установки на выходе первого триггера 53 вл етс произвольным. С началом ближайшего временного интервала цикла записи (второй цикл обращени ) сигналом, поступающим на счетньй вход второго триггера 54,этот уровень передаетс на его выход и вл етс входной переменной програмg мируемой логической матрицы 67, разрешающей формирование сигнала записи (фиг.13 д)„ Уровень логической единицы на выходе второго триггера 54 позвол ет также прохождение че0

0

ч134356212

импульса, рас- правление сдвига изображени на эк10

15

20

рез второй элемент И 58 положенного в конце каждого цикла обращени (фиг.13 к) и формируемого программируемой логической матрицей 67. Импульсом с выхода второго эле- . мента И 58 (фиг.13 л) первый 53 и второй 54 триггеры обнул ютс и устройство вновь готово к повторению цикла записи.

Формирование адресных кодов считывани осуществ летс следующим образом .

С приходом начала записи панорамы начальный адрес панорамы с второго выхода первого накапливающего сумматора 7 поступает на информационные входы разр дов дешифратора 46, дешифрирующего этот адрес. В результате на входе триггера 47 по вл етс уровень логической единицы, который с приходом гас щего импульса полей на счетныц вход триггера 47 передаетс на его выход. По положительному перепаду с помощью первого мультивиб- 25 ратора 44 формируетс импульс, по заднему фронту которого с помощью второго мультивибратора 45 формируетс второй импульс, возвращающий триггер 47 в исходное состо ние с уровнем логического нул на выходе. Им- /пульс с выхода первого мультивибратора 44 поступает на вход сброса регистра 30, устанавлива в нем такой код, который обеспечивает запись фрагментов в ту часть адресного пространства блока 3 оперативной пам ти , котора в данный момент не отображаетс на экране видеоконтрольного блока 6. Установка регистра 30 во врем гас щего импульса полей исключает возможные помехи, заметные на экране видеоконтрольного блока 6. В дальнейшем установка регистра 30 производитс лишь в те моменты, KOI- да на втором выходе первого накапливающего сумматора 7 начальный код записи панорамы. В остальном процесс формировани адресных кодов считывани аналогичен формированию адресов записи.

С приходом гас щего импульса пол (фиг,12 б) на выходе второго блока 33 посто нных запоминающих устройств устанавливаетс код числа, представл ющего собой разность между начальными адресными кодами двух последовательно считываемых полей. Величина этой разности определ ет шаг и на30

ране видеоконтрольного блока 6,Прибавление этого кода к содержимому третьего накапливающего сумматора 11 производитс по сигналу, формируемому на выходе старшего разр да первого счетчика 55, на вход которого поступают гас щие импульсы полей. В зависимости от установленного коэффициента счета первого счетчика 55 изменение содержимого третьего накапливающего сумматора 11 происходит в каждом поле, через поле или через несколько полей. Тем самым измен етс скорость сдвига изображени . Сфор мированный в третьем накапливающем сумматоре 11 переменный начальный ад рес пол через переключенный гас щим импульсом пол второй коммутатор 12 поступает на первый вход четвертого накапливающего сумматора 13.

В исходное состо ние параллельный регистр 28 четвертого накапливаю щего сумматора 13 приводитс двум сигналами. На вход сброса в нуль поступает короткий импульс (фиг.20 г) С выхода второго мультивибратора 49, сформированный по переднему фронту

гас щего импульса полей. На вход ус- 1

тановки в состо ние логической едини цы соответствующих разр дов параллельного регистра 28 подаетс импульс сформированньй с помощью третьего мультивибратора 50 из сигнала опознавани полей, поступающего из блока 19 синхронизации и представл ющег собой сигнал скважности равной двум, имеющий отрицательную пол рность в первом поле и положительную во втором поле считываемого кадра изобра- .жени , причем переключение сигнала опознавани полей осуществл етс синфазно с гас щими импульсами полей 45 Таким образом, поскольку длительност импульса с выхода третьего мультивиб ратора 50 несколько превышает длительность импульса с выхода второго мультивибратора 49, параллельный регистр 28 обнул етс в первом поле, а во втором поле в нем устанавливаетс код числа, представл ющего собой разность между начальными адресами двух смежных строк, В результате обеспечиваетс необходимьм сдвиг в адресах на одну строку, требующийс при чересстрочной развертке вещательного стандарта ..

35

40

50

55

0

5

0

5

0

ране видеоконтрольного блока 6,Прибавление этого кода к содержимому третьего накапливающего сумматора 11 производитс по сигналу, формируемому на выходе старшего разр да первого счетчика 55, на вход которого поступают гас щие импульсы полей. В зависимости от установленного коэффициента счета первого счетчика 55 изменение содержимого третьего накапливающего сумматора 11 происходит в каждом поле, через поле или через несколько полей. Тем самым измен етс скорость сдвига изображени . Сформированный в третьем накапливающем сумматоре 11 переменный начальный адрес пол через переключенный гас щим импульсом пол второй коммутатор 12 поступает на первый вход четвертого накапливающего сумматора 13.

В исходное состо ние параллельный регистр 28 четвертого накапливающего сумматора 13 приводитс двум сигналами. На вход сброса в нуль поступает короткий импульс (фиг.20 г) С выхода второго мультивибратора 49, сформированный по переднему фронту

гас щего импульса полей. На вход ус- 1

тановки в состо ние логической единицы соответствующих разр дов параллельного регистра 28 подаетс импульс, сформированньй с помощью третьего мультивибратора 50 из сигнала опознавани полей, поступающего из блока 19 синхронизации и представл ющего собой сигнал скважности равной двум, имеющий отрицательную пол рность в первом поле и положительную во втором поле считываемого кадра изобра- .жени , причем переключение сигнала опознавани полей осуществл етс синфазно с гас щими импульсами полей, 5 Таким образом, поскольку длительность импульса с выхода третьего мультивибратора 50 несколько превышает длительность импульса с выхода второго мультивибратора 49, параллельный регистр 28 обнул етс в первом поле, а во втором поле в нем устанавливаетс код числа, представл ющего собой разность между начальными адресами двух смежных строк, В результате обеспечиваетс необходимьм сдвиг в адресах на одну строку, требующийс при чересстрочной развертке вещательного стандарта ..

5

0

5

13 Сигналом, задержанным в первом

13

элементе 51 задержки (фиг.12 е), начальный адрес пол записываетс в четвертый накапливающий сумматор 13 в первом поле непосредственно, а во втором - с суммированием с ранее установленным в нем кодом. Далее начальный адрес пол сигналом с выхода второго элемента 52 задержки (фиг„12 з) заноситс в счетчик 14 адресов считывани , в котором на пр мом ходу строк по сигналу с выхода третьего элемента И 59 формируютс адреса элементов считываемого изображени . При этом с помощью первого 63 и второго 64 элементов НЕ и третьего элемента И 59 импульсы смены адреса считывани в счетчике 14 формируютс только на пр мом ходу строк 3 пределах циклов считывани С помощью третьего элемента НЕ 65 и четвертого элемента И 60 формируетс последовательность гас щих импульсов строк на пр мом ходу пол (фиг,12 д) а в элементе ИЛИ 62 смесь (фиг. 12 ж обеспечивающа формирование в четвертом , накапливающем сумматоре 13 начал ных адресов строк считываемого изображени „ С помощью сигнала с выхода второго элемента 52 задержки (фиг,12 з), сформированные начальные адресные коды полей и строк занос тс в счетчик 14 адресов считывани . Таким образом, в третьем накапливающем сумматоре 11 формируютс переменные начальные адресные коды полей, обеспечивающие сдвиг изображени в зада1- ном направлении с регулируемой скоростью. Скорость сдвига может мен тьс не только за счет частоты смены кодов в третьем накапливающем сумматоре 11, но и за счет изменени кода, поступающего из второго блока 33 посто нных запоминающих устройств Код может оперативно измен тьс при подаче сигналов на соответствующие входы блока 56 элементов НЕ и., следовательно , при изменении адреса на входе второго блока 33 посто нных зaпo шнaющиx устройств. Поступающа с его выхода через второй коммутатор 12 на вход четвертого накапливающего сумматора 13 на пр мом ходу пол смена кода позвол ет при необходимости измен ть формат считьшаемого изображени ,;

343562

Ф о

14

Ш

15

20

i о ак в ), 25 ж), рь-- е н , в. ор

рмула изобретени Устройство дл преобразовани телевизионного стандарта, содержащее последовательно соединенные аналого- цифровой преобразователь, первый блок буферной пам ти и блок оперативной пам ти, последовательно с±1единенные цифроаналоговый преобразователь,вход которого вл етс первым входом устройства дл преобразовани телевизионного стандарта, и видеоконтрольный блок, блок синхронизации, первый выход которого соединен с входом синхронизации видеоконтрольного блока, счетчик адресов записи и счетчик адресов считывани , отличающеес тем, что, с целью расширени функциональных возможностей путем обеспечени отображени многофрагментных движущихс изображений в режиме панорамировани с регулируемыми скоростью и направлением сдвига, введены второй блок буферной пам ти, первый вход которого соединен с выходом блока оперативной пам ти, а выход соединен с входом цифроанало- гового преобразовател ,последовательно соединенные первый накапливающий сумматор 5 первый коммутатор и второй накапливающий сумматор, выход которого соединен с первым входом счетчика адресов записи, последовательно соединеннЕ)1е третий накапливающий сумматор, второй коммутатор и четвертый накапливающий сумматор, выход которого соединен с первым входом счетчика адресов считывани , блок управлени режимом записи, вход которого вл етс вторым входом устройства дл преобразовани телевизионного стандарта, первый выход которого соединен с другим входом первого блока буферной пам ти, второй выход соеди- 45 нен с вторым входом с -гетчика адресов записи, третий выход соединен с вторым входом второго накапливающего сумматора, четвертый выход соединен с вторым входом первого коммутатора, а п тый выход соединен с первым входом первого накапливающего сумматора, третий коммутатор, первьй и второй входы которого соединены с выходами соответственно счетчика адресов записи и счетчика адресов считывани , а выход соединен с вторым входом блока оперативной пам тИ; блок посто нной пам ти, первый вход, которого соединен с. шестым выходом блока управле30

35

40

50

55

15

ни режимом записи, первый выход соединен с вторым входом первого накапливающего сумматора и с третьим входом первого коммутатора, а второй выход соединен с первым входом третьего накапливающего сумматора и с вторым входом второго коммутатора,блок коррекции, первый вход которого соединен с- вторым выходом блока синхро- Q ход соединен с вторым входом четвернизации , второй вход соединен с другим выходом первого накапливающего сумматора, а выход соединен с вторым входом третьего накапливающего сумматора , а также блок управлени режимом считывани , первый выход которого соединен с третьим входом третьего коммутатора, второй выход соединен с третьим входом блока оператого накапливающего сумматора, восьмой выход соединен с вторым входом счетчика адресов считывани , дев тый выход соединен с вторым входом вто- 5 рого блока буферной пам ти, первый вход соединен с третьим выходом блока синхронизации, а второй вход соединен с седьмым вькодом блока управлени режимом записи.

.

16

третий

тивнои пам ти, третий выход соединен с третьим входом счетчика адресов записи , четвертый выход соединен с вторым входом блока посто нной пам ти, п тый выход соединен с третьим входом третьего накапливающего сумматора, шестой выход соединен с третьим входом второго коммутатора, седьмой вытого накапливающего сумматора, восьмой выход соединен с вторым входом счетчика адресов считывани , дев тый выход соединен с вторым входом вто- рого блока буферной пам ти, первый вход соединен с третьим выходом блока синхронизации, а второй вход соединен с седьмым вькодом блока управлени режимом записи.

21-п

Вход i fn разр д)

f 2

/-/

f 6xod1(2ptnfa3)

5код1(1разр д)

и

22-h

7 22-2.

:

. Bbiwdfnpabp d)

Bыxo fгразр д)

Skixodf pcoflAd)

Вход/ff) разр д)

I

0xo3ff3fla3osg)

Bxadi (1рС131мШ

Вход2

выжод (3pa$fi d)

Выуод (разр д)

ВыУйдНров/злд)

BjfodS

дхоёг

Suxod (

ff/od2

Г

Bxodi

Bbixodi

Jb

Zd

11

ва1ход2

ь

1

Фиг. 8

Фиг.В

Вход г к

45

Выход 7

Фаг. //

7

Фиг.Ш

--

Выходе

-™

Пербый qjpQZMeHm

третий фрагмент fernffeprnbJu

Редактор И.Шулла

Составитель Э.Борисов

Техред М.ДиЦык Корректор М.Демчик

Заказ 4837/57 Тираж 638Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб,, д.4/5

Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна ,4

второй сррагпёнт

Фиг 11

Claims

Формула изобретения Устройство для преобразования телевизионного стандарта, содержащее - последовательно соединенные аналогоцифровой преобразователь, первый блок буферной памяти и блок оперативной памяти, последовательно соединенные цифроаналоговый преобразователь,вход 0 которого является первым входом устройства для преобразования телевизионного стандарта, и видеоконтрольный блок, блок синхронизации, первый выход которого соединен с входом син5 хронизации видеоконтрольного блока, счетчик адресов записи и счетчик адресов считывания, отличающееся тем, что, с целью расширения . функциональных возможностей путем 0 обеспечения отображения многофрагментных движущихся изображений в режиме панорамирования с. регулируемыми скоростью и направлением сдвига, введены второй блок буферной памяти, 5 первый вход которого соединен с выходом блока оперативной памяти, а выход соединен с входом цифроаналогового преобразователя,последовательно соединенные первый накапливающий 0 сумматор, первый коммутатор и второй .накапливающий сумматор, выход которого соединен с первым входом счетчика адресов записи, последовательно соединенные третий накапливающий сумматор, второй коммутатор и четвертый накапливающий сумматор, выход которого соединен с первым входом счетчика адресов считывания, блок управления режимом записи, вход которо0 го является вторым входом устройства для преобразования телевизионного стандарта, первый выход которого соединен с другим входом первого блока буферной памяти, второй выход соеди- ¹5 нен с вторым входом счетчика адресов записи, третий выход соединен с вторым входом второго накапливающего сумматора, четвертый выход соединен вательно, при изменении адреса на входе второго блока 33 постоянных запоминающих устройств. Поступающая с его выхода через второй коммутатор

12 на вход четвертого накапливающего сумматора 13 на пря мом ходу ляет· при поля смена кода позвонеобходимости из менять формат считываемого изображения.;

с вторым входом первого коммутатора, 59 а пятый выход соединен с первым входом первого накапливающего сумматора, третий коммутатор, первый и второй входы которого соединены с выходами соответственно счетчика адресов запи55 си и счетчика адресов считывания, а выход соединен с вторым входом блока оперативной памяти, блок постоянной памяти, первый вход, которого соединен с. шестым выходом блока управле1343562 ния режимом записи, первый выход соединен с вторым входом первого накапливающего сумматора и с третьим входом первого коммутатора, а второй выход соединен с первым входом третьего накапливающего сумматора и с вторым входом второго коммутатора,блок коррекции, первый вход которого соединен с- вторым выходом блока синхронизации, второй вход соединен с другим выходом первого накапливающего сумматора, а выход соединен с вторым входом третьего накапливающего сумматора, а также блок управления режимом считывания, первый выход которого соединен с третьим входом третьего коммутатора, второй выход соединен с третьим входом блока опера16 тивной памяти, третий выход соединен с третьим входом счетчика адресов записи, четвертый выход соединен с вторым входом блока постоянной памяти, ⁵ пятый выход соединен с третьим входом третьего накапливающего сумматора, шестой выход соединен с третьим входом второго коммутатора, седьмой выход соединен с вторым входом четвертого накапливающего сумматора, восьмой выход соединен с вторым входом счетчика адресов считывания, девятый выход соединен с вторым входом вто₁₅ рого блока буферной памяти, первый вход соединен с третьим выходом блока синхронизации, а второй вход соединен с седьмым выходом блока управления режимом записи.

Вход Un разряд) * ·

Вход U$разряд] Зход/^грайзяЬ ™- - выход (3разряд) dxodl (бразряи)^

- L—....._

Физ.З

Фиг. 5

0«г. б ф_{иг 7}

ГТб

Фиг. 8

Фиг. 9

Выход 7

Фиг. 13