JPS61269265A

JPS61269265A - 映像信号時間軸補正装置

Info

Publication number: JPS61269265A
Application number: JP60110120A
Authority: JP
Inventors: Keinosuke Murakami; 村上　敬之助; Kazumasa Enami; 榎並　和雅; Nobuyuki Yagi; 伸行八木
Original assignee: Nippon Hoso Kyokai NHK; Japan Broadcasting Corp
Current assignee: Japan Broadcasting Corp
Priority date: 1985-05-24
Filing date: 1985-05-24
Publication date: 1986-11-28
Anticipated expiration: 2011-02-21
Also published as: EP0202683A2; DE3675259D1; CA1257928A; US4673980A; EP0202683A3; EP0202683B1; JPH0817008B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）この発明は、映像信号の時間軸補正処理装置に関するも
ので、局外から到来する映像信号の同期を局内の同期に
一致させたり、ビデオテープレコーダ（ＶＴＲ）から出
力された時間的ゆらぎのある映像信号を補正せんとする
装置である。

（従来の技術）従来から映像信号の時間軸補正処理を行う装置として、
フレームシンクロナイザやタイムベースコレクタ（ＴＢ
Ｏ）がある。本発明は上述の装置で行っている“メモリ
を使用した処理“の構成実現に際し、これをより簡易化
しようとするもので、従来のこれら装置の構成上の問題
点を明らかにするため、まずその動作原理を第４図に従
って説明する。

第４図は従来型のフレームシンクロナイザやＴＢＯの構
成図のブロック線図である。図中左から入力された映像
信号はＡ／変換器１によりＡ／Ｄ変換りされメモリ回路２に書込まれる。この人／Ｄ変換やメモ
リ回路への警込みタイミングは、入力映像信号から同期
分離回路５により分離した同期信号に従っている。また
メモリ回路に書込まれた映像信号を読出すタイミングは
、書込みとは全く別の局内基準同期を同期再生回路８で
再生した同期タイミングで行なう。これにより時間軸補
正処理が実現できる。

これをもう少し詳細にみてみる。第４図の同期分離回路
すで入力映像信号から同期信号を抜きとり、垂直・水平
同期信号とカラーバースト信号を使用し、第５図（ｂ）
のような書込みクリアパルスと、第ｓｆｇ（ｃ）のよう
な薔込みクロックとを発生する。

嘗込みクリアパルスは映像信号の帰線期間のところに位
置させ、書込みアドレス発生回路６のカクンタをクリア
する。書込みクロックはこのクリアされたカクンタをカ
ウントアツプさせ、第６図（ａ）のようなメモリ書込み
用アドレスを発生するとともに、Ａ／ｐ変換器ｌ用サン
プリングクロックとじ【も使用される。このように入力
映像信号から書込みアドレスを作るので、たとえ入力映
像信号にジッターがあろうと書込みアドレスも同一のジ
ッターを持つことになり、有効画面の頭から順にメモリ
回路へ整然と書込むことができる。

一方メモリ回路からの読出しは、局内基準同期の垂直・
水平回期信号とカラーパースト信号から作った読出しり
ａツクと読出しクリアパルス（第５図（ｅ））とからメ
モリ読出しアドレス（第５図（ｆ））を作り出す。この
読出しアドレス発生回路７の動作は先の書込みアドレス
とは全く無関係なタイミングであり、このタイミングで
メモリ回路２に記憶された映像信号を順次に読み出す。

つまりメモリ回路を介すことによって、入出力関係のタ
イミングを独立させることができる。これが時間軸補正
装置の動作原理である。

以上の動作をメモリ回路からみると、互いに無関係なタ
イミングを有する書込みアクセスと読出しアクセスを同
時に達成しなければならないことがわかる。これを行う
ためには例えば第６図のような方法が従来とられている
。第６図の最下段の図のように、メモリ回路のアクセス
動作を書込みクロックに基づく書込みアクセス−期間の
１／８とし、そのうちの１区間（Ｗの区間）を固定的に
書込みアクセスに割当てる。読出しアクセスは残りの２
区間（Ｒ１−１たはＲ８の区間）を割当て何れかの区間
を選択するようにする。このようにすると畜込みアクセ
スが必ずＷの区間で実行でき、読出しアクセスもその位
相関係が書込みアクセスに対しどうなっていても、Ｒ１
またはＲ８の区間でアクセスすることができる（例えば
第６図の例ではＲｏの期間でアクセスすることができる
）。ただしこの時書込み読出しの位相関係を検出し１Ｒ
工にするかＲ３にするかを決めてやる必要がある。第４
図のメモリアドレス発生回路４はこのような動作を実現
するための回路でかなり複雑な構成となっている。実際
フレームシンクロナイザなどの装置ではこの回路が構成
の大きな部分を占めている。

（発明の目的と構成）本発明の目的は、映像信号の時間軸補正処理を行うに際
し、メモリを使用して同期の位相や周波数を補正すると
いう基本原理を採用しつつも、前述の８分割したメモリ
動作などの複雑な回路構成を用いることなく、より簡素
化した方法で非同期処理する時間軸補正装置を提供せん
とするものである。

また従来の装置では異なる位相の信号が入り乱れている
ことから、装置のタイミング調整や保守がかなり大変で
あったのを、非同期の信号処理のための回路を限定し、
このような問題点の少ない補正装置をも提供せんとする
ものである。

すなわち本発明映像信号時間軸補正装置は、すくなくと
もムＤ変換器、メモリ回路、ＤＡ変換器を具えてなる時
間軸補正装置において、前記、ムＤ変換器と前記メモリ
回路との間にはクロック変換回路を配置し、クロック周
期のみは前記りａツク変換回路で書込みクロック周期か
ら基準同期信号より得た読出しクロック周期に変換する
ことにより、前記メモリ回路を駆動するメモリアドレス
回路で、書込みアドレス発生出力と読出しアドレス発生
出力を前記読出しクロック周期の半分の周期で、交互に
切り換えてアドレスするようにしたことな特徴とするも
のである。

（実施例）先に述べた書込みりロックの周期をｔａｗ、入力映像信
号の水平同期周期をｔｈｖｒ、７レ一ム周期をｔｆｖｒ
とする。また読み出し側のクロック周期なｔｓｒ　、局
内基準水平同期周期なｔｈｒ　、局内のフレーム周期を
ｔｆｒとすると、フレームシンクロナイザなどの時間軸
補正処理装置は、ｔｓｖｒ　４　ｔｓｒ　　　　　　（１）ｔ、ｈｖｒ　
−＋　ｔｈｒ　　　　　　（８）ｔｆｖｒ　−４ｔｆｒ
　　　　　　（ｊＪに変換することであると言い換える
ことができる。

ただし、これらの値には互いに次のような関係がある（
　ＮＴ８０信号の場合）。

ｔｆｗ　＝：　５ＳＢ５　・ｔｈｗ　　　　　　　　　
　（４）ｔｈｖｒ　＝　ｎ　−ｔｓｗ　＝　（ｎ１＋ｎ
、）　−ｔｇｖｒ　　（４）ｔ、ｔｒ　＝　５２５−　
ｉｈｒ　　　　　　　　　　（６）ｔｈｒ　＝　ｎ　ｅ
ｔｓｒ　＝　（ｎｌ＋ｎｌ）　ｔａｒ　　（７）ここで
ｎは、１ライン中のサンプル数であり、ｎ□は水平の有
効画面の画素数、ｎ、は水平帰線期間中の画素数を示す
。

第４図に示した従来の方式では、式（１）〜体）の変換
をすべてメそす回路２で達成してしまおうとするもので
あった。しかし本発明では、ｔｓｓｗ　ｎ　ｔｓｒ　−ｅ　ｔｒｓｒ　　　　　（ｓ
）ｔｈｗ　−ｅ　ｔｈｗ　４　　ｔｈｒ　　　　　（９
）ｔｆｗ　４　ｔｆｗ　−＋　ｔｆｒ　　　　　（１０
）のようにクロック周期だけを変換し、水平とフレーム
の各周期はそのままという中間的な処理を経由して目的
の変換を得ようとするものである。中間処理結果では次
の関係が成立するようにＱＢはｎ　、　／ｌｈｗ　＝　（ｎ　　＋　ｎ　’）　ＩＩｔｓｒ　　　
　（ｘｉ）１ｍ忙変換させられる。すなわち水平同期周期やフレーム周
期をそのまま（すなわち書込みタイミングのまま）にし
ておきながら、ｔｓｖｒだけをｔａｒにする。このまま
では（４）〜（７）式が成立しなくなることから、水平
帰線期間中の画素を削ったり、増やしたりしてｎ、を変
化させようというものである。

第１図は以上のことを実現するための構成例を示したも
のである。第４図と比べるとクロック変換回路９が追加
されている。また書込みアドレス発生回路６は第４図の
それと同等な回路であるが、駆動するりロックは読出し
側のりロックとしてのｔ、ｓｒ　Ｋなっている。そして
メモリアドレス発生回路４は、従来のもののように複雑
なものではなく、８ｒ □の周期で切替わる選択回路になっている。これは第１
ＦＩＩＪの点線の右側は全てｔＢｒ系のタイミングで動
作しており、先に述べたような非同期なメモリアクセス
を実現する必要がなくなったためである。

第２図は第１図りロック変換回路９の構成例である。１
ラインメモリが２組あり、片方のメモリが書込み動作の
場合、他方のメモリは読出すようＫ　ｓｗ１〜７１Ｗ４
が設定され、これらはｌライン毎に反転する。書込みの
クロックはｔｓｗであり、読出しクロックはｔｓｒであ
る。そこで第８図の上部に示すように（ｎ工＋ｎｇ）・
ｔａｗで１ライン分書込んだものを、次の走査期間に例
えばｔｓｒ　＞　ｔｓｗであるような読出しクロックで
読みとると、有効期間はｚｌ−ｔＢｒ）ｎ□・ｔａＷと
長くなってしまう。２つのアドレスカウンター１．１２
のクリア端子には同一のｔｈｗが入力されているから、
１ラインの期間（水平同期の周期）　ｔｈｖは固定であ
る。従って有効期間が長くなった分だけ、水平帰線期間
の画素が切りとられる。このように中間的に処理された
映像出力は、従来と同様のメモリ回路（第４図または第
１図の２）に書込まれて１時間的には正規の帰線期間に
引き延ばされ、目的の時間軸補正を達成する。帰線期間
中の信号レベル関係はおかしなことになるが、−変換器
の後などで同期信号をすげ替えれば良い。

第２図のようなりロック変換回路９が従来のものに比べ
て余分に必要となるが、従来の第４図のメモリアドレス
発生回路４の複雑さに比べればこの付加回路の方が実現
容易である。このクロック変換回路においても、非同期
のｔｓｒとｔｏｗを扱わなければならないが、２ライン
メモリによる並列動作であるから、第４図のメモリアド
レス発生回路４のような高速性は要求されない。

なお、第１図のクロック変換回路９からはｔｓｗでサン
プルされた映像信号が、上述のようにｔｓｒのサンプル
周期に変換されて出力される他、ｔ、ｈ臀。

ｔｆ’ｖが出力されている。このｔｈ’ｖｒ　ｅ　ｔｆ
’ｗは、入力側の水平同期やフレームの周期と位相にほ
ぼ一致しているが、そのトランジェント部分（波形の立
上りなど）は局内のクロックｔａｒの位相に変換された
ものである。つまり、映像信号のサンプリング周期が変
換されたことと同じ処理がｔｈｗ　、　ｔｈｆに施こさ
れている。

また、本発明の実行上の制限は、ｎｓ’ｔ８　ｒ　（＝　ｎ　＠ｔｓｗ−ｎ、−ｔａｒ　
）≧Ｏであること、すなわち水平帰線期間をくいつぶし
てしまう糧の時間軸のずれは補正できないことである。

しかし、現実にこれ程の時間軸のずれはほとんどない。

本発明と同様に、クロック変換回路をメモリ回路の前に
設けて、２段階で時間軸補正をする装置が別に提案され
ている（文献：　Ｍ　Ｌ　５ａｎｄｅｒｓ（ムｍｐｅｘ
　）　：　Ｄｉ計ｔａｌ　ｔｉｍｅ　ｂａｓｅ　０Ｏｒ
ｒｅＯｔＯｒ　ｏｆＶｉｄｅｏ　　ｔａｐｅ　ｒｅｃｏ
ｒｄｅｒｓ　　ｒ　ＭＯＮＩＴＯＲ−ＰＲＯＯ，ｔ　　
ＩＲＥＫムｐｒｉｌ　’　７６　）。この装置ではクロ
ック変換回路はｌラインのメモリ容量を必要とせず、書
込みと読み出しのアクセスが同時に行なうことができる
レジスタファイル（３Ｎ？４６’７０相当）１２１を数
ワード分用いて実現する。第７図はクロック変換回路９
のブロックダイヤである。本発明と特に異なる点は、カ
ウンタｌ、カウンタ２のアドレス出力を比較し、カウン
タ２（読出し側）がカウンタ１（書込み側）を超えない
ようにカウンタ２のクロック人力ｔａｒをストップする
ようにしていることである。第８図はその様子を示した
もので、点線がカウンタ２のアドレスを示しており、カ
ウンタ１のアドレスに一致し、超えようとするとカウン
タ２はカウントアツプするのを一旦停止する。

この期間は第９図のように同一アドレスの画素をくり返
し読出すことになる。逆にカウンタ２の動作の方が遅い
場合には入力データを読出されることなく次にきた画素
を重ね書きすることによって、サンプリング期間内の位
相差を吸収している。つまりこの方式は、有効画面を含
めて画素のくり返し送出や切り捨てによって時間軸補正
するものである。この装置の欠点として、■書込み、読
出しタイミングの追い越し、追い越されが頻繁に起きる
とｔｉｉ像に乱れを生ずること、■コンポジット信号で
は画素の切り捨てなどは色度に変化を与えるのでサブキ
ャリア周期で取り扱う必要があるという制限がある、■
アドレス比較回路など回路構成が複雑になること、■レ
ジスタファイルは１ライン分持つ必要性はないが、アド
レスの追い越しがひん繁に起きないように充分な容量を
持たせることが求められる。しかしレジスタファイルの
記憶容量は、通常のＲＡＭに比べて大きくとれないため
、全体の回路規模が大きくなるなどである。

（発明の効果）この発明を実施することにより、時間軸補正のための回
路、特にメモリ回路に対する非同期読み書きアクセスの
ための回路が非常に簡単になるこトカラ、フレームシン
ロナイザやＴＢＯ等の構成が簡素化され、従って低コス
ト化が見込める。

また、第１図で示したように、入力部分にｔｓｖｒ−４
ｔａｒに変換する回路を入れることで、その後のりａツ
クタイミングは局内側のものに統一することができる。

従って、メモリを使った複雑な画像処理（例えば画面の
拡大、縮少、回転など）において、回路構成や調整が非
常に簡易化される。

以上説明したように、この発明を一般的に言えば、ある
サンプル系列のサンプリング周期とその系列のくり返し
周期（フレーム周期）の位相や周期を補正処理するもの
であるから、このようなデータは映像信号に限らずパケ
ット化された音声情報やデータなどに対しても適用する
ことができる。

【図面の簡単な説明】

第１図は本発明時間軸補正装置の構成を示すブロック線
図、第２図は、第１図クロック変換回路の構成側図、第８図
は、第２図りａツク変換回路関係のタイミングチャート
、第４図は従来の時間軸補正装置の構成を示すブ　　　□
ロック線図、第５図は、第４図装置の補正処理の原理動作を説明する
ためのタイミングチャート、第６図は、互いに非同期なタイミングを有するメモリア
クセスを達成すせるための従来装置のタイミングチャー
ト、第７図はＡｍｐｅｘ提案のクロック変換回路のブロック
線図、第８図は第７図回路のカウンタタイミングチャート、第９図は第７図回路レジスタファイルへの書込・み、読
出しデータのタイミングチャートである。１・・・Ａ／Ｄ変換器　　　　２・・・メモリ回路８・
・・Ｄ／Ａ変換器４・・・メモリアドレス発生回路５・・・同期分離回路６・・・書込みアドレス発生回路７・・・読出しアドレス発生回路８・・・同期再生回路　　　９・・・クロック変換回路
１０・・・１ラインメモリ　　１１・・・カウンタ１２
・・・比較器第１図ｆｌＪ　　ｊ　　ｆｓＪ％、、Ｉｓ、）　　　　　％−／　　　ｖ　　　　　　
　ｖ第６図第７図第８図ＢＩｆ間を第９図晴間Ｃ

Claims

【特許請求の範囲】１、すくなくともＡＤ変換器、メモリ回路、ＤＡ変換器
を具えてなる時間軸補正装置において、前記ＡＤ変換器
と前記メモリ回路との間にはクロック変換回路を配置し
、クロック周期のみは前記クロック変換回路で書込みク
ロック周期から基準同期信号より得た読出しクロック周
期に変換することにより、前記メモリ回路を駆動するメ
モリアドレス回路で、書込みアドレス発生出力と読出し
アドレス発生出力を前記読出しクロック周期の半分の周
期で、交互に切り換えてアドレスするようにしたことを
特徴とする映像信号時間軸補正装置。２、前記クロック変換回路が、２系統のラインメモリを
具え、これらを映像信号入力ライン周期で交互に切り換
える構成にしたことを特徴とする特許請求の範囲第１項
記載の映像信号時間軸補正装置。