JPS6053940B2 - フレ−ムシンクロナイザにおける書き込み禁止制御回路 - Google Patents
フレ−ムシンクロナイザにおける書き込み禁止制御回路Info
- Publication number
- JPS6053940B2 JPS6053940B2 JP53060228A JP6022878A JPS6053940B2 JP S6053940 B2 JPS6053940 B2 JP S6053940B2 JP 53060228 A JP53060228 A JP 53060228A JP 6022878 A JP6022878 A JP 6022878A JP S6053940 B2 JPS6053940 B2 JP S6053940B2
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- JP
- Japan
- Prior art keywords
- pulse
- signal
- output
- write
- synchronization signal
- Prior art date
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- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/06—Generation of synchronising signals
- H04N5/067—Arrangements or circuits at the transmitter end
- H04N5/073—Arrangements or circuits at the transmitter end for mutually locking plural sources of synchronising signals, e.g. studios or relay stations
- H04N5/0736—Arrangements or circuits at the transmitter end for mutually locking plural sources of synchronising signals, e.g. studios or relay stations using digital storage buffer techniques
Description
【発明の詳細な説明】
本発明はフレームシンクロナイザにおける書き込み禁止
制御回路に関する。
制御回路に関する。
従来、フレームシンクロナイザにおいて入力信号が切替
えられた場合、切替えられる入力映像信号相互間の関係
はまつたく不足であるので、１フィールド中に違つた画
像情報が混つて出力されてしまう瞬間があるという欠点
があつた。
えられた場合、切替えられる入力映像信号相互間の関係
はまつたく不足であるので、１フィールド中に違つた画
像情報が混つて出力されてしまう瞬間があるという欠点
があつた。
したがつて本発明は、従来の欠点を除いて、入力信号を
どのように切替えても画面が乱れないフレームシンクロ
ナイザにおける書き込み禁止制御回路を提供することで
ある。
どのように切替えても画面が乱れないフレームシンクロ
ナイザにおける書き込み禁止制御回路を提供することで
ある。
本発明によれば、入力映像信号がフィールドの途中で切
替わつても、切替つた入力映像信号のフレームの始りを
検知するまでメモリヘの書き込みを禁止して従来の欠点
を除くフレームシンクロナイザにおける書き込み禁止制
御回路が得られる。
替わつても、切替つた入力映像信号のフレームの始りを
検知するまでメモリヘの書き込みを禁止して従来の欠点
を除くフレームシンクロナイザにおける書き込み禁止制
御回路が得られる。
次に図面を参照しながら、本発明を詳細に説明してゆく
。第１図はフレームシンクロナイザにお・いて入力映像
信号の中の同期信号と書き込み側アドレスの各種制御信
号との関係を示す図であり、５、は入力映像信号中の垂
直同期信号であり、ｓ。は垂直同期信号分離回路で分離
された垂直分離パルスである。テレビジョンにおいては
インタレースをとつているために奇数フィールドと偶数
フィールドとの水平同期信号の位相が１ノ２水平同期信
号周期（１１２Ｈ）だけずれている。書き込みクリアパ
ルスＳ，には垂直分離パルスＳ２の位相を採用して奇数
フィールドの書き込みアドレスカウンタを制御し、自己
クリアパルスＳ４は書き込みクリアパルスＳ３に基に作
られ、偶数フィールドの書き込みアドレスカウンタを制
御している。第２図は本発明の書き込み禁止制御の動作
を説明するための図であり、中央の同図ａは入力映像信
号が非常期系信号間でカット切替された状態を示す図、
同図ｂは書き込み禁止制御を行なわなかつた場合のフレ
ームシンクロナイザの出力映像を示す図、同図ｃは書き
込み禁止制御を行つた場合の出力映像を示す図である。
。第１図はフレームシンクロナイザにお・いて入力映像
信号の中の同期信号と書き込み側アドレスの各種制御信
号との関係を示す図であり、５、は入力映像信号中の垂
直同期信号であり、ｓ。は垂直同期信号分離回路で分離
された垂直分離パルスである。テレビジョンにおいては
インタレースをとつているために奇数フィールドと偶数
フィールドとの水平同期信号の位相が１ノ２水平同期信
号周期（１１２Ｈ）だけずれている。書き込みクリアパ
ルスＳ，には垂直分離パルスＳ２の位相を採用して奇数
フィールドの書き込みアドレスカウンタを制御し、自己
クリアパルスＳ４は書き込みクリアパルスＳ３に基に作
られ、偶数フィールドの書き込みアドレスカウンタを制
御している。第２図は本発明の書き込み禁止制御の動作
を説明するための図であり、中央の同図ａは入力映像信
号が非常期系信号間でカット切替された状態を示す図、
同図ｂは書き込み禁止制御を行なわなかつた場合のフレ
ームシンクロナイザの出力映像を示す図、同図ｃは書き
込み禁止制御を行つた場合の出力映像を示す図である。
入力映像信号は第２図ａで示されるようにＲＡＪ画面か
ら１ＢＪ画面に切替えられる。まず書き込み禁止制御を
行なわないでメモリに書き込む場合を説明する。
ら１ＢＪ画面に切替えられる。まず書き込み禁止制御を
行なわないでメモリに書き込む場合を説明する。
今１を書き込みクリアパルスＳ２によつて垂直及び水平
のアドレスカウンタが零となり、この点から書き込む一
連のシーケンスが始まるフレームの始めとする。２で画
面がＲＡョから１Ｂョへと切替わつているが、入力信号
間の位相関係は不定なので、例えば図ようになつている
とするとＪＡＪとＲＢョとの位相がずれたまま書き込ま
れる。
のアドレスカウンタが零となり、この点から書き込む一
連のシーケンスが始まるフレームの始めとする。２で画
面がＲＡョから１Ｂョへと切替わつているが、入力信号
間の位相関係は不定なので、例えば図ようになつている
とするとＪＡＪとＲＢョとの位相がずれたまま書き込ま
れる。
次に３は第１図で説明した自己クリアパルスＳ４が発生
する点であり、これはメモリに書き込まれる最初の位置
でもある。これ以後の情報は偶数フィールド側のメモリ
へ書き．込まれ始める。次に４て画面ＲＢＪの入力映像
信号から作られた書き込みクリアパルスＳ２によつて、
アドレスカウンタがクリアされ、以後の情報は奇数フィ
ールド側のメモリへ書き込まれてゆく。つまソー連の書
き込み動作のシーケンスが始！まり動作は正常状態にな
る。以上のように書き込み禁止制御を受けないで書き込
まれた情報を読み出すと、第１図ｂのような画面が出力
されてしまう。
する点であり、これはメモリに書き込まれる最初の位置
でもある。これ以後の情報は偶数フィールド側のメモリ
へ書き．込まれ始める。次に４て画面ＲＢＪの入力映像
信号から作られた書き込みクリアパルスＳ２によつて、
アドレスカウンタがクリアされ、以後の情報は奇数フィ
ールド側のメモリへ書き込まれてゆく。つまソー連の書
き込み動作のシーケンスが始！まり動作は正常状態にな
る。以上のように書き込み禁止制御を受けないで書き込
まれた情報を読み出すと、第１図ｂのような画面が出力
されてしまう。
ここで書き込みと読み出しとの時間差はｔである。本発
明においては、２で入力信号が切替えられると書き込み
禁止制御が行なわれる。
明においては、２で入力信号が切替えられると書き込み
禁止制御が行なわれる。
そして、切替えられた新しい入力信号からの書き込みク
リアパルスＳ２によつて奇数フィールド情報がメモリに
書き込まれ始める４まで書き込み禁止制御が続く。この
ように書き込み禁止制御が行なわれた区間は前に書き込
まれた情報を再びメモリから読み出すことになりメモリ
から読み出された画像は第１図Ｃのようになり、第１図
ｂのような障害はおきない。つまり書き込み禁止制御は
非同期切替え（カット切替え）の検出時点から次のフレ
ームの始めを示す書き込みクリアパルスＳ２が発生する
までの期間だけ行なわれればよい。ノ 第３図は本発明
の第一の実施例の構成を示す図である。
リアパルスＳ２によつて奇数フィールド情報がメモリに
書き込まれ始める４まで書き込み禁止制御が続く。この
ように書き込み禁止制御が行なわれた区間は前に書き込
まれた情報を再びメモリから読み出すことになりメモリ
から読み出された画像は第１図Ｃのようになり、第１図
ｂのような障害はおきない。つまり書き込み禁止制御は
非同期切替え（カット切替え）の検出時点から次のフレ
ームの始めを示す書き込みクリアパルスＳ２が発生する
までの期間だけ行なわれればよい。ノ 第３図は本発明
の第一の実施例の構成を示す図である。
この実施例においては、カット切替の検出は、同期信号
の位置を予測することによつて行う。すなわち予測した
時点に同期信号が来なかつた場合にカット切替えがあつ
たとして判断される。この検出は水平同期信号及び垂直
同期信号の両方において行なわれる。水平同期信号によ
るカット切替検出を説明する。
の位置を予測することによつて行う。すなわち予測した
時点に同期信号が来なかつた場合にカット切替えがあつ
たとして判断される。この検出は水平同期信号及び垂直
同期信号の両方において行なわれる。水平同期信号によ
るカット切替検出を説明する。
そして、このときの各種信号波形を第４図のタイムヂヤ
ートに示す。端子１へ供給されてきた水平の同期信号ｈ
１は所定の位相マルチバイブレータ２を通りクリアパル
スＨ２を発生させる。本実施例においてクリアパルスＨ
２は第４図に示すように同期信号Ｈ，の立ち下がりから
８μｓ遅れて発生しその幅は（至）部である。クリアパ
ルスＨ２はカウンタ３をクリアする。カウンタ３には約
３．５８ＭＨｚてあるサブキャリア周期の入力信号に同
期したクロックが供給される。またカウンタ３のカウン
タ量は２２５であり、そのためカウンタ３から出力され
るデコードパルスＨ３はクリアパルスＨ２よりサブキャ
リアの２サイクル分だけ位相の進んだものとなる。デコ
ードパルスＨ３とクリアパルスＨ２とのオアがオア回路
４でとられる。オア回路４の出力はマルチバイブレータ
５に入る。マルチバイブレータ５ではデコードパルスＨ
３の前縁より巾が１７μｓの窓パルス＼を作る。窓パル
ス頃の反転出力は立下りのタイミングで微分出力を出す
微分回路６を経てＳＩＲフリップフロップ７のセット入
力端子へ供給される。Ｓ−Ｒフリップフロップ７のリセ
ット入力端子にはクリアパルスＨ２が入つている。Ｓ●
Ｒフリップフロップ７の出力パルス＼はアンド回路８に
供給される。マルチバイブレータ５からの窓パルスＨ４
は立下りのタイミングで微分出力を出す微分回路９を経
てアンド回路８に供給される。このパルスをパルスへで
示す。アンド回路８の出力力幼ツト切替の検出信号Ｈ７
である。第４図のタイムチャートにおいて、今、Ｔｃ，
の時点でカット切替があつたとすると、カット切替をは
さんだクリアパルスＨ２の間隔が正規の間隔より狭いた
めデコードパルスＨ３は発生しない。そのためＳ●Ｒフ
リップフロップ７において、リセットのタイミングが次
のクリアパルスＨ２までおくれるためフリップフロップ
７の出力パルス＼には幅の広いパルスが発生する。その
ため出力パルスＨ５とパルスへのアンドがとられてカッ
ト切替検出信号Ｈ７が出力される。カット切替検出時点
から次のフレームの始め（第１図の書き込みクリアパル
スＷＣＬＰに相当）まで書き込みが禁止がかかり、Ｓ●
Ｒフリップフロップ１０のセット端子にカット切替検出
信号Ｈ７が加えられ、リセット端子にフレームの始まり
を示す信号Ｖ８（後から詳細に説明）が加えられる。Ｓ
−Ｒフリップフロップ１０の出力は水平同期信号による
書き込み禁止信号Ｈ８となり、オア回路１１に供給され
る。オア回路１１では後述する垂直同期信号による書き
込み禁止信号Ｖ９とのオアをとつて出力端子１２へ書き
込み禁止制御信号を出力する。次に垂直同期信号による
カット切替え検出を説明する。
ートに示す。端子１へ供給されてきた水平の同期信号ｈ
１は所定の位相マルチバイブレータ２を通りクリアパル
スＨ２を発生させる。本実施例においてクリアパルスＨ
２は第４図に示すように同期信号Ｈ，の立ち下がりから
８μｓ遅れて発生しその幅は（至）部である。クリアパ
ルスＨ２はカウンタ３をクリアする。カウンタ３には約
３．５８ＭＨｚてあるサブキャリア周期の入力信号に同
期したクロックが供給される。またカウンタ３のカウン
タ量は２２５であり、そのためカウンタ３から出力され
るデコードパルスＨ３はクリアパルスＨ２よりサブキャ
リアの２サイクル分だけ位相の進んだものとなる。デコ
ードパルスＨ３とクリアパルスＨ２とのオアがオア回路
４でとられる。オア回路４の出力はマルチバイブレータ
５に入る。マルチバイブレータ５ではデコードパルスＨ
３の前縁より巾が１７μｓの窓パルス＼を作る。窓パル
ス頃の反転出力は立下りのタイミングで微分出力を出す
微分回路６を経てＳＩＲフリップフロップ７のセット入
力端子へ供給される。Ｓ−Ｒフリップフロップ７のリセ
ット入力端子にはクリアパルスＨ２が入つている。Ｓ●
Ｒフリップフロップ７の出力パルス＼はアンド回路８に
供給される。マルチバイブレータ５からの窓パルスＨ４
は立下りのタイミングで微分出力を出す微分回路９を経
てアンド回路８に供給される。このパルスをパルスへで
示す。アンド回路８の出力力幼ツト切替の検出信号Ｈ７
である。第４図のタイムチャートにおいて、今、Ｔｃ，
の時点でカット切替があつたとすると、カット切替をは
さんだクリアパルスＨ２の間隔が正規の間隔より狭いた
めデコードパルスＨ３は発生しない。そのためＳ●Ｒフ
リップフロップ７において、リセットのタイミングが次
のクリアパルスＨ２までおくれるためフリップフロップ
７の出力パルス＼には幅の広いパルスが発生する。その
ため出力パルスＨ５とパルスへのアンドがとられてカッ
ト切替検出信号Ｈ７が出力される。カット切替検出時点
から次のフレームの始め（第１図の書き込みクリアパル
スＷＣＬＰに相当）まで書き込みが禁止がかかり、Ｓ●
Ｒフリップフロップ１０のセット端子にカット切替検出
信号Ｈ７が加えられ、リセット端子にフレームの始まり
を示す信号Ｖ８（後から詳細に説明）が加えられる。Ｓ
−Ｒフリップフロップ１０の出力は水平同期信号による
書き込み禁止信号Ｈ８となり、オア回路１１に供給され
る。オア回路１１では後述する垂直同期信号による書き
込み禁止信号Ｖ９とのオアをとつて出力端子１２へ書き
込み禁止制御信号を出力する。次に垂直同期信号による
カット切替え検出を説明する。
そしてこのときの各種信号波形を第５図のタイムチャー
トに示す。第３図において、垂直同期信号■１から分離
された分離同期信号Ｖ２が端子１３に供給されている。
またフレームシンクロナイザの書き込みアドレスカウン
タより発生する垂直エンドパルスＶ３が端子１４から供
給されている。Ｓ−Ｒフリップフロップ１５はパルス■
３の前端でセットされ、パルスＶ２で前端でリセットさ
れ、その出力パルスＶ４は第３図のようになる。今カッ
ト切替がＴ。２であつたとすると、ＴＣ２をはさむパル
スＶ２の間隔は狭くなり、フリップフロップ１５におい
て、リセットがかからなくなり、ＴＯ２のあと図のよう
な信号波形となる。
トに示す。第３図において、垂直同期信号■１から分離
された分離同期信号Ｖ２が端子１３に供給されている。
またフレームシンクロナイザの書き込みアドレスカウン
タより発生する垂直エンドパルスＶ３が端子１４から供
給されている。Ｓ−Ｒフリップフロップ１５はパルス■
３の前端でセットされ、パルスＶ２で前端でリセットさ
れ、その出力パルスＶ４は第３図のようになる。今カッ
ト切替がＴ。２であつたとすると、ＴＣ２をはさむパル
スＶ２の間隔は狭くなり、フリップフロップ１５におい
て、リセットがかからなくなり、ＴＯ２のあと図のよう
な信号波形となる。
書き込みエンドパルスＶ３は更にマルチバイブレータ１
６に供給される。マルチバイブレータ１６は窓パルスＶ
５を発生し、微分回路１７へ送られる。微分回路１７で
波形の立下りのタイミングで微分パルスＶ６が作られ、
この微分パルスＶ６によりアンド回路１８でフリップフ
ロップ１５の出力パルスＶ４とのアンドがとられる。ア
ンド回路１８の出力はカット切替を検出した検出パルス
Ｖ７である。分離同期信号Ｖ２とクリアパルスＨ２との
アンドがアンド回路１９でとられる。
６に供給される。マルチバイブレータ１６は窓パルスＶ
５を発生し、微分回路１７へ送られる。微分回路１７で
波形の立下りのタイミングで微分パルスＶ６が作られ、
この微分パルスＶ６によりアンド回路１８でフリップフ
ロップ１５の出力パルスＶ４とのアンドがとられる。ア
ンド回路１８の出力はカット切替を検出した検出パルス
Ｖ７である。分離同期信号Ｖ２とクリアパルスＨ２との
アンドがアンド回路１９でとられる。
アンド回路の出力パルスＶ８は奇数フィールドの始まり
を示すフレームパルスであり、カット切替が検出された
時点からパルスＶ８までの間で書き込み禁止制御が行な
われる。そのためＳ−Ｒフリップフロップ２０は検出パ
ルスＶ７でセットされ、パルスＶ８でリセットされる。
したがつて、フリップフロップ２０の出力ちは書き込み
禁止期間を表わす書き込み禁止パルスとなる。フリップ
フロップ２０の出力Ｖ９はオア回路１２へ送られ、水平
同期信号による書き込み禁止パルスへとのオアがとられ
る。オア回路１２の出力が最終的にメモリへ送られる書
き込み禁止制御パルスである。入力映像信号中に同期信
号レベル相当のノイズがあつた場合、このノイズによつ
てカット切替えの検出を行つてしまう誤動作が考えられ
る。したがつて水平同期信号によるカット切替え検出動
作において、入力映像信号の中から確実に同期信号を分
離しなくてはならない。本発明の第二の実施例はノイズ
による誤動作を防いだ実施例である。第６図は本発明の
第二の実施例を示す図であり、第３図の実施例にノイズ
を除く手段を付加したものてある。端子２１から入力映
像信号が供給されそして同期分離回路２２で同期信号が
分離される。分離された同期信号はアンド回路２３を経
て水平同期分離回路２４に送られる。水平同期分離回路
２４の出力はマルチバイブレータ２に入り、以後の動作
は第３図と同様てある。一方、端子２５からはフレーム
シンクロナイザの書き込みを制御しているカウンタ（１
ラインことにカウント量が２２７と２２８とに変わる）
からの出力データが入り、デコーダ２６に送られる。デ
コーダ２６では出力データがほぼ２２０になつたときに
デコード出力を出すようになつている。ゲートパルス発
生回路２７ではデコード出力を受け約２μｓの巾のゲー
トパルスを作りアンド回路２３へ送る。したがつてゲー
トパルスは同期信号の前縁部分に対応することになり、
水平同期分離回路２４の動作がｊノイズによつて影響を
うけることを防ぐ。
を示すフレームパルスであり、カット切替が検出された
時点からパルスＶ８までの間で書き込み禁止制御が行な
われる。そのためＳ−Ｒフリップフロップ２０は検出パ
ルスＶ７でセットされ、パルスＶ８でリセットされる。
したがつて、フリップフロップ２０の出力ちは書き込み
禁止期間を表わす書き込み禁止パルスとなる。フリップ
フロップ２０の出力Ｖ９はオア回路１２へ送られ、水平
同期信号による書き込み禁止パルスへとのオアがとられ
る。オア回路１２の出力が最終的にメモリへ送られる書
き込み禁止制御パルスである。入力映像信号中に同期信
号レベル相当のノイズがあつた場合、このノイズによつ
てカット切替えの検出を行つてしまう誤動作が考えられ
る。したがつて水平同期信号によるカット切替え検出動
作において、入力映像信号の中から確実に同期信号を分
離しなくてはならない。本発明の第二の実施例はノイズ
による誤動作を防いだ実施例である。第６図は本発明の
第二の実施例を示す図であり、第３図の実施例にノイズ
を除く手段を付加したものてある。端子２１から入力映
像信号が供給されそして同期分離回路２２で同期信号が
分離される。分離された同期信号はアンド回路２３を経
て水平同期分離回路２４に送られる。水平同期分離回路
２４の出力はマルチバイブレータ２に入り、以後の動作
は第３図と同様てある。一方、端子２５からはフレーム
シンクロナイザの書き込みを制御しているカウンタ（１
ラインことにカウント量が２２７と２２８とに変わる）
からの出力データが入り、デコーダ２６に送られる。デ
コーダ２６では出力データがほぼ２２０になつたときに
デコード出力を出すようになつている。ゲートパルス発
生回路２７ではデコード出力を受け約２μｓの巾のゲー
トパルスを作りアンド回路２３へ送る。したがつてゲー
トパルスは同期信号の前縁部分に対応することになり、
水平同期分離回路２４の動作がｊノイズによつて影響を
うけることを防ぐ。
第１図は入力映像信号の同期信号と書き込み側アドレス
の各種制御信号との関係を示す図。
の各種制御信号との関係を示す図。
Claims (1)
- １ 入力テレビジョン信号をデジタル信号に変換してメ
モリに書き込み、入力テレビジョン信号の同期とは独立
したタイミングで前記メモリからデータを読み出しこの
読み出した出力をアナログ信号に変換して出力するフレ
ームシンクロナイザにおいて、入力テレビジョン信号に
含まれている同期信号に基づいて前記同期信号の次に来
るべき同期信号の位置の手前の位置で発生する第１のパ
ルスを発生する手段と、前記第１のパルスの先端と同期
信号とにより規定される幅をもつ第２のパルスを発生す
る手段と、前記第１のパルスの後端に基づいて前記第１
のパルスより幅の狭い第３のパルスを作る手段と、前記
第２のパルスと前記第３のパルスに基づいて非同期切替
を検出する非同期切替検出手段と、入力テレビジョン信
号におけるフレームの始まりを検出するフレーム検出手
段とを具備し、前記非同期検出手段の出力の時点から前
記フレーム検出手段の出力の時点までの間前記メモリの
書き込み動作を禁止させることを特徴とするフレームシ
ンクロナイザにおける書き込み禁止制御回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53060228A JPS6053940B2 (ja) | 1978-05-19 | 1978-05-19 | フレ−ムシンクロナイザにおける書き込み禁止制御回路 |
| GB7917044A GB2026278B (en) | 1978-05-19 | 1979-05-16 | Television frame synchronizer having a write-inhibit circuit |
| US06/039,321 US4231063A (en) | 1978-05-19 | 1979-05-16 | Frame synchronizer having a write-inhibit circuit |
| CA000327894A CA1136762A (en) | 1978-05-19 | 1979-05-18 | Frame synchronizer having a write-inhibit circuit |
| FR7912788A FR2432252A1 (fr) | 1978-05-19 | 1979-05-18 | Synchronisateur d'image comportant un circuit d'unhibition d'ecriture |
| DE2920332A DE2920332C2 (de) | 1978-05-19 | 1979-05-19 | Bildsynchronisiereinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53060228A JPS6053940B2 (ja) | 1978-05-19 | 1978-05-19 | フレ−ムシンクロナイザにおける書き込み禁止制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54151321A JPS54151321A (en) | 1979-11-28 |
| JPS6053940B2 true JPS6053940B2 (ja) | 1985-11-28 |
Family
ID=13136092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53060228A Expired JPS6053940B2 (ja) | 1978-05-19 | 1978-05-19 | フレ−ムシンクロナイザにおける書き込み禁止制御回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4231063A (ja) |
| JP (1) | JPS6053940B2 (ja) |
| CA (1) | CA1136762A (ja) |
| DE (1) | DE2920332C2 (ja) |
| FR (1) | FR2432252A1 (ja) |
| GB (1) | GB2026278B (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4349832A (en) * | 1977-01-28 | 1982-09-14 | Ampex Corporation | Digital data rate corrector and time base corrector |
| JPS58213580A (ja) * | 1982-06-04 | 1983-12-12 | Nec Corp | 静止画像伝送装置 |
| JPS59185473A (ja) * | 1983-04-06 | 1984-10-22 | Tokyo Hoso:Kk | テレビジヨン同期変換装置 |
| GB2140239B (en) * | 1983-05-18 | 1986-10-08 | Sony Corp | Television frame signal synchronizing circuits |
| GB2152321B (en) * | 1983-11-14 | 1988-01-13 | Transimage International Limit | Improvements in or relating to selection of video sources |
| NL8401404A (nl) * | 1984-05-03 | 1985-12-02 | Philips Nv | Televisiesignaalgeheugen-inschrijfschakeling. |
| US5233420A (en) * | 1985-04-10 | 1993-08-03 | The United States Of America As Represented By The Secretary Of The Navy | Solid state time base corrector (TBC) |
| JPH0659092B2 (ja) * | 1985-04-15 | 1994-08-03 | ソニー株式会社 | フレ−ムシンクロナイザ− |
| JPH0817008B2 (ja) * | 1985-05-24 | 1996-02-21 | 日本放送協会 | 映像信号時間軸補正装置 |
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