JPH0659092B2 - フレ−ムシンクロナイザ− - Google Patents
フレ−ムシンクロナイザ−Info
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- JPH0659092B2 JPH0659092B2 JP60079986A JP7998685A JPH0659092B2 JP H0659092 B2 JPH0659092 B2 JP H0659092B2 JP 60079986 A JP60079986 A JP 60079986A JP 7998685 A JP7998685 A JP 7998685A JP H0659092 B2 JPH0659092 B2 JP H0659092B2
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0135—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving interpolation processes
- H04N7/0137—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving interpolation processes dependent on presence/absence of motion, e.g. of motion zones
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- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/06—Generation of synchronising signals
- H04N5/067—Arrangements or circuits at the transmitter end
- H04N5/073—Arrangements or circuits at the transmitter end for mutually locking plural sources of synchronising signals, e.g. studios or relay stations
- H04N5/0736—Arrangements or circuits at the transmitter end for mutually locking plural sources of synchronising signals, e.g. studios or relay stations using digital storage buffer techniques
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- H04N7/0105—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level using a storage device with different write and read speed
Description
【発明の詳細な説明】 以下の順序で本発明を説明する。
Ａ 産業上の利用分野 Ｂ 発明の概要 Ｃ 従来の技術 Ｄ 発明が解決しようとする問題点 Ｅ 問題点を解決するための手段（第１図） Ｆ 作用 Ｇ 実施例 Ｇ１ フレームシンクロナイザーの説明 Ｇ２ 第１のアドレス制御回路(20A)の動作説明 Ｇ３ 第２のアドレス制御回路(20B)の動作説明 Ｈ 発明の効果 Ａ 産業上の利用分野 この発明は走査線数の多いビデオ信号から現行のテレビ
ジヨン標準方式の走査線数をもつビデオ信号に変換する
いわゆるダウンコンバータなどに適用して好適なフレー
ムシンクロナイザーに関する。
ジヨン標準方式の走査線数をもつビデオ信号に変換する
いわゆるダウンコンバータなどに適用して好適なフレー
ムシンクロナイザーに関する。
Ｂ 発明の概要 この発明は走査線数の多いビデオ信号から現行のテレビ
ジヨン標準方式の走査線数をもつビデオ信号に変換する
いわゆるダウンコンバータなどに適用して好適なフレー
ムシンクロナイザーに関し、特に書込みスタートタイミ
ングと読出しスタートタイミングが次第に接近して、接
近したスタートタイミング間隔が予め設定された所定の
タイミング間隔に入つた場合で、しかもこのようなタイ
ミング関係にある状態で静止画像が検出された場合に限
り、書込み又は読出しアドレス発生器を制御して同一フ
レーム（又はフイールド）データの削除あるいは再読出
しを実行することによつて、データの削除あるいは再利
用に伴なう動画の動きの不自然さを改善したものであ
る。
ジヨン標準方式の走査線数をもつビデオ信号に変換する
いわゆるダウンコンバータなどに適用して好適なフレー
ムシンクロナイザーに関し、特に書込みスタートタイミ
ングと読出しスタートタイミングが次第に接近して、接
近したスタートタイミング間隔が予め設定された所定の
タイミング間隔に入つた場合で、しかもこのようなタイ
ミング関係にある状態で静止画像が検出された場合に限
り、書込み又は読出しアドレス発生器を制御して同一フ
レーム（又はフイールド）データの削除あるいは再読出
しを実行することによつて、データの削除あるいは再利
用に伴なう動画の動きの不自然さを改善したものであ
る。
Ｃ 従来の技術 例えば高品位画像を再現するために使用されるビデオ信
号の走査線数は現行のテレビジヨン標準方式の走査線数
の倍近くある。このような走査線数の多いビデオ信号
（例えば水平走査線数が1125本のビデオ信号）を現行の
テレビジヨン標準方式の走査線数をもつビデオ信号（例
えばPAL方式では水平走査線数が625本のビデオ信号）に
変換する場合には、一般に水平走査線数変換用及びフレ
ーム数変換用にダウンコンバータが使用される。
号の走査線数は現行のテレビジヨン標準方式の走査線数
の倍近くある。このような走査線数の多いビデオ信号
（例えば水平走査線数が1125本のビデオ信号）を現行の
テレビジヨン標準方式の走査線数をもつビデオ信号（例
えばPAL方式では水平走査線数が625本のビデオ信号）に
変換する場合には、一般に水平走査線数変換用及びフレ
ーム数変換用にダウンコンバータが使用される。
ダウンコンバータにはフレームシンクロナイザーが設け
られ、上述のような入力ビデオ信号がフレームメモリに
書込まれ、フレームシンクロナイザーに設けられた内部
基準信号に同期してメモリデータを読出すことにより、
水平走査線数の逓降が図られると共に、非同期入力ビデ
オ信号が内部基準信号に同期化されて出力される。
られ、上述のような入力ビデオ信号がフレームメモリに
書込まれ、フレームシンクロナイザーに設けられた内部
基準信号に同期してメモリデータを読出すことにより、
水平走査線数の逓降が図られると共に、非同期入力ビデ
オ信号が内部基準信号に同期化されて出力される。
このように入力ビデオ信号は一般に内部基準信号とは非
同期であるために、フレームメモリへのデータ書込み読
出しの過程において、そのメモリ容量が２フレーム程度
ある場合には、フレームメモリは書込みを行つてから読
出しを行なう必要があり、そのため１日に１回程度の割
合で書込みと読出しの競合が発生する。すなわち、その
まま放置しておくと、両者のタイミング関係がさらに接
近し、遂には書込み及び読出しが不可能になる書込み及
び読出し状態（競合状態）が発生するからである。
同期であるために、フレームメモリへのデータ書込み読
出しの過程において、そのメモリ容量が２フレーム程度
ある場合には、フレームメモリは書込みを行つてから読
出しを行なう必要があり、そのため１日に１回程度の割
合で書込みと読出しの競合が発生する。すなわち、その
まま放置しておくと、両者のタイミング関係がさらに接
近し、遂には書込み及び読出しが不可能になる書込み及
び読出し状態（競合状態）が発生するからである。
これは、入力ビデオ信号用の基準信号発生器（多くの場
合、その基準発振器としては水晶発振器が使用される）
の精度、従つて水晶発振器の精度と、内部基準信号発生
器に設けられた水晶発振器の精度が異なるからである。
合、その基準発振器としては水晶発振器が使用される）
の精度、従つて水晶発振器の精度と、内部基準信号発生
器に設けられた水晶発振器の精度が異なるからである。
従来では、この書込みと読出しの競合が発生した場合、
例えば書込みが先行し過ぎた場合には書込み用のフレー
ムアドレス（若しくはフイールドアドレス）を１フレー
ム期間停止して一画面分のデータを削除し、読出しが先
行し過ぎた場合には競合フレームから同じ画面のデータ
を再度読出しを行うことにより、メモリの飛び越しが起
こらないようにしている。
例えば書込みが先行し過ぎた場合には書込み用のフレー
ムアドレス（若しくはフイールドアドレス）を１フレー
ム期間停止して一画面分のデータを削除し、読出しが先
行し過ぎた場合には競合フレームから同じ画面のデータ
を再度読出しを行うことにより、メモリの飛び越しが起
こらないようにしている。
例えば、読出しタイミングに対し書込みタイミングが遅
れてくると、第６図Ａ，Ｂのように書込みタイミング
（図は書込みアドレスデータで図示）が読出しタイミン
グに次第に接近し、遂には書込みと読出しタイミングが
一致してしまう。そのため、このように書込みが遅れる
傾向にある場合には、データ読出しが不可能となる最小
接近間隔すなわち、最小タイミング間隔Taまで両タイミ
ングが接近したとき同一フレームデータの再読出しモー
ドに制御される。
れてくると、第６図Ａ，Ｂのように書込みタイミング
（図は書込みアドレスデータで図示）が読出しタイミン
グに次第に接近し、遂には書込みと読出しタイミングが
一致してしまう。そのため、このように書込みが遅れる
傾向にある場合には、データ読出しが不可能となる最小
接近間隔すなわち、最小タイミング間隔Taまで両タイミ
ングが接近したとき同一フレームデータの再読出しモー
ドに制御される。
上述とは逆に、読出しタイミングに対し書込みタイミン
グが進んでくると、第６図Ｃ，Ｄのように書込みタイミ
ングが読出しタイミングに次第に接近し、遂には書込み
と読出しタイミングが一致してしまう。そのため、この
ように書込みが進む傾向にある場合には、データ書込み
が不可能となる最小タイミング間隔Tbまで両タイミング
が接近したとき同一フレームデータの再書込みモードに
制御される。
グが進んでくると、第６図Ｃ，Ｄのように書込みタイミ
ングが読出しタイミングに次第に接近し、遂には書込み
と読出しタイミングが一致してしまう。そのため、この
ように書込みが進む傾向にある場合には、データ書込み
が不可能となる最小タイミング間隔Tbまで両タイミング
が接近したとき同一フレームデータの再書込みモードに
制御される。
このような書込み及び読出しモードの制御を行なうた
め、書込みアドレスデータ及び読出しアドレスデータか
ら２フレーム周期のフレームパルスFR,FW（第７図Ａ，
Ｂ）が形成される。そして、書込み側のフレームパルス
FWの変化点を基準にして第７図Ｅ，Ｆに示すようなパル
スRa,Rbが形成され、一方のパルスRaはデータの再読出
し検出用に使用され、従つてそのパルス幅は上述したよ
うにデータ読出しが不可能となる間隔Taに設定される。
同様に、他方のパルスRbはデータの再書込み検出用に使
用され、そのパルス幅はTbに設定される。
め、書込みアドレスデータ及び読出しアドレスデータか
ら２フレーム周期のフレームパルスFR,FW（第７図Ａ，
Ｂ）が形成される。そして、書込み側のフレームパルス
FWの変化点を基準にして第７図Ｅ，Ｆに示すようなパル
スRa,Rbが形成され、一方のパルスRaはデータの再読出
し検出用に使用され、従つてそのパルス幅は上述したよ
うにデータ読出しが不可能となる間隔Taに設定される。
同様に、他方のパルスRbはデータの再書込み検出用に使
用され、そのパルス幅はTbに設定される。
Ｄ 発明が解決しようとする問題点 ところで、従来では書込みと読出しタイミング関係の競
合がデータの書込み又は読出し不可能な間隔Ta,Tb内で
生じた場合には、書込み又は読出しアドレス発生器が直
ちに制御されて、書込みの停止あるいは再読出しモード
が実行される。そのため、この競合状態は必要な画面の
とき発生する場合があり、もしこのようなときにアドレ
ス発生器が制御されて一画面分のデータを削除したり、
同じ画面データを再度読出しすると、静止画の場合はい
ざ知らず、動画の場合には不自然な動きとなつてしま
う。
合がデータの書込み又は読出し不可能な間隔Ta,Tb内で
生じた場合には、書込み又は読出しアドレス発生器が直
ちに制御されて、書込みの停止あるいは再読出しモード
が実行される。そのため、この競合状態は必要な画面の
とき発生する場合があり、もしこのようなときにアドレ
ス発生器が制御されて一画面分のデータを削除したり、
同じ画面データを再度読出しすると、静止画の場合はい
ざ知らず、動画の場合には不自然な動きとなつてしま
う。
そこで、この発明はこのような従来の問題点を解決した
ものであつて、書込みと読出しタイミング関係の競合状
態発生前に書込み又は読出し状態を制御する際、それが
動画の場合であつても、書込み又は読出しアドレス発生
器の制御タイミングを工夫して、動画の場合でも不自然
な動きが起こらないようにしたものである。
ものであつて、書込みと読出しタイミング関係の競合状
態発生前に書込み又は読出し状態を制御する際、それが
動画の場合であつても、書込み又は読出しアドレス発生
器の制御タイミングを工夫して、動画の場合でも不自然
な動きが起こらないようにしたものである。
なお、この発明は走査線数変換用のダウンコンバータに
用いられるフレームシンクロナイザーに限らず、非同期
の入力ビデオ信号を内部基準信号に同期化するようなフ
レームシンクロナイザーにも適用できる。
用いられるフレームシンクロナイザーに限らず、非同期
の入力ビデオ信号を内部基準信号に同期化するようなフ
レームシンクロナイザーにも適用できる。
Ｅ 問題点を解決するための手段 上述の問題点を解決するため、この発明では第１図に示
すように、フレームシンクロナイザー(10)として必要不
可欠なフレームメモリ(3)、書込みアドレス発生器(6)及
び読出しアドレス発生器(13)のほかに、データ比較器(1
6)、書込み及び読出し用の制御回路(20)及び静止画検出
回路(40)が設けられる。
すように、フレームシンクロナイザー(10)として必要不
可欠なフレームメモリ(3)、書込みアドレス発生器(6)及
び読出しアドレス発生器(13)のほかに、データ比較器(1
6)、書込み及び読出し用の制御回路(20)及び静止画検出
回路(40)が設けられる。
書込みアドレス発生器(6)と読出しアドレス発生器(13)
の夫々から得られる書込みアドレスデータと読出しアド
レスデータのうち書込み及び読出しスタートタイミング
を示す書込みアドレスデータと読出しアドレスデータが
比較器(16)に供給されて書込み又は読出しタイミングの
ずれが検出される。このずれに対応した比較パルスPCが
書込み及び読出し用のアドレス制御回路(20)に供給さ
れ、比較パルスPCのパルス幅が書込みタイミングと読出
しタイミングの競合関係が発生する前の所定のタイミン
グ間隔Tc,Td（第６図Ｅ〜Ｈ）よりも狭くなつたときに
アドレス制御回路(20)から制御パルスQW,QRが出力され
る。
の夫々から得られる書込みアドレスデータと読出しアド
レスデータのうち書込み及び読出しスタートタイミング
を示す書込みアドレスデータと読出しアドレスデータが
比較器(16)に供給されて書込み又は読出しタイミングの
ずれが検出される。このずれに対応した比較パルスPCが
書込み及び読出し用のアドレス制御回路(20)に供給さ
れ、比較パルスPCのパルス幅が書込みタイミングと読出
しタイミングの競合関係が発生する前の所定のタイミン
グ間隔Tc,Td（第６図Ｅ〜Ｈ）よりも狭くなつたときに
アドレス制御回路(20)から制御パルスQW,QRが出力され
る。
一方、静止画検出回路(40)では１フレーム前の画像デー
タと現フレームの画像データから静止画像の有無が検出
され、静止画像のときは所定の検出パルスPSが出力され
る。
タと現フレームの画像データから静止画像の有無が検出
され、静止画像のときは所定の検出パルスPSが出力され
る。
書込み又は読出しアドレス発生器(6),(13)は制御パルス
QW,QRと検出パルスPSの双方が同時に得られたときにの
み制御される。従つて、制御パルスQW,QRが得られても
検出パルスPSが得られないときにはアドレス発生器(6)
又は(13)は制御されない。
QW,QRと検出パルスPSの双方が同時に得られたときにの
み制御される。従つて、制御パルスQW,QRが得られても
検出パルスPSが得られないときにはアドレス発生器(6)
又は(13)は制御されない。
Ｆ 作用 このように、書込みタイミングと読出しタイミングの競
合関係が発生する前の予め定められた所定のタイミング
間隔Tc,Tdよりも比較パルスPCが狭くなつても、アドレ
ス発生器(6),(13)は直ちには制御されず、動画中に存在
する静止画像が入力したとき始めてアドレス発生器(6),
(13)が制御される。
合関係が発生する前の予め定められた所定のタイミング
間隔Tc,Tdよりも比較パルスPCが狭くなつても、アドレ
ス発生器(6),(13)は直ちには制御されず、動画中に存在
する静止画像が入力したとき始めてアドレス発生器(6),
(13)が制御される。
従つて、一画面分のデータの削除あるいは再読出しは静
止画像データのところでのみ実行されるから、このよう
な画像処理を実行すれば自然な動きをもつ動画に変換す
ることができる。
止画像データのところでのみ実行されるから、このよう
な画像処理を実行すれば自然な動きをもつ動画に変換す
ることができる。
Ｇ 実施例 Ｇ１ フレームシンクロナイザーの説明 第１図はこの発明に係るフレームシンクロナイザー(10)
を、上述したような走査線数変換用ダウンコンバータの
フレームシンクロナイザーに適用した場合の一例を示す
系統図である。
を、上述したような走査線数変換用ダウンコンバータの
フレームシンクロナイザーに適用した場合の一例を示す
系統図である。
端子(1)に供給されたインターレース走査用の入力ビデ
オ信号SIはA/D変換器(2)において例えば８ビツトのデジ
タル信号に変換されたのちフレームメモリ(3)に供給さ
れる。入力ビデオ信号SIはさらに同期分離回路(4)に供
給されて水平及び垂直同期パルスが分離され、これらが
書込みクロツク発生器(5)に供給されることにより、水
平及び垂直パルスに同期した所定周波数の書込みクロツ
クが形成され、これが書込みアドレス発生器(6)に供給
され、その書込みアドレスに基いてデジタル変換された
入力ビデオ信号SIがフレームメモリ(3)に書込まれる。
オ信号SIはA/D変換器(2)において例えば８ビツトのデジ
タル信号に変換されたのちフレームメモリ(3)に供給さ
れる。入力ビデオ信号SIはさらに同期分離回路(4)に供
給されて水平及び垂直同期パルスが分離され、これらが
書込みクロツク発生器(5)に供給されることにより、水
平及び垂直パルスに同期した所定周波数の書込みクロツ
クが形成され、これが書込みアドレス発生器(6)に供給
され、その書込みアドレスに基いてデジタル変換された
入力ビデオ信号SIがフレームメモリ(3)に書込まれる。
一方、端子(11)に供給された垂直同期信号周期の基準信
号REF・Vが読出しクロツク発生器(12)に供給されて所定
周波数の読出しクロツクが生成され、これが読出しアド
レスの発生器(13)に供給されることにより所定の読出し
アドレスが形成され、これに基づきフレームメモリ(3)
が駆動されて、基準信号REF・Vに同期してデジタルビデ
オ信号が読出しされる。読出されたデジタルビデオ信号
は後段のD/A変換器(14)でアナログ変換され、基準信号
に同期した出力ビデオ信号SOが端子(15)に得られる。
号REF・Vが読出しクロツク発生器(12)に供給されて所定
周波数の読出しクロツクが生成され、これが読出しアド
レスの発生器(13)に供給されることにより所定の読出し
アドレスが形成され、これに基づきフレームメモリ(3)
が駆動されて、基準信号REF・Vに同期してデジタルビデ
オ信号が読出しされる。読出されたデジタルビデオ信号
は後段のD/A変換器(14)でアナログ変換され、基準信号
に同期した出力ビデオ信号SOが端子(15)に得られる。
このようなフレームシンクロナイザー(10)において、こ
の発明ではデータ比較器(16)と、フレームメモリ(3)に
対する書込み又は読出し制御用のアドレス制御回路(20)
と静止画像検出回路(40)とが設けられる。
の発明ではデータ比較器(16)と、フレームメモリ(3)に
対する書込み又は読出し制御用のアドレス制御回路(20)
と静止画像検出回路(40)とが設けられる。
フレームメモリ(3)への書込み、読出しはフレーム単位
で行なわれるため、このフレーム単位を検出するために
書込み及び読出しアドレス発生器(6),(13)から出力され
る夫々のアドレスデータのうち、フレーム情報としての
上位ビツトデータを示すパルスFW,FRが使用され、これ
らがデータ比較器(16)に供給されて書込みタイミングと
読出しタイミングの差PCが検出される。このタイミング
差を表わす比較パルスPCがアドレス制御回路(20)に供給
される。アドレス制御回路(20)は第１及び第２のアドレ
ス制御回路(20A),(20B)で構成されるが、後述するよう
に原理的には第１のアドレス制御回路(20A)だけでよ
い。第１のアドレス制御回路(20A)から説明すると、こ
れは書込みアドレス制御部(21)と読出しアドレス制御部
(22)を有すると共に、上述したタイミング間隔Tc,Tdを
設定するタイミング間隔設定部(23)を有する。
で行なわれるため、このフレーム単位を検出するために
書込み及び読出しアドレス発生器(6),(13)から出力され
る夫々のアドレスデータのうち、フレーム情報としての
上位ビツトデータを示すパルスFW,FRが使用され、これ
らがデータ比較器(16)に供給されて書込みタイミングと
読出しタイミングの差PCが検出される。このタイミング
差を表わす比較パルスPCがアドレス制御回路(20)に供給
される。アドレス制御回路(20)は第１及び第２のアドレ
ス制御回路(20A),(20B)で構成されるが、後述するよう
に原理的には第１のアドレス制御回路(20A)だけでよ
い。第１のアドレス制御回路(20A)から説明すると、こ
れは書込みアドレス制御部(21)と読出しアドレス制御部
(22)を有すると共に、上述したタイミング間隔Tc,Tdを
設定するタイミング間隔設定部(23)を有する。
アドレス制御部(21),(22)はいずれもナンド回路(21N),
(22N)とＤ形フリツプフロツプ(21F),(22F)とで構成さ
れ、ナンド回路(21N),(22N)には比較パルスPCが共通に
供給されると共に、設定部(23)で設定されたパルス幅Tc
の第１のパルスRcがナンド回路(22N)に、パルス幅Tdの
第２のパルスＲｄがナンド回路(21N)に供給される。
(22N)とＤ形フリツプフロツプ(21F),(22F)とで構成さ
れ、ナンド回路(21N),(22N)には比較パルスPCが共通に
供給されると共に、設定部(23)で設定されたパルス幅Tc
の第１のパルスRcがナンド回路(22N)に、パルス幅Tdの
第２のパルスＲｄがナンド回路(21N)に供給される。
これらパルスRc,Rdの発生タイミングは第７図に示すよ
うにパルスFWの変化点を基準にして進相側及び遅相側に
形成されるが、そのパルス幅Tc,Tdは同一でも相違して
もよい。この例は、同一の場合を示す。さらに、この例
では、Tc＝Td＝１フイールド期間に設定されている。
うにパルスFWの変化点を基準にして進相側及び遅相側に
形成されるが、そのパルス幅Tc,Tdは同一でも相違して
もよい。この例は、同一の場合を示す。さらに、この例
では、Tc＝Td＝１フイールド期間に設定されている。
ナンド出力NW,NRは夫々対応するフリツプフロツプ(21
F),(22F)に供給され、これらフリツプフロツプ(21F),(2
2F)の各反転出力端子より得られる第１及び第２の制
御パルスQW,QRのうち、第１の制御パルスQWは第１のゲ
ート回路(30)を構成するアンドゲート(31)に供給され、
第２の制御パルスQRは第２のゲート回路(34)を構成する
アンドゲート(35)に供給される。
F),(22F)に供給され、これらフリツプフロツプ(21F),(2
2F)の各反転出力端子より得られる第１及び第２の制
御パルスQW,QRのうち、第１の制御パルスQWは第１のゲ
ート回路(30)を構成するアンドゲート(31)に供給され、
第２の制御パルスQRは第２のゲート回路(34)を構成する
アンドゲート(35)に供給される。
第２のアドレス制御回路(20B)は第１のアドレス制御回
路(20A)と同様に構成され、従つて、アドレス制御部(2
5),(26)は一対のナンド回路(25N),(26N)とＤ形フリツプ
フロツプ(25F),(26F)で構成され、ナンド回路(25N),(26
N)には比較パルスPCが共通に供給されると共に、タイミ
ング間隔設定部(27)で形成された第３及び第４のパルス
Ra,Rbが対応するナンド回路(25N),(26N)に供給される。
路(20A)と同様に構成され、従つて、アドレス制御部(2
5),(26)は一対のナンド回路(25N),(26N)とＤ形フリツプ
フロツプ(25F),(26F)で構成され、ナンド回路(25N),(26
N)には比較パルスPCが共通に供給されると共に、タイミ
ング間隔設定部(27)で形成された第３及び第４のパルス
Ra,Rbが対応するナンド回路(25N),(26N)に供給される。
第３のパルスRaのパルス幅は読出し不可能領域を示す最
小タイミング間隔Taに設定され（第７図Ｅ）、第４のパ
ルスRbのパルス幅は書込み不可能領域を示す最小タイミ
ング間隔Tbに設定される（同図Ｆ）。最小タイミング間
隔Ta,Tbはいずれも１水平周期程度の長さに選ばれてお
り、それらは同一でも相違してもよい。この例は同一の
場合を示す。
小タイミング間隔Taに設定され（第７図Ｅ）、第４のパ
ルスRbのパルス幅は書込み不可能領域を示す最小タイミ
ング間隔Tbに設定される（同図Ｆ）。最小タイミング間
隔Ta,Tbはいずれも１水平周期程度の長さに選ばれてお
り、それらは同一でも相違してもよい。この例は同一の
場合を示す。
フリツプフロツプ(25F)の反転出力端子より得られる
第３の制御パルスQW′は第１のゲート回路(30)に設けら
れたオアゲート(32)にナンドゲート(31)の出力と共に供
給され、オアゲート(32)のゲート出力はエネーブルパル
スEWとして書込みアドレス発生器(6)に供給される。
第３の制御パルスQW′は第１のゲート回路(30)に設けら
れたオアゲート(32)にナンドゲート(31)の出力と共に供
給され、オアゲート(32)のゲート出力はエネーブルパル
スEWとして書込みアドレス発生器(6)に供給される。
同様に、他方のフリツプフロツプ(26F)の反転出力端子
より得られる第４の制御パルスQR′は第２のゲート回
路(34)に設けられたオアゲート(36)にナンドゲート(35)
の出力と共に供給され、オアゲート(36)のゲート出力は
エネーブルパルスERとして読出しアドレス発生器(13)に
供給される。
より得られる第４の制御パルスQR′は第２のゲート回
路(34)に設けられたオアゲート(36)にナンドゲート(35)
の出力と共に供給され、オアゲート(36)のゲート出力は
エネーブルパルスERとして読出しアドレス発生器(13)に
供給される。
エネーブルパルスEW,ERによつて書込み又は読出し状態
がコントロールされる。フリツプフロツプ(21F),(22F)
に対するクロツクは読出しアドレスデータ形成用の互に
逆相関係にあるクロツクCK，▲▼が利用される。こ
れらフレーム周期のクロツクCK，▲▼はクロツク発
生器(37)で形成される。
がコントロールされる。フリツプフロツプ(21F),(22F)
に対するクロツクは読出しアドレスデータ形成用の互に
逆相関係にあるクロツクCK，▲▼が利用される。こ
れらフレーム周期のクロツクCK，▲▼はクロツク発
生器(37)で形成される。
さて、(40)は静止画像の検出回路であつて、１フレーム
のメモリ(41)によつて遅延された１フレーム前の画像信
号（デジタル信号）と現フレームの画像信号が加算器(4
2)において図の極性をもつて加算されて、これより前後
するフレーム間の動き情報が検出され、この動き情報信
号はこれに含まれるノイズ成分等を除去するためのロー
パスフイルタ(43)を経て絶対値レベル形成回路(44)に供
給されて、動き情報信号の絶対値が求められる。
のメモリ(41)によつて遅延された１フレーム前の画像信
号（デジタル信号）と現フレームの画像信号が加算器(4
2)において図の極性をもつて加算されて、これより前後
するフレーム間の動き情報が検出され、この動き情報信
号はこれに含まれるノイズ成分等を除去するためのロー
パスフイルタ(43)を経て絶対値レベル形成回路(44)に供
給されて、動き情報信号の絶対値が求められる。
絶対値で表わされた動き情報信号は比較器(45)に供給さ
れて、しきい値発生部(46)から供給される所定レベルの
しきい値（デジタル信号）と比較される。動画の場合に
は、動き情報信号のレベルが大きいのに対し、静止画あ
るいは静止画とみなせる動画の場合には動き情報信号の
レベルが比較的小さいことから、上述のしきい値とし
て、この例では静止画とみなせる動画のときに得られる
動き情報信号のレベル近傍に設定される。このような値
に設定すると、動画の場合比較出力は“Ｈ”となり、静
止画の場合“Ｌ”の比較出力が得られる。
れて、しきい値発生部(46)から供給される所定レベルの
しきい値（デジタル信号）と比較される。動画の場合に
は、動き情報信号のレベルが大きいのに対し、静止画あ
るいは静止画とみなせる動画の場合には動き情報信号の
レベルが比較的小さいことから、上述のしきい値とし
て、この例では静止画とみなせる動画のときに得られる
動き情報信号のレベル近傍に設定される。このような値
に設定すると、動画の場合比較出力は“Ｈ”となり、静
止画の場合“Ｌ”の比較出力が得られる。
ここで、取扱う画像信号はすべてデジタル化されたデー
タであるから、一画面の各サンプリング毎に上述のレベ
ル比較動作が実施されることになり、サンプリング単位
で比較出力が得られる。
タであるから、一画面の各サンプリング毎に上述のレベ
ル比較動作が実施されることになり、サンプリング単位
で比較出力が得られる。
比較出力は静止画判定回路(47)に供給されて、１画面単
位で得られる比較出力の値（Ｈ又はＬ）のうち、この例
では“Ｌ”の比較出力が所定の値より少ないとき、これ
を動画とみなし、多いときこれを静止画とみなし、静止
画とみなしたときは“Ｈ”の検出出力PSが得られる。静
止画とみなしたときに得られる検出出力（１フレームの
長さ）PSは上述したアンドゲート(31),(35)に共通に供
給される。
位で得られる比較出力の値（Ｈ又はＬ）のうち、この例
では“Ｌ”の比較出力が所定の値より少ないとき、これ
を動画とみなし、多いときこれを静止画とみなし、静止
画とみなしたときは“Ｈ”の検出出力PSが得られる。静
止画とみなしたときに得られる検出出力（１フレームの
長さ）PSは上述したアンドゲート(31),(35)に共通に供
給される。
Ｇ２ 第１のアドレス制御回路(20A)の動作説明 さて、このように構成されたフレームシンクロナイザー
(10)の動作を、競合が発生する前の状態を中心に説明す
ると、第２図は書込みアドレスが遅れている状態で、実
線図示は再読出しモードに制御される前の波形図を、破
線図示は再読出しモードに制御されたときの波形図を示
す。
(10)の動作を、競合が発生する前の状態を中心に説明す
ると、第２図は書込みアドレスが遅れている状態で、実
線図示は再読出しモードに制御される前の波形図を、破
線図示は再読出しモードに制御されたときの波形図を示
す。
比較器(16)に供給されるパルスFR（第２図Ｂ）はフレー
ムクロツクCK（読出しアドレスデータのうちMSBデータ
と同期している）と同期して生成されるが、時間的には
若干遅れて出力される。書込み及び読出し間隔がτまで
接近したパルスFR,FW（同図Ｂ，Ｃ）が供給されると比
較器(16)からは夫々の変化点を示す比較パルスPC（同図
Ｄ）が出力される。
ムクロツクCK（読出しアドレスデータのうちMSBデータ
と同期している）と同期して生成されるが、時間的には
若干遅れて出力される。書込み及び読出し間隔がτまで
接近したパルスFR,FW（同図Ｂ，Ｃ）が供給されると比
較器(16)からは夫々の変化点を示す比較パルスPC（同図
Ｄ）が出力される。
一方、タイミング間隔設定部(23)からは予め定められた
所定のタイミング間隔Tc,Tdを有する第１及び第２のパ
ルスRc,Rdが出力され、これが対応するナンド回路(21
N),(22N)に比較パルスPCと共に供給されるため、同図
Ｄ，Ｅに示すようにパルス幅τが第１のパルスRcのパル
ス幅Tcよりも狭いときには、ナンド回路(22N)からナン
ド出力NR（同図Ｆ）が出力される。このとき、フリツプ
フロツプ(22F)には位相反転されたクロツク▲▼
（同図Ｇ）が供給されているため、その立上りエツジで
入力データが取込まれるものとすれば、フリツプフロツ
プ出力たる第２の制御パルスQRは“Ｈ”に反転する（同
図Ｈ）。
所定のタイミング間隔Tc,Tdを有する第１及び第２のパ
ルスRc,Rdが出力され、これが対応するナンド回路(21
N),(22N)に比較パルスPCと共に供給されるため、同図
Ｄ，Ｅに示すようにパルス幅τが第１のパルスRcのパル
ス幅Tcよりも狭いときには、ナンド回路(22N)からナン
ド出力NR（同図Ｆ）が出力される。このとき、フリツプ
フロツプ(22F)には位相反転されたクロツク▲▼
（同図Ｇ）が供給されているため、その立上りエツジで
入力データが取込まれるものとすれば、フリツプフロツ
プ出力たる第２の制御パルスQRは“Ｈ”に反転する（同
図Ｈ）。
さて、書込み及び読出しタイミングの間隔が接近して上
述のように比較パルスPCのパルス幅τが第１のパルスRc
のパルス幅Tcよりも狭くなつている状態のとき、端子
(1)に入力するビデオ信号が動画である場合には、静止
画検出回路(40)の検出出力PS（同図Ｉ）は“Ｌ”であ
る。しかし、動画といつてもその間には、殆んどの場合
数フレームの期間に亘る静止画が存在する。このよう
に、全体としてみれば動画であるが、数フレームという
短かな期間中に存在する静止画が静止画検出回路(40)で
検出される。
述のように比較パルスPCのパルス幅τが第１のパルスRc
のパルス幅Tcよりも狭くなつている状態のとき、端子
(1)に入力するビデオ信号が動画である場合には、静止
画検出回路(40)の検出出力PS（同図Ｉ）は“Ｌ”であ
る。しかし、動画といつてもその間には、殆んどの場合
数フレームの期間に亘る静止画が存在する。このよう
に、全体としてみれば動画であるが、数フレームという
短かな期間中に存在する静止画が静止画検出回路(40)で
検出される。
説明の便宜上、第２図の期間Ｉの現フレームでこの静止
画が検出された場合には、期間Ｉのみ“Ｈ”となる検出
出力PSが得られる（同図Ｉ）。この検出出力PSによつて
アンドゲート(35)がオンし、第２の制御パルスQRはこの
アンドゲート(35)を経てオアゲート(36)に供給されるた
め、オアゲート(36)からは同図Ｊに示すエネーブルパル
スERが得られる。
画が検出された場合には、期間Ｉのみ“Ｈ”となる検出
出力PSが得られる（同図Ｉ）。この検出出力PSによつて
アンドゲート(35)がオンし、第２の制御パルスQRはこの
アンドゲート(35)を経てオアゲート(36)に供給されるた
め、オアゲート(36)からは同図Ｊに示すエネーブルパル
スERが得られる。
このエネーブルパルスERの反転によつて読出しアドレス
発生器(13)が制御されて期間Ｉに続いて期間IIも同一フ
レーム、この例では偶数フレームの読出しモードにコン
トロールされる（同図Ｂ破線図示）。
発生器(13)が制御されて期間Ｉに続いて期間IIも同一フ
レーム、この例では偶数フレームの読出しモードにコン
トロールされる（同図Ｂ破線図示）。
その結果、期間IIでは比較パルスPCが“Ｌ”に、ナンド
出力NRが“Ｈ”に、従つて、第２の制御パルスRcが
“Ｌ”に夫々反転する（同図Ｄ，Ｆ，Ｈ破線図示）。ま
た、検出出力PSは期間Ｉのみ“Ｈ”であるから、これら
のレベル関係でエネーブルパルスERは“Ｌ”に反転し、
期間IIのみ再読出しモードにコントロールされる。
出力NRが“Ｈ”に、従つて、第２の制御パルスRcが
“Ｌ”に夫々反転する（同図Ｄ，Ｆ，Ｈ破線図示）。ま
た、検出出力PSは期間Ｉのみ“Ｈ”であるから、これら
のレベル関係でエネーブルパルスERは“Ｌ”に反転し、
期間IIのみ再読出しモードにコントロールされる。
このように書込みタイミングが次第に遅くなり、比較パ
ルスPCのパルス幅τが第１のパルスRcのタイミング間隔
TCよりも狭くなつた場合で、検出出力PSが得られたとき
のみ、この検出出力PSが得られた次のフレーム期間IIが
再読出しモードにコントロールされることになる。
ルスPCのパルス幅τが第１のパルスRcのタイミング間隔
TCよりも狭くなつた場合で、検出出力PSが得られたとき
のみ、この検出出力PSが得られた次のフレーム期間IIが
再読出しモードにコントロールされることになる。
なお、一方のフリツプフロツプ(21F)にはクロツクCK
（同図Ａ）が供給されているので、その反転出力端子
より出力される第１の制御パルスQW（図示せず）は
“Ｌ”であるから検出出力PSが“Ｈ”であつても、エネ
ーブルパルスEWは“Ｌ”のままであつて、書込みアドレ
ス発生器(6)は制御されない。
（同図Ａ）が供給されているので、その反転出力端子
より出力される第１の制御パルスQW（図示せず）は
“Ｌ”であるから検出出力PSが“Ｈ”であつても、エネ
ーブルパルスEWは“Ｌ”のままであつて、書込みアドレ
ス発生器(6)は制御されない。
これに対し、書込みタイミングが次第に進むような傾向
にある場合で、第３図に示すように比較パルスPCが予め
設定されたタイミング間隔Tdよりも狭くなると、そのと
き得られるナンド出力NWがクロツクCKの立上りタイミン
グで取込まれるために、第１の制御パルスQWが“Ｈ”に
反転する（第３図Ｇ）。この状態のとき検出出力PS（同
図Ｈ）が得られると、このとき始めて、エネーブルパル
スEWが“Ｈ”に反転して書込みアドレス発生器(6)が期
間Ｉの間だけ再書込みモードにコントロールされ、これ
によつて結果的には１フレーム分の情報が捨てられるこ
とになる。
にある場合で、第３図に示すように比較パルスPCが予め
設定されたタイミング間隔Tdよりも狭くなると、そのと
き得られるナンド出力NWがクロツクCKの立上りタイミン
グで取込まれるために、第１の制御パルスQWが“Ｈ”に
反転する（第３図Ｇ）。この状態のとき検出出力PS（同
図Ｈ）が得られると、このとき始めて、エネーブルパル
スEWが“Ｈ”に反転して書込みアドレス発生器(6)が期
間Ｉの間だけ再書込みモードにコントロールされ、これ
によつて結果的には１フレーム分の情報が捨てられるこ
とになる。
Ｇ３ 第２のアドレス制御回路(20B)の動作説明 ところで、上述ではτ＜Tc,Tdのタイミング関係にある
状態で、静止画像が検出されたときの動作を説明した
が、このようなタイミング関係にあつても静止画像が全
く検出されない状態も起り得るかも知れない。このよう
なとき、何らの手段も講じないと書込みあるいは読出し
が不可能になつてしまう。
状態で、静止画像が検出されたときの動作を説明した
が、このようなタイミング関係にあつても静止画像が全
く検出されない状態も起り得るかも知れない。このよう
なとき、何らの手段も講じないと書込みあるいは読出し
が不可能になつてしまう。
そこで、第１図に示す例はこのようなことが起きないよ
うに第２のアドレス制御回路(20B)が設けられ、例えば
第４図Ｂ，Ｃに示すように書込みタイミングが遅れて間
隔τが、読出し不可能領域を示す最小タイミング間隔Ta
よりも狭くなつたときには、同図Ｄの比較パルスPCが得
られる。このように、第３のパルスRaのパルス幅Ta（第
４図Ｅ）よりも比較パルスPCのパルス幅τが狭くなる
と、クロツク▲▼で取込まれるナンド出力NR′（同
図Ｆ，Ｇ）が“Ｌ”であるため、第４の制御パルスQR′
が“Ｈ”に反転し（同図Ｈ）、上述したと同様に再読出
しモードに制御される。
うに第２のアドレス制御回路(20B)が設けられ、例えば
第４図Ｂ，Ｃに示すように書込みタイミングが遅れて間
隔τが、読出し不可能領域を示す最小タイミング間隔Ta
よりも狭くなつたときには、同図Ｄの比較パルスPCが得
られる。このように、第３のパルスRaのパルス幅Ta（第
４図Ｅ）よりも比較パルスPCのパルス幅τが狭くなる
と、クロツク▲▼で取込まれるナンド出力NR′（同
図Ｆ，Ｇ）が“Ｌ”であるため、第４の制御パルスQR′
が“Ｈ”に反転し（同図Ｈ）、上述したと同様に再読出
しモードに制御される。
この場合には、動画の１フレーム分が再利用されるが、
これは止むを得ない。
これは止むを得ない。
書込みタイミングが進んでタイミング間隔τが書込み不
可能領域を示す最小タイミング間隔Tbよりも狭くなつた
ときには、書込みアドレス制御部(25)が動作して第３の
制御パルスQW′によつて書込みモードが制御される。そ
の動作説明に供する波形図を第５図に示す。ただし、そ
の詳細な説明は割愛する。
可能領域を示す最小タイミング間隔Tbよりも狭くなつた
ときには、書込みアドレス制御部(25)が動作して第３の
制御パルスQW′によつて書込みモードが制御される。そ
の動作説明に供する波形図を第５図に示す。ただし、そ
の詳細な説明は割愛する。
なお、図示はしないが、第１と第２の制御パルスQW,QR
のオアをとつて表示手段に供給すれば、書込みと読出し
のタイミング間隔が予め設定されたタイミング間隔Tc,T
dよりも狭くなつていることを視覚的に確認することが
できる。
のオアをとつて表示手段に供給すれば、書込みと読出し
のタイミング間隔が予め設定されたタイミング間隔Tc,T
dよりも狭くなつていることを視覚的に確認することが
できる。
同様に、第３と第４の制御パルスQW′，QR′のオアをと
つて表示手段に供給すれば、書込みと読出しのタイミン
グ間隔が読出しあるいは書込み不可能な最小タイミング
間隔Ta,Tbよりも狭くなつていることを視覚的に確認す
ることができる。
つて表示手段に供給すれば、書込みと読出しのタイミン
グ間隔が読出しあるいは書込み不可能な最小タイミング
間隔Ta,Tbよりも狭くなつていることを視覚的に確認す
ることができる。
Ｈ 発明の効果 以上説明したようにこの発明では、特に書込みスタート
タイミングと読出しスタートタイミングが次第に接近し
て、接近したスタートタイミング間隔が予め設定された
所定のタイミング間隔Tc,Tdに入つた場合で、しかもこ
のようなタイミング関係にある状態で静止画像が検出さ
れた場合に限り、書込み又は読出しアドレス発生器(6),
(13)を制御して同一フレームデータの削除あるいは再読
出しを実行するようにしたものであるから、データの削
除あるいは再利用は静止画像データのみとなり、データ
の削除あるいは再利用に伴なう動画の動きの不自然さを
改善することができる。
タイミングと読出しスタートタイミングが次第に接近し
て、接近したスタートタイミング間隔が予め設定された
所定のタイミング間隔Tc,Tdに入つた場合で、しかもこ
のようなタイミング関係にある状態で静止画像が検出さ
れた場合に限り、書込み又は読出しアドレス発生器(6),
(13)を制御して同一フレームデータの削除あるいは再読
出しを実行するようにしたものであるから、データの削
除あるいは再利用は静止画像データのみとなり、データ
の削除あるいは再利用に伴なう動画の動きの不自然さを
改善することができる。
しかも、この発明ではこのような制御を自動的に行なう
ことができるから、手動操作の場合よりも静止画像の検
出が正確となり、データを削除したり再利用しても動画
の動きが、より自然なものとなる。
ことができるから、手動操作の場合よりも静止画像の検
出が正確となり、データを削除したり再利用しても動画
の動きが、より自然なものとなる。
第１図はこの発明に係るフレームシンクロナイザーの一
例を示す系統図、第２図〜第５図は夫々この発明の動作
説明に供する波形図、第６図及び第７図は夫々従来のフ
レームシンクロナイザーの動作説明に供する図である。 (10)はフレームシンクロナイザー、(3)はフレームメモ
リ、(6),(13)はアドレス発生器、(16)は比較器、(20),
(20A),(20B)はアドレス制御回路、(21),(22),(25),(26)
はアドレス制御部、(40)は静止画検出回路、(47)は静止
画判定回路、(30),(34)は第１，第２のゲート回路、QW,
QR,QW′,QR′は第１〜第４の制御パルス、PSは検出出力
である。
例を示す系統図、第２図〜第５図は夫々この発明の動作
説明に供する波形図、第６図及び第７図は夫々従来のフ
レームシンクロナイザーの動作説明に供する図である。 (10)はフレームシンクロナイザー、(3)はフレームメモ
リ、(6),(13)はアドレス発生器、(16)は比較器、(20),
(20A),(20B)はアドレス制御回路、(21),(22),(25),(26)
はアドレス制御部、(40)は静止画検出回路、(47)は静止
画判定回路、(30),(34)は第１，第２のゲート回路、QW,
QR,QW′,QR′は第１〜第４の制御パルス、PSは検出出力
である。
Claims (1)
- 【請求項１】書込みアドレス発生器と読出しアドレス発
生器の夫々から得られる書込みアドレスデータと読出し
アドレスデータによつて入力信号の書込み及び読出しが
制御されるメモリを有し、 書込み及び読出しスタートタイミングを示す書込みアド
レスデータと読出しアドレスデータが比較器に供給され
て書込み又は読出しタイミングのずれが検出され、 このずれに対応した比較パルスが書込み及び読出し用の
アドレス制御回路に供給され、 上記比較パルスのパルス幅が書込みと読出しの競合が発
生する前の所定のタイミング間隔よりも狭くなつたとき
に上記アドレス制御回路から得られる出力と、静止画像
を検出したときに得られる検出出力が共に得られたと
き、上記書込み又は読出しアドレス発生器が制御される
ようになされたフレームシンクロナイザー。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60079986A JPH0659092B2 (ja) | 1985-04-15 | 1985-04-15 | フレ−ムシンクロナイザ− |
| CA000506199A CA1250948A (en) | 1985-04-15 | 1986-04-09 | Video signal control circuit |
| US06/850,551 US4698676A (en) | 1985-04-15 | 1986-04-11 | Video signal control circuit |
| AU56071/86A AU585336B2 (en) | 1985-04-15 | 1986-04-14 | Video signal control circuit |
| EP86105208A EP0201740B1 (en) | 1985-04-15 | 1986-04-15 | Video signal control circuit |
| DE8686105208T DE3685850T2 (de) | 1985-04-15 | 1986-04-15 | Videosignalsteuerschaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60079986A JPH0659092B2 (ja) | 1985-04-15 | 1985-04-15 | フレ−ムシンクロナイザ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61238179A JPS61238179A (ja) | 1986-10-23 |
| JPH0659092B2 true JPH0659092B2 (ja) | 1994-08-03 |
Family
ID=13705631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60079986A Expired - Lifetime JPH0659092B2 (ja) | 1985-04-15 | 1985-04-15 | フレ−ムシンクロナイザ− |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4698676A (ja) |
| EP (1) | EP0201740B1 (ja) |
| JP (1) | JPH0659092B2 (ja) |
| AU (1) | AU585336B2 (ja) |
| CA (1) | CA1250948A (ja) |
| DE (1) | DE3685850T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62206976A (ja) * | 1986-03-06 | 1987-09-11 | Pioneer Electronic Corp | ビデオメモリ−の制御装置 |
| US4942462A (en) * | 1987-07-15 | 1990-07-17 | Fuji Photo Film Co., Ltd. | Photographic printer having a CRT for illuminating an original with a flying spot to print an image of the original |
| JPH0216881A (ja) * | 1988-07-05 | 1990-01-19 | Sony Corp | スーパーインポーズ装置 |
| JP2889276B2 (ja) * | 1989-05-13 | 1999-05-10 | シャープ株式会社 | 映像信号の方式変換装置 |
| JP2984311B2 (ja) * | 1990-04-04 | 1999-11-29 | キヤノン株式会社 | 静止画像再生装置 |
| US5353063A (en) * | 1990-04-04 | 1994-10-04 | Canon Kabushiki Kaisha | Method and apparatus for processing and/or displaying image data based on control data received with the image data |
| JP3114228B2 (ja) * | 1991-04-26 | 2000-12-04 | 株式会社日立製作所 | 画像処理装置 |
| US5488389A (en) * | 1991-09-25 | 1996-01-30 | Sharp Kabushiki Kaisha | Display device |
| FR2683966B1 (fr) * | 1991-11-20 | 1998-06-05 | Jacques Guichard | Procede de synchronisation du circuit de balayage d'un appareil de visualisation d'images. |
| JP2585957B2 (ja) * | 1992-08-18 | 1997-02-26 | 富士通株式会社 | ビデオデータ変換処理装置とビデオデータ変換装置を有する情報処理装置 |
| TWI349259B (en) * | 2006-05-23 | 2011-09-21 | Au Optronics Corp | A panel module and power saving method thereof |
| CN105048643B (zh) | 2010-02-08 | 2018-08-03 | 飞利浦知识产权企业有限公司 | 输入寄生金属检测 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1576621A (en) * | 1976-03-19 | 1980-10-08 | Rca Corp | Television synchronizing apparatus |
| DE2617884C2 (de) * | 1976-04-23 | 1985-03-21 | Robert Bosch Gmbh, 7000 Stuttgart | Normwandler für Fernsehsignale |
| GB1597485A (en) * | 1977-03-21 | 1981-09-09 | Rca Corp | Television picture positioning apparatus |
| JPS6053940B2 (ja) * | 1978-05-19 | 1985-11-28 | 株式会社東京放送 | フレ−ムシンクロナイザにおける書き込み禁止制御回路 |
| JPS5654479A (en) * | 1979-10-12 | 1981-05-14 | Hitachi Ltd | Picture image data processor |
| US4403250A (en) * | 1980-03-18 | 1983-09-06 | Micro Consultants Limited | Processing of T.V. pictures for subsequent stop mode reproduction |
| JPS6360960B2 (ja) * | 1980-10-22 | 1988-11-25 | ||
| DE3041898A1 (de) * | 1980-11-06 | 1982-06-09 | Robert Bosch Gmbh, 7000 Stuttgart | Synchronisiersystem fuer fernsehsignale |
| JPS6057793A (ja) * | 1983-09-08 | 1985-04-03 | Nec Corp | 動き検出回路 |
| US4573080A (en) * | 1984-06-28 | 1986-02-25 | Rca Corporation | Progressive scan television receiver with adaptive memory addressing |
-
1985
- 1985-04-15 JP JP60079986A patent/JPH0659092B2/ja not_active Expired - Lifetime
-
1986
- 1986-04-09 CA CA000506199A patent/CA1250948A/en not_active Expired
- 1986-04-11 US US06/850,551 patent/US4698676A/en not_active Expired - Lifetime
- 1986-04-14 AU AU56071/86A patent/AU585336B2/en not_active Ceased
- 1986-04-15 EP EP86105208A patent/EP0201740B1/en not_active Expired
- 1986-04-15 DE DE8686105208T patent/DE3685850T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| AU585336B2 (en) | 1989-06-15 |
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