JPH0574987B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は内部基準同期信号に対して非同期な
入力ビデオ信号を内部基準同期信号に同期化して
出力するフレームシンクロナイザーに関する。

〔従来の技術〕

フレームシンクロナイザーはフレームメモリを
有し、デジタル化された入力ビデオ信号が、この
入力ビデオ信号の同期信号（以下、必要に応じて
単に、基準信号という）で形成されたアドレスデ
ータによつてフレームメモリに書き込まれ、フレ
ームメモリに書き込まれた入力ビデオ信号が基準
同期信号（以下、内部基準信号という）で形成さ
れたアドレスデータによつてフレームメモリから
読み出されるように構成されている。すなわち、
フレームシンクロナイザーは、内部基準信号に対
して非同期な入力ビデオ信号を内部基準信号に同
期化して出力するものである。

このように入力ビデオ信号は一般に内部基準信
号とは非同期であるために、フレームメモリへの
データ書込み読出しの過程において、そのメモリ
容量が２フレーム程度ある場合には、フレームメ
モリは書込みを行つてから読出しを行なう必要が
あり、そのため１日に１回程度の割合で書込みと
読出しの競合が発生する。

これは、入力ビデオ信号用の基準信号発生器
（多くの場合、その基準発振器としては水晶発振
器が使用される）の精度、従つて水晶発振器の精
度と、内部基準信号発生器に設けられた水晶発振
器の精度が異なるからである。

従来では、この書込みと読出しの競合が発生し
た場合、例えば書込みが先行し過ぎた場合には書
込み用のフレームアドレス（若しくはフイールド
アドレス）を１フレーム期間停止して一画面分の
データを削除し、読出しが先行し過ぎた場合には
競合フレームから同じ画面のデータを再度読出し
を行うことにより、メモリの飛び越しが起こらな
いようにしている。

例えば、読出しタイミングに対し書込みタイミ
ングが遅れてくると、第７図Ａ，Ｂのように書込
みタイミング（図は書込みアドレスデータで図
示）が読出しタイミングに次第に接近し、遂には
書込みと読出しタイミングが一致してしまう。そ
のため、このように書込みが遅れる傾向にある場
合には、データ読出しが不可能となる最小接近間
隔すなわち、最小タイミング間隔Taまで両タイ
ミングが接近したとき同一フレームデータの再読
出しモードに制御される。

上述とは逆に、読出しタイミングに対し書込み
タイミングが進んでくると、第７図Ｃ，Ｄのよう
に書込みタイミングが読出しタイミングに次第に
接近し、遂には書込みと読出しタイミングが一致
してしまう。そのため、このように書込みが進む
傾向にある場合には、データ書込みが不可能とな
る最小タイミング間隔Tbまで両タイミングが接
近したとき同一フレームデータの再書込みモード
に制御される。

このような書込み及び読出しモードの制御を行
なうため、書込みアドレスデータ及び読出しアド
レスデータから２フレーム周期のフレームパルス
F_R，F_W（第８図Ａ，Ｂ）形成される。そして、書
込み側のフレームパルスF_Wの変化点を基準にし
て第８図Ｃ，Ｄに示すようなパルスRa，Rbが形
成され、一方のパルスはデータの再読出し検出用
に使用され、従つてそのパルス幅は上述したよう
にデータ読出しが不可能となる間隔Taに設定さ
れる。同様に、他方のパルスTbはデータの再書
込み検出用に使用され、そのパルス幅はTbに設
定される。

〔発明が解決しようとする問題点〕

ところで、従来のフレームシンクロナイザーで
は、内部基準信号と非同期の状態で入力ビデオ信
号を同期化するようにしているため、電源オン時
の非同期の状態によつて上述した書込みと読出し
の競合発生タイミングが異なり、確定しない。

そのため、この競合が必要な画面のとき発生す
る可能性があるから、このような場合に従来のご
とく一画面分のデータを削除したり、同じ画面デ
ータを再度読出しすると、静止画の場合はあまり
目立たないが、動画の場合には不自然な動きとな
つてしまう。

そこで、この発明はこのような従来の問題点を
解決したものであつて、電源オンしてから少くと
も数時間の間はフレームメモリの飛び起しが発生
しないようにして、動画の場合でも不自然な動き
が起こらないようにしたものである。

なお、この発明は走査線数変換用のダウンコン
バータに用いられるフレームシンクロナイザーに
限らず、非同期の入力ビデオ信号を内部基準信号
に同期化するようなフレームシンクロナイザーに
も適用できる。

〔問題点を解決するための手段〕

上述の問題点を解決するため、この発明では第
１図に示すように、フレームシンクロナイザー１
０として必要不可欠なフレームメモリ３、書込み
アドレス発生器６及び読出しアドレス発生器１３
のほかに、データ比較器１６と書込み及び読出し
用の制御回路２０が設けられる。

書込みアドレス発生器６と読出しアドレス発生
器１３の夫々から得られる書込みアドレスデータ
と読出しアドレスデータのうち書込み及び読出し
スタートタイミングを示す書込みアドレスデータ
と読出しアドレスデータが比較器１６に供給され
て書込み又は読出しタイミングのずれが検出され
る。このずれに対応した比較パルスP_Cが書込み
及び読出し用の制御回路２０に供給され、比較パ
ルスP_Cのパルス幅が書込み又は読出し不可能な
最小タイミング間隔Ta，Tbよりも狭くなつたと
き、制御回路２０の出力で書込み又は読出し状態
が制御される。

そして、少くとも電源オン時から一定時間（実
施例では１フレーム）だけ最小タイミング間隔が
大きくなるように（Ta→Tc，Tb→Td）、この例
では１フイールド期間が最小タイミング間隔Tc，
Tdとなるように強制的に変更される。

〔作用〕

このように、電源オン時に書込み又は読出し不
可能な最小タイミング間隔を強制的に変更すれ
ば、比較パルスP_Cのパルス幅が変更後の最小タ
イミング間隔よりも狭くなつているときには、直
ちに書込み又は読出し状態が制御されるために、
電源オン直後に一画面分のデータ削除若しくは同
一画面データの再読出しが実行される（第５図、
第６図参照）。

そのため、書込みと読出しの競合は、電源オン
時から少なくとも数時間の間は発生せず、必要な
画面のとき一画面分を削除したり、再利用するよ
うな事態は発生器しない。従つて、自然な動きを
もつ動画に変換できる。

〔実施例〕

第１図はこの発明に係るフレームシンクロナイ
ザー１０の一例を示す系統図である。

端子１に供給されたインターレース走査用の入
力ビデオ信号S_IはＡ／Ｄ変換器２において例えば
８ビツトのデジタル信号に変換されたのちフレー
ムメモリ３に供給される。入力ビデオ信号S_Iはさ
らに同期分離回路４に供給されて水平及び垂直同
期パルスが分離され、これらが書込みクロツク発
生器５に供給されることにより、水平及び垂直パ
ルスに同期した所定周波数の書込みクロツクが形
成され、これが書込みアドレス発生器６に供給さ
れ、その書込みアドレスに基いてデイジタル変換
された入力ビデオ信号S_Iがフレームメモリ３に書
込まれる。

一方、端子１１に供給された基準垂直同期信号
REF・Ｖが読出しクロツク発生器１２に供給さ
れて所定周波数の読出しクロツクが生成され、こ
れが読出しアドレスの発生器１３に供給されるこ
とにより所定の読出しアドレスが形成され、これ
に基づきフレームメモリ３が駆動されて、基準垂
直同期信号REF・Ｖに同期してデジタルビデオ
信号が読出される。読出されたデイジタルビデオ
信号は後段のＤ／Ａ変換器１４でアナログ変換さ
れ、内部基準信号に同期した出力ビデオ信号So
が端子１５に得られる。

このようなフレームシンクロナイザー１０にお
いて、この発明ではデータ比較器１６と、フレー
ムメモリ３に対する書込み又は読出し制御用の制
御回路２０が設けられる。

フレームメモリ３への書込み、読出しはフレー
ム単位で行われる。このフレーム単位を検出する
ために書込み及び読出しアドレス発生器６，１３
から出力される夫々のアドレスデータのうち、フ
レーム単位を示すビツトデータ（この場合、
MSBビツトデータ）であるフレームパルスFW，
FR（第３図Ｂ，第３図Ｃ参照）が使用される。

これらのパルスFW，FRが排他的否論理和
（エクスクルーシブ・ノア）回路であるデータ比
較器１６に供給される。そして、このデータ比較
器１６により書込みタイミングと読出しタイミン
グの差が比較パルスPc（第３図Ｄ参照）として検
出される。この場合、比較パルスPcのローレベ
ル期間が書込みと読出しの開始タイミングの差及
び終了タイミングの差を示している。このタイミ
ング差を表す比較パルスPcが制御回路２０に供
給される。

制御回路２０は書込みアドレス制御部２１と読
出しアドレス制御部２２を有すると共に、書込み
及び読出し不可能なタイミング間隔を設定するタ
イミング間隔設定部２３を有する。

アドレス制御部２１，２２はいずれもナンド回
路２１Ｎ，２２ＮとＤ形フリツプフロツプ２１
Ｆ，２２Ｆとで構成され、ナンド回路２１Ｎ，２
２Ｎには比較パルスP_Cが共通に供給されると共
に、設定部２３で設定された所定のパルス幅を有
する第１〜第４のパルスPa〜Pdが転換的に供給
される。

そのため、タイミング間隔設定部２３は第１及
び第２のパルス形成部２５，２６を有し、第１の
パルス形成部２５では読出し不可能領域を示す最
小タイミング間隔Taに設定された第１のパルス
Pa（第８図Ｃ）と、書込み不可能領域を示す最小
タイミング間隔Tbに設定された第２のパルスRb
（第８図）が形成される。これらパルスRa，Rb
の発生タイミングは第８図に示すようにパルス
F_Wの変化点を基準にして進相側及び遅相側に形
成される。最小タイミング間隔Ta，Tbはいずれ
も１水平周期程度の長さに選ばれており、それら
は同一でも相違してもよい。この例は同一の場合
を示す。

第２のパルス形成部２６では電源オン時に使用
する書込み及び読出し不可能領域を示すタイミン
グ間隔Tc，Td（第７図Ｅ〜Ｈ）に設定された第
３及び第４のパルスRc，Rdが生成される。この
例では最小タイミング間隔Ta，Tbと同様に、
Tc＝Tdに設定される。このようなことから、第
１及び第２のパルス形成部２５，２６はいずれも
モノマルチ等で構成することができる。

第１〜第４のパルスRa〜Rdはスイツチング回
路２７に供給されて、第１及び第３のパルスRa，
Rcがナンド回路２２Ｎに、第２及び第４のパル
スRb，Rdが他方のナンド回路２１Ｎに夫々転換
的に供給されるようにスイツチング制御される。
第３及び第４のパルスRc，Rdは電源オン時に供
給される。

そのため、このスイツチング回路２７には電源
オンパルス形成回路２８からのオンパルスPoが
供給される。オンパルスPoは電源オン時よりも
一定の期間、例えば１〜数フイールドの期間に亘
つて発生するようになされている。

この例では、さらに電源オン後の任意の時間に
第１、第２のパルスRa，Rbに代えて第３及び第
４のパルスRc，Rdを選択できるように構成され
ている。このとき使用するスイツチング制御パル
スをリセツトパルスP_Rとすれば、このリセツト
パルスP_RはオンパルスPoと共に、オアゲート２
９を介してスイツチング制御回路２７に供給され
る。

リセツトパルスP_Rは操作者の手動操作によつ
て発生し、その発生している期間はオンパルス
Poと同じく１〜数フイールドの期間に設定でき
る。

なお、この手動切換は後述する書込みと読出し
の競合状態を事前に検出するための競合検出回路
４０を付設した場合に使用して好適である。

ナンド出力N_W，N_Rは夫々対応するフリツプフ
ロツプ２１Ｆ，２２Ｆに供給されて、対応する書
込み及び読出し用のエネーブルパルスE_W，E_Rが
形成され、これによつて書込み又は読出し状態が
コントロールされる。フリツプフロツプ２１Ｆ，
２２Ｆに対するクロツクは読出しアドレスデータ
形成用の互に逆相関係にあるクロツクCK，が
利用される。これらフレーム周期のクロツクCK，
CKはクロツク発生器２５で形成される。３６は
インバータである。

さて、このように構成されたフレームシンクロ
ナイザー１０の動作を競合状態を中心に説明する
すると、第３図は書込みアドレスが遅れている状
態で、実線図示は再読出しモードに制御される前
の波形図を、破線図示は再読出しモードに制御さ
れたときの波形図を示す。

比較器１６に供給されるパルスF_R（第３図Ｂ）
はフレームクロツクCK（読出しアドレスデータの
うちMSBデータと同期している）と同期して生
成されるが、時間的には若干遅れて出力される。
書込み及び読出し間隔がτまで接近したパルス
F_R，F_W（第３図Ｂ，Ｃ）が供給されると比較器１
６からは夫々の変化点を示す比較パルスP_C（同図
Ｄ）が出力される。

一方、通常の動作モードではスイツチング回路
２７は図示のように切換えられているので、第１
及び第２のパルスRa，Rbが対応するナンド回路
２１Ｎ，２２Ｎに比較パルスP_Cと共に供給され
るため、パルス幅τがパルスRaのパルス幅Ta
（第３図Ｅ）よりも狭いときには、ナンド回路２
２Ｎからナンド出力N_R（同図Ｆ）が出力され、こ
のときフリツプフロツプ２２Ｆには位相反転され
たクロツク信号（同図Ｇ）が供給されている
ため、その立上りエツジで入力データが取込まれ
るものとすれば、フリツプフロツプ出力たるエネ
ーブルパルスE_R“Ｌ”に反転する（同図Ｈ）。

このエネーブルパルスE_Rの反転によつて読出
しアドレス発生器１３が制御されて期間に続い
て期間も同一フレーム、この例では偶数フレー
ムの読出しモードにコントロールされる（同図Ｂ
破線図示）。

その結果、期間では比較パルスP_Cが“Ｌ”
で、ナンド出力N_R“Ｈ”に変化するので（同図
Ｄ，Ｆ破線図示）、エネーブルパルスE_R“は“Ｈ”
に反転し、期間のみ再読出しモードにコントロ
ールされる。

このように書込みタイミングが次第に遅くな
り、比較パルスP_Cのパルス幅τが最小タイミン
グ間隔Taより狭くなると、直ちにエネーブルパ
ルスE_Rが反転して、読出しアドレス発生器１３
を再読出しモードにコントロールする。従つて、
書込みタイミングが遅れているときは、読出しア
ドレス制御部２２のみ動作し、書込みアドレス制
御部２１は動作しない。これに対し、書込みタイ
ミングが次第に進むような傾向にある場合で、第
４図に示すように比較パルスP_Cが最小タイミン
グ間隔Tbよりも狭くなると、そのとき得られる
ナンド出力N_WがクロツクCKの立上りタイミング
で取込まれるために、エネーブルパルスE_Wが
“Ｌ”に反転して書込みアドレス発生器６が期間
の間だけ再書込みモードにコントロールされ、
これによつて結果的には１フレーム分の情報が捨
てられることになる。

さて、電源オン時には書込みタイミングと読出
しタイミングの相対的関係は不定であるから、こ
のときは次のような動作が実行される。

まず、電源オン時にはオンパルスPoが得られ
て所定の期間スイツチング回路２７は図示とは反
対側に切換えられるから、その間は第３及び第４
のパルスRc，Rdがナンド回路２１Ｎ，２２Ｎに
供給される。

従つて、例えば今予め設定された第３のパルス
Rcのパルス幅（この例では１フイールドの期間）
Tcに対し、書込み及び読出しタイミング差τが
１フイールド以内である場合、例えば第５図Ｂ，
Ｃに示すように書込みタイミングが遅れて１フイ
ールド以内のタイミング差τとなつているときに
は、同図Ｄの比較パルスPcが得られる。このよ
うに、第３のパルスRCパルス幅Tc（第５図Ｅ）
よりも比較パルスPcのパルス幅τ（同図Ｄ）が狭
くなると、クロツクで取込まれるナンド出力
N_R（同図Ｆ，Ｇ）が“Ｌ”であるため、エネーブ
ルパルスE_Rが“Ｌ”に反転する（同図Ｈ）。

書込みタイミングが進んで１フイールド以内の
タイミング差τとなつているときは、書込みアド
レス制御部２１が動作する。その動作説明に供す
る波形図を第６図に示す。ただし、その詳細な説
明は割愛する。

従つて、電源オン時には強制的に変更されたタ
イミング間隔Tc以内に書込み及び読出しタイミ
ング差がある場合にも、書込みあるいは読出しモ
ードが制御されるから、少くとも電源オンしてか
ら数時間の間は書込みと読出しの競合関係は発生
しない。

ところで、このように電源オンの直後に１度だ
け書込み若しくは読出しモードをコントロールす
れば、それ以後数時間の間は書込みと読出しの競
合関係は発生しない。しかし、全く発生しないと
も限らないし、それより長く時間を考えれば競合
関係の発生する確率が高くなる。

このような場合には、数時間後に競合が起り得
ることを予め操作者に知らせることができれば、
操作者は不必要な画面のとき一画面の削除、一画
面の再読出しを実行できるので、非常に便利であ
る。

第１図に示すフレームシンクロナイザー１０で
はこのようなことも考慮して競合表示手段が設け
られている。この手段は競合検出回路４０とその
表示装置５０とで構成される。

競合検出回路４０は第１及び第２の競合パルス
形成部４１，４２を有し、前者は書込みタイミン
グが遅れているときの競合状態が検出され、後者
は逆に進んでいるときの競合状態が検出される。
そして、これらは、書込み及び読出しアドレス制
御部２１，２２の構成と同じく夫々ナンド回路４
１Ｎ，４２Ｎとフリツプフロツプ４１Ｆ，４２Ｆ
とを有し、ナンド回路４１Ｎ，４２Ｎには比較パ
ルスPcが共通に供給されると共に、パルス形成
回路４４からの第５のパルスReがナンド回路４
１Ｎに、第６のパルスRfがナンド回路４２Ｎに
供給される。

パルスRe，Rfは第１及び第２のパルスRa，
Rbと同じく書込みタイミングを示すパルスF_Wの
変化点を基準にして形成されるもので、書込みタ
イミングの遅れを検出する第５のパルスReのパ
ルス幅Te（図示せず）及び書込みタイミングの進
みを検出する第６のパルスRfのパルス幅Tfは
夫々 Ta＜Te≦Tc ……(1) Tb＜Tf≦Td ……(2) のように選ばれる。この例では、 Te＝Tf＝1/2Tc（＝1/2Td） ……(3) 従つて、0.5フイールドの期間に設定される。

フリツプフロツプ４１Ｆ，４２Ｆにはフレーム
周期のクロツクCK，が供給され、フリツプフ
ロツプ４１Ｆ，４２Ｆの各フリツプフロツプ出力
である競合検出パルスFe，Ffがノアゲート４５、
ドライバー４６を介して表示装置５０に供給され
る。

表示装置５０は少くとも表示灯を有し、競合状
態が検出されたとき表示灯が点灯若しくは点滅制
御される。表示灯のほかにブザー等の警報手段を
同時に駆動してもよい。

競合表示手段をこのように構成した場合には、
例えば書込みタイミングが次第に遅れてタイミン
グ差τが、 Ta＜τ≦Te ……(4) になると、上述した説明から明らかなように競合
検出パルスFeが得られ、これにより表示装置５
０が駆動されて競合状態がやがて発生するのが表
示される。

従つて、このような場合、適当なタイミングに
リセツトパルスP_Rをスイツチング回路２７に供
給して、第１及び第２のパルスRa，Rbに代えて
第３及び第４のパルスRc，Rdを供給すれば、τ
＜Tcであることから、このとき再読出しモード
となる。１度強制的に再読出しモードに制御すれ
ば、以後数時間は少くとも競合状態は発生しな
い。

書込みタイミングが次第に進んでくる場合も、
同様な理由に基づき競合状態を表示できる。

〔発明の効果〕

以上説明したように、この発明によればフレー
ムシンクロナイザー１０の使用の都度書込みと読
出しの競合が発生するタイミングが相違しても、
所定の期間内に書込みと読出しのタイミング差が
含まれる場合には、電源オンに同期して強制的に
競合状態を排除するようにしたので、電源をオン
してから少くとも数時間の間は競合状態が発生し
ない。そのため、この競合が必要な画面のときに
発生する確率が極めて少なくなり、必要な画面の
削除、再利用等は起きない。その結果、動画でも
自然な動きとなる。

【図面の簡単な説明】

第１図はこの発明に係るフレームシンクロナイ
ザーの一例を示す系統図、第２図はこのフレーム
シンクロナイザーに使用される競合検出回路の一
例を示す系統図、第３図〜第６図は夫々この発明
の動作説明に供する波形図、第７図及び第８図は
夫々従来のフレームシンクロナイザーの動作説明
に供する図である。 １０はフレームシンクロナイザー、３はフレー
ムメモリ、６，１３はアドレス発生器、１６は比
較器、２０は制御回路、２１，２２はアドレス制
御部、２８は電源オンパルス形成回路、４０は競
合検出回路である。

Claims (1)

【特許請求の範囲】
1. １ 書込みアドレス発生器と読出しアドレス発生
   器の夫々から得られる書込みアドレスデータと読
   出しアドレスデータによつて入力信号の書込み及
   び読出しが制御されるメモリを有し、書込み及び
   読出しスタートタイミングを示す書込みアドレス
   データと読出しアドレスデータが比較器に供給さ
   れて書込み又は読出しタイミングのずれが検出さ
   れ、このずれに対応した比較パルスが書込み及び
   読出し用の制御回路に供給され、上記比較パルス
   のパルス幅が書込み又は読出し不可能な最小タイ
   ミング間隔よりも狭くなつたとき、上記制御回路
   の出力で書込み又は読出し状態が制御されると共
   に、少くとも電源オン時から一定時間だけ上記最
   小タイミング間隔が大きくなるように強制的に変
   更されるようになされたフレームシンクロナイザ
   ー。