JPH07120940B2 - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPH07120940B2 JPH07120940B2 JP62273559A JP27355987A JPH07120940B2 JP H07120940 B2 JPH07120940 B2 JP H07120940B2 JP 62273559 A JP62273559 A JP 62273559A JP 27355987 A JP27355987 A JP 27355987A JP H07120940 B2 JPH07120940 B2 JP H07120940B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- oscillation
- signal
- level
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報の書込み、読出しの際に必要なクロック
パルス等を生成する発振回路に関するものである。
パルス等を生成する発振回路に関するものである。
画像信号等をサンプリングしてメモリに書込んだり、メ
モリからその情報を読出したりする際には、時間制御の
ためのクロックパルスが必要である。従来、このクロッ
クパルスを得るために、例えば第３図に示すような発振
回路が使用されている。この発振回路は、ナンド（NAN
D）ゲート１にディレイライン（遅延線）２を組合せて
発振部（イ）を構成したものであり、ナンドゲート１の
一方の入力側は外部からの制御ゲートパルスの入力端子
３と接続され、他方の入力側は遅延時間τ１のディレイ
ライン２を介して出力側と接続されている。また、ナン
ドゲート１の出力側はバッファ回路４を通してクロック
パルスの出力端子５と接続されている。
モリからその情報を読出したりする際には、時間制御の
ためのクロックパルスが必要である。従来、このクロッ
クパルスを得るために、例えば第３図に示すような発振
回路が使用されている。この発振回路は、ナンド（NAN
D）ゲート１にディレイライン（遅延線）２を組合せて
発振部（イ）を構成したものであり、ナンドゲート１の
一方の入力側は外部からの制御ゲートパルスの入力端子
３と接続され、他方の入力側は遅延時間τ１のディレイ
ライン２を介して出力側と接続されている。また、ナン
ドゲート１の出力側はバッファ回路４を通してクロック
パルスの出力端子５と接続されている。
ここで、上記ナンドゲート１とバッファ回路４には、そ
れぞれ信号の応答に遅延時間がある。すなわち、ナンド
ゲート１において、“H"（高）レベルの信号が入力され
てから、“L"（低）レベルの信号を出力するまでにτ２
の遅延時間があり、“L"レベルの信号が入力されてから
“H"レベルの信号を出力するまでにτ３の遅延時間があ
る。また、バッファ回路４においても、“L"レベルの信
号および“H"レベルの信号が入力されてからそれぞれ
“L"レベルおよび“H"レベルの信号を出力するまでにτ
4,τ５の遅延時間がある。
れぞれ信号の応答に遅延時間がある。すなわち、ナンド
ゲート１において、“H"（高）レベルの信号が入力され
てから、“L"（低）レベルの信号を出力するまでにτ２
の遅延時間があり、“L"レベルの信号が入力されてから
“H"レベルの信号を出力するまでにτ３の遅延時間があ
る。また、バッファ回路４においても、“L"レベルの信
号および“H"レベルの信号が入力されてからそれぞれ
“L"レベルおよび“H"レベルの信号を出力するまでにτ
4,τ５の遅延時間がある。
上記構成の発振回路は、入力端子３に印加される制御ゲ
ートパルスにより発振の開始および停止が制御される
が、その際第４図のタイムチャートに示すように、パル
スの立上りで発振停止、立下りで発振開始となる。第４
図は第３図の各点（a,b,c,d）におけるパルスのタイミ
ングを示したものである。
ートパルスにより発振の開始および停止が制御される
が、その際第４図のタイムチャートに示すように、パル
スの立上りで発振停止、立下りで発振開始となる。第４
図は第３図の各点（a,b,c,d）におけるパルスのタイミ
ングを示したものである。
入力端子３に印加されている制御ゲートパルスが“L"レ
ベルになると、ナンドゲート１の出力はτ２時間後に
“H"レベルとなり、この状態が保持される。従って、出
力端子５もパルス立上り後“H"レベルが保持され、発振
停止状態となる。次に、上記制御ゲートパルスが“H"レ
ベルに変化すると、τ２時間後にナンドゲート１の出力
は“L"レベルとなる。この時、ナンドゲート１の出力側
と入力側はディレイライン２によって接続されているの
で、ナンドゲート１の出力が“L"レベルになってからτ
１時間後にナンドゲート１の入力は“L"レベルになる。
そして、“L"レベルになってτ３時間後にはまたナンド
ゲート１の出力が“H"レベルになる。そして、このレベ
ル変化が繰り返されて発振状態となり、出力端子５から
周期Ｔ（Ｔ＝２τ１＋τ２＋τ３）のクロックパルスが
出力される。
ベルになると、ナンドゲート１の出力はτ２時間後に
“H"レベルとなり、この状態が保持される。従って、出
力端子５もパルス立上り後“H"レベルが保持され、発振
停止状態となる。次に、上記制御ゲートパルスが“H"レ
ベルに変化すると、τ２時間後にナンドゲート１の出力
は“L"レベルとなる。この時、ナンドゲート１の出力側
と入力側はディレイライン２によって接続されているの
で、ナンドゲート１の出力が“L"レベルになってからτ
１時間後にナンドゲート１の入力は“L"レベルになる。
そして、“L"レベルになってτ３時間後にはまたナンド
ゲート１の出力が“H"レベルになる。そして、このレベ
ル変化が繰り返されて発振状態となり、出力端子５から
周期Ｔ（Ｔ＝２τ１＋τ２＋τ３）のクロックパルスが
出力される。
しかしながら上記のような従来の発振回路にあっては、
第４図に示すように発振開始時は制御ゲートパルスの立
上りから発振し始めるので出力クロックパルスのデュー
ティ（パルス幅）は一定になるが、発振停止時には制御
ゲートパルスの立下りのタイミングによっては停止直前
のクロックパルスのデューティが変化する（小さくな
る）場合があるという問題点があった。このため、例え
ば画像信号をA/D（アナログ／ディジタル）変換してメ
モリに書込んだり、メモリからそのデータを読出したり
する際に、カウンタが誤動作したり、メモリのアクセス
時間が短かくなって記憶データを破壊してしまうことが
あった。
第４図に示すように発振開始時は制御ゲートパルスの立
上りから発振し始めるので出力クロックパルスのデュー
ティ（パルス幅）は一定になるが、発振停止時には制御
ゲートパルスの立下りのタイミングによっては停止直前
のクロックパルスのデューティが変化する（小さくな
る）場合があるという問題点があった。このため、例え
ば画像信号をA/D（アナログ／ディジタル）変換してメ
モリに書込んだり、メモリからそのデータを読出したり
する際に、カウンタが誤動作したり、メモリのアクセス
時間が短かくなって記憶データを破壊してしまうことが
あった。
本発明は、このような問題点に着目してなされたもの
で、発振停止時に出力クロックパルスのデューティが変
化することのない発振回路を提供するものである。
で、発振停止時に出力クロックパルスのデューティが変
化することのない発振回路を提供するものである。
本発明の発振回路は、制御信号により発振の開始および
停止が制御されるものにおいて、前記制御信号と該発振
回路の出力信号との同期をとる同期回路を設け、発振停
止時にその同期信号により発振を停止させるようにした
ものである。
停止が制御されるものにおいて、前記制御信号と該発振
回路の出力信号との同期をとる同期回路を設け、発振停
止時にその同期信号により発振を停止させるようにした
ものである。
本発明の発振回路においては、発振を制御する制御信号
と出力信号との同期をとる同期回路が設けられ、その同
期信号により発振停止の制御が行われる。このため、発
振停止時においても、その停止直前の出力信号のデュー
ティが小さくなることはない。
と出力信号との同期をとる同期回路が設けられ、その同
期信号により発振停止の制御が行われる。このため、発
振停止時においても、その停止直前の出力信号のデュー
ティが小さくなることはない。
第１図は本発明の一実施例を示す回路図であり、第３図
と同一符号は同一構成要素を示している。この発振回路
は、発振部（イ）と同期回路（ロ）を有しており、発振
部（イ）はナンドゲート１、ディレイライン２およびバ
ッファ回路４で構成されており、同期回路（ロ）はＤ−
フリップ・フロップ（以下DFFという）６で構成されて
いる。
と同一符号は同一構成要素を示している。この発振回路
は、発振部（イ）と同期回路（ロ）を有しており、発振
部（イ）はナンドゲート１、ディレイライン２およびバ
ッファ回路４で構成されており、同期回路（ロ）はＤ−
フリップ・フロップ（以下DFFという）６で構成されて
いる。
上記同期回路（ロ）は、入力端子３からの制御ゲートパ
ルス（制御信号）と出力端子５の出力クロックパルス
（出力信号）との同期をとる回路であり、その同期信号
は発振開始，停止を制御するゲート信号としてDFF6から
ナンドゲート１に入力されるようになっている。すなわ
ち、制御ゲートパルスが印加される入力端子３はDFF6の
Ｄ（データ）端子とCL端子に接続され、出力端子５はDF
F6のCK（クロック）端子と接続されている。そして、こ
のDFF6のCL端子の信号が変化してから出力が変化する
までにτ６の遅延時間があり、CK（クロック）端子の信
号が変化してから出力が変化するまでにτ７の遅延時
間がある。また、発振部（イ）においても前述したよう
に、各信号の応答にτ１〜τ５の遅延時間がある。
ルス（制御信号）と出力端子５の出力クロックパルス
（出力信号）との同期をとる回路であり、その同期信号
は発振開始，停止を制御するゲート信号としてDFF6から
ナンドゲート１に入力されるようになっている。すなわ
ち、制御ゲートパルスが印加される入力端子３はDFF6の
Ｄ（データ）端子とCL端子に接続され、出力端子５はDF
F6のCK（クロック）端子と接続されている。そして、こ
のDFF6のCL端子の信号が変化してから出力が変化する
までにτ６の遅延時間があり、CK（クロック）端子の信
号が変化してから出力が変化するまでにτ７の遅延時
間がある。また、発振部（イ）においても前述したよう
に、各信号の応答にτ１〜τ５の遅延時間がある。
次に、第２図のタイムチャートを参照しながら動作につ
いて説明する。第２図は第１図の各点（e,f,g,h,i）に
おけるパルスのタイミングを示したものである。
いて説明する。第２図は第１図の各点（e,f,g,h,i）に
おけるパルスのタイミングを示したものである。
第１図の入力端子３に印加されている制御ゲートパルス
が“H"レベルになると発振停止となる。その際、制御ゲ
ートパルスが“H"レベルに立上ってから直ぐにはDFF6の
出力が“L"レベルとならず、第２図に示すようにDFF6
のCK端子に入力されている出力クロックパルスが“H"レ
ベルに立上ってからτ７時間後に出力が“L"レベルと
なる。そして、この出力パルスと同期をとられた“L"レ
ベルの信号が発振部（イ）のナンドゲート１に発振停止
信号として入力される。この時、発振部（イ）では前述
のようにＴ＝２τ１＋τ２＋τ３の周期で発振してお
り、上記“L"レベルの信号が入力されるとτ３時間後に
ナンドゲート１の出力が“H"レベルになり、この“H"レ
ベルの状態がパルス立上り後続いて保持され、発振停止
状態となる。ここで、上述のようにDFF6の出力は出力
クロックパルスと同期がとられているので、上記発振停
止直前のクロックパルスのデューティは変化せず、第２
図の点線で示すように小さくなることはない。従って、
画像信号の処理の際など、カウンタが誤動作したり、メ
モリのアクセス時間が短くなってデータが破壊されたり
することがない。
が“H"レベルになると発振停止となる。その際、制御ゲ
ートパルスが“H"レベルに立上ってから直ぐにはDFF6の
出力が“L"レベルとならず、第２図に示すようにDFF6
のCK端子に入力されている出力クロックパルスが“H"レ
ベルに立上ってからτ７時間後に出力が“L"レベルと
なる。そして、この出力パルスと同期をとられた“L"レ
ベルの信号が発振部（イ）のナンドゲート１に発振停止
信号として入力される。この時、発振部（イ）では前述
のようにＴ＝２τ１＋τ２＋τ３の周期で発振してお
り、上記“L"レベルの信号が入力されるとτ３時間後に
ナンドゲート１の出力が“H"レベルになり、この“H"レ
ベルの状態がパルス立上り後続いて保持され、発振停止
状態となる。ここで、上述のようにDFF6の出力は出力
クロックパルスと同期がとられているので、上記発振停
止直前のクロックパルスのデューティは変化せず、第２
図の点線で示すように小さくなることはない。従って、
画像信号の処理の際など、カウンタが誤動作したり、メ
モリのアクセス時間が短くなってデータが破壊されたり
することがない。
そして、上記入力端子３からの制御ゲートパルスが“H"
レベルの間発振停止状態が続くが、制御ゲートパルスが
“L"レベルになると発振開始となる。すなわち、制御ゲ
ートパルスが“L"レベルになるとτ６時間後DFF6の出
力が反転して“H"レベルになり、この信号が発振開始信
号として発振部（イ）に入力される。この時、ナンドゲ
ート１の入力は共に“H"レベルとなるので、上記DFF6の
出力が“H"レベルに反転してからτ２時間後にナンド
ゲート１の出力は“L"レベルとなる。そして、ナンドゲ
ート１にディレイライン２でτ１時間遅延された出力信
号が入力されるので、τ１時間後に“L"レベルの信号が
入力されるとτ３時間後にナンドゲート１の出力は再び
“L"レベルから“H"レベルに変化し、これらの状態が繰
り返され、入力端子３の制御ゲートパルスが“L"レベル
の間発振状態が持続される。
レベルの間発振停止状態が続くが、制御ゲートパルスが
“L"レベルになると発振開始となる。すなわち、制御ゲ
ートパルスが“L"レベルになるとτ６時間後DFF6の出
力が反転して“H"レベルになり、この信号が発振開始信
号として発振部（イ）に入力される。この時、ナンドゲ
ート１の入力は共に“H"レベルとなるので、上記DFF6の
出力が“H"レベルに反転してからτ２時間後にナンド
ゲート１の出力は“L"レベルとなる。そして、ナンドゲ
ート１にディレイライン２でτ１時間遅延された出力信
号が入力されるので、τ１時間後に“L"レベルの信号が
入力されるとτ３時間後にナンドゲート１の出力は再び
“L"レベルから“H"レベルに変化し、これらの状態が繰
り返され、入力端子３の制御ゲートパルスが“L"レベル
の間発振状態が持続される。
なお、第２図からも明らかなように、各信号の応答の遅
延時間τ１〜τ７は次の条件を満たしていることが必要
である。
延時間τ１〜τ７は次の条件を満たしていることが必要
である。
ｎ（２τ１＋τ２＋τ３）＜τ５＋τ７ ＜ｎ（２τ１＋τ２＋τ３）＋τ１＋τ２ （ｎ＝0,1,2.……） 〔発明の効果〕 以上説明したように、本発明によれば、発振の開始およ
び停止を制御する信号と出力信号との同期をとる回路を
設け、発振停止時にその同期信号により発振を停止させ
るようにしたため、発振停止時に出力クロックパルスの
デューティが変化することがないという効果がある。
び停止を制御する信号と出力信号との同期をとる回路を
設け、発振停止時にその同期信号により発振を停止させ
るようにしたため、発振停止時に出力クロックパルスの
デューティが変化することがないという効果がある。
第１図は本発明の一実施例を示す回路図、第２図はその
動作を示すタイムチャート、第３図は従来例を示す回路
図、第４図はその動作を示すタイムチャートである。 （イ）……発振部 （ロ）……同期回路 １……ナンド回路 ２……ディレイライン ３……入力端子 ４……バッファ回路 ５……出力端子 ６……Ｄ−フリップ・フロップ
動作を示すタイムチャート、第３図は従来例を示す回路
図、第４図はその動作を示すタイムチャートである。 （イ）……発振部 （ロ）……同期回路 １……ナンド回路 ２……ディレイライン ３……入力端子 ４……バッファ回路 ５……出力端子 ６……Ｄ−フリップ・フロップ
Claims (1)
- 【請求項１】制御信号により発振の開始および停止が制
御される発振回路において、前記制御信号と該発振回路
の出力信号との同期をとる同期回路を設け、発振停止時
にその同期信号により発振を停止させることを特徴とす
る発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62273559A JPH07120940B2 (ja) | 1987-10-30 | 1987-10-30 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62273559A JPH07120940B2 (ja) | 1987-10-30 | 1987-10-30 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01117419A JPH01117419A (ja) | 1989-05-10 |
| JPH07120940B2 true JPH07120940B2 (ja) | 1995-12-20 |
Family
ID=17529495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62273559A Expired - Lifetime JPH07120940B2 (ja) | 1987-10-30 | 1987-10-30 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07120940B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103944560A (zh) * | 2013-01-17 | 2014-07-23 | 成都前锋电子仪器有限责任公司 | 一种可触发变频振荡器 |
-
1987
- 1987-10-30 JP JP62273559A patent/JPH07120940B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01117419A (ja) | 1989-05-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |