KR930010689B1 - 클록신호 변환회로 - Google Patents

클록신호 변환회로 Download PDF

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KR930010689B1
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다께루 마쓰오까
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후지쓰 가부시끼가이샤
야마모도 다꾸마
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Abstract

내용 없음.

Description

클록신호 변환회로
제1도는 본 발명의 원리개통도.
제2도는 본 발명에 의한 클록신호 변환회로의 구성도.
제3도는 제어신호(Ct)의 주기가 외부클록신호(Ecp)의 주기보다 긴 경우 클록신호변환회로의 동작을 설명하는 타이밍도(timing diagram).
제4도는 제어신호(Ct)의 주기가 외부클록신호(Ecp)의 주기보다 짧은 경우 클록신호 변환회로의 동작을 설명하는 타이밍도.
제5도는 종래의 클록신호 변환회로를 사용한 펄스모터 제어기의 개통도.
제6도는 종래의 클록신호 변환회로의 구성도.
제7a 및 7b도는 종래의 클록신호 변환회로의 동작을 설명하는 타이밍도.
본 발명은 일반적으로는 클록신호 변환회로에 관한 것이며, 구체적으로 외부 클록신호를 적당한 주파수의 내부클록신호로 변환시키는 클록신호 변환회로에 관한 것이다.
일반적으로 디지탈시스템에서는 클록신호를 사용하여 시스템 각 부의 타이밍을 얻는다. 이러한 클록신호는 시스템공통의 것이기 때문에 예를 들면 상이한 주파수의 클록신호를 요구하는 경우에는 요구하는 시스템 각 부마다에 필요한 상이한 내부클록을 상기 공동 클록신호로 부터 생성한다. 이러한 목적으로 클록신호 변환회로가 사용된다.
제5도는 종래의 클록신호 변환회로를 사용한 펄스모터 제어기(1)를 나타낸다. 펄스모터제어기(1)는 비동기 카운터(2), 디코우더(3), 구동전류 출력회로(4) 및 클록신호 변환회로(5)를 구비하고 있다. 여기서 외부 클록신호(Ecp)의 주파수는 제어신호 (Ct)에 따라 변화되어 내부클록신호(Icp)를 생성한다. 이 내부클록신호(Icp)는 비동기 카운터(2)에 입력되고, 이 카운터(2)의 단자(Q1)과 (Q2)의 논리에 따라 디코우더(3)가 신호(Y1),(Y2),(Y3) 및 (Y4)를 출력한다. 이들 신호(Y1),(Y2),(Y3) 및 (Y4)에 응답해서 구동전류 출력회로(4)가 다상전력 펄스(
Figure kpo00001
1), (
Figure kpo00002
2), (
Figure kpo00003
3) 및 (
Figure kpo00004
4)를 생성하고, 이들 펄스들은 펄스모터 또는 스탭핑 모터(stepping motor)(도시안됨)의 여자코일에 공급된다.
상기 클록신호 변환회로(5)는 제6도에 나타난 바와 같이 OR게이트로 구성되어있다. 이 OR게이트에서 출력되는 내부클록신호(Icp)는 제어신호(Ct)가 ＂H＂레벨중에는 (Icp)=＂H＂이고, 제어신호(Ct)가 ＂L＂레벨중에는 (Ecp)=(Icp)로 된다. 즉, 제7a도에 나타난 바와 같이, 제어신호(Ct)의 ＂L＂레벨기간 및 그 주기를 적당히 설정함으로써, 외부클록신호(Ecp)에 동기하며 또한 필요한 주파수를 갖는 내부클록신호(Icp)를 생성할 수 있다.
상기 종래의 클록신호 변환회로(5)에는 외부클록신호(Ecp)와 제어신호(Ct)간의 OR논리에 의해서 내부클록신호(Icp)가 생성되는 구성으로 되어있다. 그러므로, 제7b도에 나타난 바와 같이 (Ecp)=＂L＂의 기간에 제어신호(Ct)와 변화(예를 들어, 비동기 펄스(a)와 (b))된 경우에는 상기 펄스(a)와 (b)가 내부클록신호(Icp)에 나타나게 되고, 그러한 내부클록신호(Icp)를 사용하는 다음단계의 회로가 오동작하게 되는 문제점이 있었다. 이것은 외부클록신호(Ecp)의 주기가 길고, 그에따라 ＂L＂레벨기간이 긴 경우에 예측할 수 있는 문제점이다. 또한, 상기 비동기 펄스는 전원 노이즈(noise)등의 외부 노이즈에 의해서도 발생하는 경향이 있으므로, 상기 문제점의 영향은 크다. 그러므로, 종래의 클록신호 변환회로를 사용하는 경우에는 외부클록신호(Ecp)의 ＂L＂레벨기간이 길지않도록 하여야 한다. 결론적으로, 종래의 클록신호 변환회로는 그 사용이 까다롭다.
따라서, 본 발명의 목적은 상기와 같은 종래 변환회로의 문제점을 극복하고 사용이 편리한 향상된 클록신호 변환회로를 제공하는데 있다.
본 발명은 상술한 목적의 달성을 위하여, 제1도에 나타난 바와 같이, 클록신호와 제어신호를 수신하여 변환된 클록신호를 발생시키는 클록신호 변환회로를 제공하며, 이 클록신호 변환회로는 상기 클록신호에 응답하여 상기 제어신호를 보유하고 그 보유된 제어신호를 출력하는 수단과; 상기 보유된 제어신호에 응답하여 클록신호를 선택적으로 마스크(mask)하여 변환된 클록신호를 출력하는 수단; 및 상기 클록신호, 제어신호와 보유된 제어신호에 응답하여, 세트신호를 발생하는 수단으로 구성되어있으며, 상기 보유수단은 상기 세트신호에 응답하여 예정된 상태로 강제 이행된다. 이 보유수단은 또한 D-형 플립플롭을 갖을 수 있다. 이 D-형 플립플롭은 또한 제어신호 수신용 데이타 입력단자, 클록신호 수신용 클록신호단자, 상기 보유된 제어신호를 출력하는 출력단자, 보유된 제어신호의 변환신호를 출력하는 변환출력단자 및 상기 세트신호 수신용 세트단자를 갖는 하나의 플립-플롭회로를 포함할 수도 있다. 상기 마스킹 수단은 또한 클록신호와 보유된 제어신호를 수신하고 그 변환된 클록신호를 출력하기 위한 OR-게이트를 갖을 수도 있다. 상기 발생 수단은 또한 클록신호, 제어신호 및 보유된 제어신호의 변환신호를 수신하고 세트신호를 상기 플립플롭의 세트단자에 출력하는 NAND 게이트를 갖을 수도 있다. 클록신호 기간은 또한 제어신호의 기간보다 짧을 수도 있다. 상기 제어신호는 또한 상기 클록신호와 동기하지 않을 수도 있다.
본 발명에 의하면, 외부클록신호가 ＂L＂레벨에 있는 경우에 제어신호의 전위상태는 플립-플롭에 유지되지 않는다. 그러므로, 외부클록신호가 ＂L＂레벨인 경우에 제어신호가 변환되는 경우에도 이 변화가 내부클록신호에 나타나지 않는다. 따라서 본 발명에 의하면 종래 클록신호 발생회로에 수반되는 문제점을 배제할 수 있다.
본 발명의 상기 및 기타 목적들과 장점들은 첨부도면을 참조한 하기 설명으로부터 명백히 이해할 수 있을 것이다.
제2도를 참조하면 본 발명에 의한 클록신호 변환회로(10)의 양호한 일실시예가 나타나있다. 클록신호 변환회로(10)는 NAND 게이트(11), 강제세트입력(S)를 구비한 플립-플롭(12) 및 OR 게이트(13)으로 구성되어 있다. NAND게이트(11)는 외부클록신호(Ecp)및 제어신호(Ct)가 함께 제1전위, 예를 들면 ＂H＂레벨 이고, 또한 플립플롭(12) 출력신호(Sb)가 리세트(rest)상태를 표시할때 예를 들면 ＂H＂레벨일때 ＂L＂레벨의 강제세트신호(Sc)를 출력하는 구성으로 되어있다. 그러므로, 이 NAND게이트(11)는 세트수단으로서 기능한다. 플립플롭(12)은 상기 NAND게이트(11)로 부터의 강제 세트신호(Sc)가 ＂ L＂레벨상태로 입력되면, 이때의 강제세트신호(Sc)의 전위상태를 유지시키는 세트상태로 이행한다. 또한, 상기 세트상태로 이행한후, 제어신호(Ct)가 제2전위, 예를 들면 ＂L＂레벨상태이고 외부클록신호(Ecp)가 ＂H＂레벨에서 ＂L＂레벨로 강하하면, 플립플롭(12)은 리세트상태로 이행한다. 상기 세트 상태에서는 플립플롭(12)이 출력단자(Q)와 (XQ)로 부터 신호(Sa)(Sa=＂H＂)와 (Sb)(Sb=＂L＂)를 각각 출력하고, 리세트상태에서는 플립플롭(12)이 신호(Sa)(Sa=＂L＂)와 (Sb)(Sb=＂H＂)를 출력한다. 상기 OR게이트(13)는 플립플롭(12)의 출력신호(Sa)와 외부클록신호(Ecp)와의 OR논리에 따라 내부클록신호(Icp)를 출력한다. 예를 들어 내부클록신호(Icp)는 (Sa)=＂H＂일때 ＂H＂에 유지되고, (Sa)=＂L＂일때 (Ecp)=(Icp)이다.
상기와 같은 구성에 있어서, 제4도에 나타난 바와 같이 제어신호(Ct)의 주기가 외부클록신호(Ecp)의 것보다 긴 경우를 고려하면, 이 경우에는 전술한 바와 같이 외부클록신호(Ecp)의 ＂L＂레벨기간에서의 제어신호(Ct)의 변화가 내부클록신호(Icp)에 나타나게되는 문제점이 있다. 현재, 플립플롭(12)이 리세트 상태에 있다면, 그로부터의 출력신호(Sb)는 ＂H＂레벨이 될것이다. 그러므로, 제어신호(Ct)와 외부클록신호(Ecp)가 모두 ＂H＂일때는 NAND게이트에서 출력된 강제세트신호(Sc)가 ＂L＂이 되어 플립플롭(12)을 세트상태로 이행시킨다. 종래의 클록신호 변환회로의 경우 전술한 문제점이 발생하는 (Ecp)=＂L＂인 기간에서는 강제세트신호(Sc)가 ＂H＂에 유지되어 플립플롭(12)에 상태변화가 없게된다. 그러므로, (Ecp)=＂L＂의 기간중에 제어신호(Ct)에 비동기펄스가 나타난 경우라도 이 비동기 펄스들의 영향을 받지않고 플립플롭(12)이 (Sa)=＂L＂의 상태를 계속 유지한다. 그 결과, 외부클록신호(Ecp)와 동일한 레벨(이경우에는 ＂L＂레벨)의 내부클록신호(Icp)가 출력되고, 본 발명에 의해 전술한 문제점이 극복된다.
다음은, 제어신호(Ct)의 주기가 외부클록신호(Ecp)보다 긴 경우를 생각해보자. 이경우의 타이밍도가 제3도에 나타나있다. 전술한 바와 같이, 제어신호(Ct)와 외부클록신호(Ecp)가 둘다 ＂H＂일때, 그리고 플립플롭(12)이 리세트 상태(즉, Sb=＂H＂)일때 강제 세트신호(Sc)가 ＂L＂상태로 된다. (Sc)=＂L＂인 상태에서는 리세트상태에 있던 플립플롭(12)이 세트상태로 이행하여 그 출력신호(Sa)을 ＂L＂에서 ＂H＂로 그리고 (Sb)를 ＂H＂에서 ＂L＂로 변화시킨다. 결과적으로 내부클록신호(Icp)는 (Sb)=＂H＂의 기간중에 ＂H＂레벨에 고정된다.
이후, (Ct)=＂L＂의 기간중에 외부클록신호(Ecp)가 ＂H＂에서 ＂L＂로 강하하면 플립플롭(12)이 리세트 상태로 되돌아가서 신호(Sa)가 ＂H＂에서 ＂L＂로 반전된다. 이때 내부클록신호(Icp)는 외부클록신호(Ecp)의 강하와 동기하여 강하한다. 즉, 제어신호(Ct)가 ＂H＂레벨인 기간에 외부클록신호(Ecp)가 상승하면 이 (Ecp)의 상승시각과 동기하여 또한 내부클록신호(Icp)가 상승하고 이후, 제어신호(Ct)가 ＂L＂레벨인 기간중에 외부클록신호(Ecp)가 강하하면, 이 (Ecp)의 강하시각과 동기하여 내부클록신호(Icp)도 강하한다. 결과적으로 ＂H＂와 ＂L＂기간을 적당히 설정함으로써 외부클록신호(Ecp)에 동기하고, 또한 ＂H＂와 ＂L＂기간에 의해 제어되는 내부클록신호(Icp)를 생성, 출력할 수 있다. 제어신호의 주기가 외부클록신호(Ecp)보다 긴 경우에는 제2도의 구성에 NAND게이트(11)가 구비되지않으면, 내부클록신호 (Icp)에 불필요한 펄스가 나타날 가능성이 있음을 주목해야한다. 또한, 이 불필요한 펄스들은 제2도의 구성에 의해 제거할 수 있다. 결과적으로 본 발명은 제어신호의 주기가 외부클록신호(Ecp)보다 긴 경우에 특히 유리하다.
본 발명을 양호한 실시예를 예를 들어 설명하였으나 본 발명의 범위내에서 또다른 여러가지 변형이 가능하다.

Claims (7)

  1. 클록신호(Ecp)와 제어신호(Ct)를 수신하여 변환된 클록신호를 발생하는 클록신호 변환회로에 있어서, 상기 클록신호에 응답하여 상기 제어신호를 보유하고 그 보유된 제어신호를 출력하는 보유수단(12)과; 상기 보유된 제어신호에 응답하여 클록신호를 선택적으로 마스크하여 상기 변환된 클록신호를, 출력하는 마스크 수단(13); 및 상기 클록신호, 상기 제어신호 및 상기 보유된 제어신호에 응답하여 세트신호를 발생하는 발생수단(11)으로 구성되며, 상기 보유수단은 상기 세트신호에 응답하여 소정 상태로 강제이행되는 것이 특징인 클록신호 변환회로.
  2. 제1항에 있어서, 상기 보유수단(12)은 D-형 플립플롭인 것인 특징인 클록신호 변환회로.
  3. 제2항에 있어서, 상기 D-형 플립플롭은 상기 제어신호 수신용 데이타 입력단자(D), 상기 클록신호 수신용 클록입력(CK), 상기 보유된 제어신호 출력용 출력단자(Q), 상기 보유된 제어신호의 변환신호를 출력하는 변환출력단자(XQ) 및 상기 세트신호 수신용 세트단자(S)를 갖는 플립-플롭회로인 것인 특징인 클록신호 변환회로.
  4. 제1항에 있어서, 상기 마스크수단(13)은 상기 클록신호와 상기 보유된 신호를 수신하여 상기 변환된 클록신호를 출력하기 위한 OR게이트인 것이 특징인 클록신호 변환회로.
  5. 제3항에 있어서, 상기 발생수단(11)은 상기 클록신호, 상기 제어신호 및 상기 보유된 제어신호의 변환신호를 수신하여 상기 세트신호를 상기 플립플롭의 상기 세트단자(S)로 출력하는 NAND게이트인 것이 특징인 클록신호 변환회로.
  6. 제1항에 있어서, 상기 클록신호(Ecp)의 기간은 상기 제어신호(Ct)의 기간보다 짧은 것이 특징인 클록신호 변환회로.
  7. 제1항에 있어서, 상기 제어신호(Ct)는 상기 클록신호와 비동기인 것이 특징인 클록신호 변환회로.
KR1019900001484A 1989-02-09 1990-02-08 클록신호 변환회로 KR930010689B1 (ko)

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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5247636A (en) * 1990-05-31 1993-09-21 International Business Machines Corporation Digital processor clock circuit
JPH05199080A (ja) * 1992-01-17 1993-08-06 Sony Corp 相補型論理回路
US5341403A (en) * 1992-01-27 1994-08-23 Analog Devices, Incorporated Means to avoid data distortion in clock-synchronized signal sampling
US5305354A (en) * 1992-04-24 1994-04-19 Digital Equipment Corporation Aborting synchronizer
US5414745A (en) * 1993-06-01 1995-05-09 Advanced Micro Devices, Inc. Synchronized clocking disable and enable circuit
JP3468592B2 (ja) * 1994-08-10 2003-11-17 富士通株式会社 クロック信号発生回路
JP3528413B2 (ja) * 1996-04-19 2004-05-17 ソニー株式会社 関数クロック発生回路並びにそれを用いたイネーブル機能付きｄ型フリップフロップおよび記憶回路
FR2766303B1 (fr) * 1997-07-18 1999-09-03 Sgs Thomson Microelectronics Pompes de charge a frequence variable
KR100465873B1 (ko) * 1997-09-03 2005-05-18 삼성전자주식회사 클럭홀드회로
US7975163B1 (en) 2006-10-25 2011-07-05 Marvell International Ltd. Apparatus and method for masking a clock signal
US11025252B2 (en) * 2018-09-24 2021-06-01 Stmicroelectronics International N.V. Circuit for detection of single bit upsets in generation of internal clock for memory

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4031476A (en) * 1976-05-12 1977-06-21 Rca Corporation Non-integer frequency divider having controllable error
US4308472A (en) * 1979-12-03 1981-12-29 Gte Automatic Electric Labs Inc. Clock check circuit
JPS5744326A (en) * 1980-08-29 1982-03-12 Anritsu Corp Pulse removing circuit for clock pulse signal
US4636656A (en) * 1984-05-21 1987-01-13 Motorola, Inc. Circuit for selectively extending a cycle of a clock signal
US4644568A (en) * 1985-03-28 1987-02-17 At&T Bell Laboratories Timing signal distribution arrangement
US4780890A (en) * 1986-09-29 1988-10-25 Microwave Semiconductor Corp. High-speed pulse swallower

Also Published As

Publication number Publication date
EP0382233B1 (en) 1994-08-10
EP0382233A2 (en) 1990-08-16
EP0382233A3 (en) 1990-12-05
US5018168A (en) 1991-05-21
KR900013715A (ko) 1990-09-06
JPH02209008A (ja) 1990-08-20

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