JP2860710B2 - メモリの制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、アドレスカウンタを
用いてメモリのアドレスを指定するデータ処理回路に関
し、特にアドレスカウンタを駆動する信号とメモリを駆
動する信号とのタイミング合わせに関する。

【０００２】

【従来の技術】メモリのアドレスを指定する回路として
は、ダウンカウンタやアップカウンタなどのカウンタが
用いられることが多い。図１２にその従来構成を示す。
この従来装置において、発振回路１００で発生された水
晶周波数の発振信号ＯＳＣはシステムクロック生成カウ
ンタ１０１、制御信号生成用カウンタ１０２及び制御信
号生成回路１０３に加えられる。システムクロック生成
カウンタ１０１は、発振信号ＯＳＣに同期したカウント
動作を行ない、その第２出力ビットをダウンカウンタ駆
動信号生成回路１０４を駆動するクロック信号ＣＫとし
て出力する。制御信号生成用カウンタ１０２も発振信号
ＯＳＣに同期したカウント動作を行ない、その第２出力
ビットをアドレスダウンカウンタ１０５のクロック信号
ＣＬＫとして出力するとともにそのカウント出力を制御
信号生成回路１０３に入力する。制御信号生成回路１０
３は前記発振信号ＯＳＣおよび制御信号生成用カウンタ
１０２のカウント出力に基ずきメモリ１０７の書き込み
信号（ライト信号）を形成し、これをメモリ１０７に印
加する。ダウンカウンタ駆動信号生成回路１０４は前記
クロック信号ＣＫ及びメモリ１０７に書き込み動作を行
うためのタスクスタート信号ＴＳＫＳＴなどに基ずきア
ドレスダウンカウンタ１０５の駆動信号（カウントダウ
ンイネーブル信号ＣＤＥ、初期値ロード信号ＰＥ、制御
信号用カウンタ１０２のリセット信号Ｒなど）を形成
し、これを各回路に出力する。アドレス初期値設定回路
１０６はアドレスダウンカウンタ１０５のカウントダウ
ン初期値をロードするものである。アドレスダウンカウ
ンタ１０５は、各回路から入力された信号にしたがって
所定のダウンカウント動作を行い、そのカウント出力を
アドレス信号としてメモリ１０７に出力する。信号ＢＲ
Ｗはカウンタがカウントアップしたときに発生されるボ
ロー信号である。メモリ１０７は入力されたライト信号
Ｗおよびアドレス信号に従って書き込み動作を行なう。

【０００３】かかる構成において、ダウンカウンタ駆動
信号生成回路１０４はタスクスタート信号ＴＳＫＳＴが
入力されると、カウントダウンイネーブル信号ＣＤＥ、
初期値ロード信号ＰＥを適宜出力してアドレスダウンカ
ウンタ１０５を駆動すると共にリセット信号Ｒを解除し
てライト信号Ｗを出力させる。さらにダウンカウンタ駆
動信号生成回路１０４はダウンカウンタ１０５のカウン
ト動作が最後まで終了したことを示すボロー信号ＢＲＷ
が入力されるとカウントダウンイネーブル信号ＣＤＥの
送出を停止すると共に、前記リセット信号Ｒを復帰させ
ライト信号Ｗの出力を停止させる。また、割り込み信号
ＩＮＴが入力されたときは、この割り込み信号ＩＮＴの
入力と同時にメモリ１０７への書き込みを停止させると
ともに、割り込みの終了とともにメモリ１０７への書き
込みを復帰させるようにしていた

【０００４】。

【発明が解決しようとする課題】かかる従来装置におい
ては、メモリ１０７のアドレスを形成するアドレスダウ
ンカウンタ１０５用の信号を形成するダウンカウンタ駆
動信号生成回路１０４と、メモリ１０７のライト信号Ｗ
を形成する制御信号生成回路１０３とを別個のカウンタ
１０１、１０２からの出力で動作させ、かつカウンタ１
０２を常時動作させるにではなくダウンカウンタ駆動信
号生成回路１０４のリセット信号でリセット、リセット
解除することで停止、稼働を繰り返すようにさせていた
ので、これら両カウンタの位相のずれによってダウンカ
ウンタ駆動用信号（ＣＤＥやＰＥ）とライト信号Ｗのタ
イミングが合わないことがあった。その状況を図１３の
左半分部分に示す。

【０００５】また、この従来装置においては、上記原因
などに起因して割り込みＩＮＴが生じた場合、割り込み
終了後前記ダウンカウンタ駆動用信号（ＣＤＥやＰＥ）
とライト信号Ｗのタイミングが合わなくなる場合があっ
た。その状況を図１３の右半分部分に示す。さらに、割
り込みが発生した場合、この割り込みによってメモリへ
の書き込み動作が途中で停止されるので、この割り込み
終了後書き込み動作を復帰させても割り込みの発生時期
によってはメモリ１０７に書き込まれるデータに抜けや
２重書き込みが発生する可能性があった。

【０００６】この発明はこのような事情に鑑みてなされ
たもので、メモリに入力するライト信号とメモリに入力
するアドレス信号のタイミングを確実に同期させるメモ
リの制御装置を提供することを目的とする。

【０００７】またこの発明では、割り込みが発生した
際、割り込み終了後もメモリに入力するライト信号とメ
モリに入力するアドレス信号のタイミングを確実に同期
させるとともに、メモリに対してアクセスするデータを
確実に保証するメモリの制御装置を提供することを目的
とする。

【０００８】

【課題を解決するための手段及び作用】第１発明では、
入力されたアドレス信号に対応するアドレスに対して入
力されたライト信号に基づくタイミングでデータを書き
込むよう動作するメモリと、カウントイネーブル信号が
有効のときに入力されたクロック信号に同期してカウン
ト動作を行ない、このカウント結果をアドレス信号とし
て前記メモリに入力するアドレスカウンタとを具え、入
力されたタスクスタート信号に基づいて前記メモリに対
する書き込み動作を実行するメモリの制御装置におい
て、所定周波数の信号を発生する発振回路と、この発振
回路の出力に同期して計数動作を行ない、その計数出力
１ビットを前記クロック信号として前記アドレスカウン
タに入力するカウンタ回路と、このカウンタ回路から出
力されるクロック信号に基づきライト信号用クロック信
号を形成するライト信号用クロック信号形成回路と、前
記タスクスタート信号を前記クロック信号でラッチする
第１のラッチ回路と、前記タスクスタート信号を前記ラ
イト信号用クロック信号でラッチする第２のラッチ回路
と、これら第１及び第２のラッチ回路の出力に基づき前
記ライト信号用クロック信号をマスクすることによりラ
イト信号を形成し、このライト信号を前記メモリに入力
するライト信号形成回路と、前記第１のラッチ回路の出
力を前記ライト信号形成回路から出力されるライト信号
でラッチし、このラッチ出力を用いて前記カウントイネ
ーブル信号を形成し、形成したカウントイネーブル信号
を前記アドレスカウンタに入力するカウントイネーブル
信号形成回路とを具えるようにしたことを特徴とする。

【０００９】第３発明では、複数のノードとコントロー
ラとをループ接続し、前記コントローラから前記複数の
ノードに与えるデータを所定周期で一方向シリアル伝送
しかつノードからのデータを所定周期でシリアル受信す
るシステムにおいて、前記コントローラに、前記ノード
からの受信データを記憶する受信データメモリと、この
受信メモリのシリアル出力をパラレルデータに変換する
シリアルパラレル変換回路と、前記シリアルパラレル変
換回路からのパラレル受信データとノードに送信する送
信データを記憶する送受信データ共有メモリと、この送
受信データ共有メモリに記憶された送信データに基ずき
前記ノードに送信する送信データフレーム信号を形成す
る送信回路と、この送受信データ共有メモリ及び前記受
信データメモリのアドレスを共通指定し、そのカウント
周期ごとに前記受信データメモリから前記送受信データ
共有メモリへデータを前記シリアルパラレル変換回路を
介して伝送するアドレスカウンタと、所定周波数の信号
を発生する発振回路と、この発振回路の出力に同期して
カウント動作を行ない、そのカウント出力１ビットを前
記アドレスカウンタを駆動するクロック信号として出力
するカウンタ回路と、前記カウンタ回路の出力を用いて
前記受信データメモリおよび前記送受信データ共有メモ
リを駆動する信号の元になるメモリ駆動用基本信号を形
成するメモリ駆動基本信号形成回路と、前記クロック信
号及び前記メモリ用基本信号に基ずき、前記アドレスカ
ウンタを制御すると共に、前記送信回路からの割り込み
信号の開始によって前記アドレスカウンタを停止させか
つこの割り込みの終了後前記アドレスカウンタを初期設
定した後アドレスカウンタを再駆動するアドレスカウン
タ用制御信号を、形成する第１の論理回路と、前記クロ
ック信号及び前記メモリ用基本信号に基ずき前記受信デ
ータメモリおよび前記送受信データ共有メモリを駆動す
るメモリ用制御信号をそれぞれ形成すると共に、前記送
信回路からの割り込みがあった場合は前記アドレスカウ
ンタの初期設定の終了後前記メモリ用制御信号を有効と
出力させる第２の論理回路とを具えるようにする。

【００１０】第４発明では、入力されたアドレス信号に
対応するアドレスに対して入力されたライト信号に基づ
くタイミングでデータを書き込むよう動作するメモリ
と、カウントイネーブル信号が有効のときに入力された
クロック信号に同期してカウント動作を行ない、このカ
ウント結果をアドレス信号として前記メモリに入力する
アドレスカウンタとを具え、外部から割り込み信号が入
力されると前記メモリに対する書き込み動作を中断する
ようにしたメモリの制御装置において、所定周波数の信
号を発生する発振回路と、この発振回路の出力に同期し
て計数動作を行ない、その計数出力１ビットを前記クロ
ック信号として前記アドレスカウンタに入力するカウン
タ回路と、このカウンタ回路から出力されるクロック信
号に基づきライト信号用クロック信号を形成するライト
信号用クロック信号形成回路と、前記外部から入力され
た割り込み信号を前記ライト信号用クロック信号でラッ
チするラッチ回路と、前記ライト信号用クロック信号を
前記ラッチ回路の出力によってマスクし、前記ラッチ回
路の出力信号が有効でないときに前記ライト信号用クロ
ック信号を通過させて前記メモリにライト信号として入
力する論理回路と、前記ラッチ回路の出力に基づき、割
り込み信号の開始に対応して前記アドレスカウンタを停
止させかつ割り込みの終了後前記アドレスカウンタを前
記割り込みによって停止された出力アドレスの次のアド
レスから再駆動するカウントイネーブル信号を、形成す
るカウンタイネーブル信号形成回路とを具えるようにし
ている。

【００１１】第４発明では、割り込み信号を前記ライト
信号用クロック信号でラッチし、このラッチ出力に基づ
いてメモリのライト信号およびアドレスカウンタのカウ
ントイネーブル信号を形成する。カウントイネーブル信
号は、割り込み信号の開始に対応してアドレスカウンタ
を停止させかつ割り込みの終了後前記アドレスカウンタ
を前記割り込みによって停止された出力アドレスの次の
アドレスから再駆動するよう機能する。

【００１２】第５発明では、入力されたアドレス信号に
対応するアドレスに対して入力されたライト信号に基づ
くタイミングでデータを書き込むよう動作するメモリ
と、カウントイネーブル信号が有効のときに入力された
クロック信号に同期してカウント動作を行ない、このカ
ウント結果をアドレス信号として前記メモリに入力する
アドレスカウンタとを具え、外部から割り込み信号が入
力されると前記メモリに対する書き込み動作を中断する
ようにしたメモリの制御装置において、所定周波数の信
号を発生する発振回路と、この発振回路の出力に同期し
て計数動作を行ない、その計数出力１ビットを前記クロ
ック信号として前記アドレスカウンタに入力するカウン
タ回路と、このカウンタ回路から出力されるクロック信
号に基づきライト信号用クロック信号を形成するライト
信号用クロック信号形成回路と、前記外部から入力され
た割り込み信号を前記ライト信号用クロック信号でラッ
チするラッチ回路と、前記ライト信号用クロック信号を
前記ラッチ回路の出力によってマスクし、前記ラッチ回
路の出力信号が有効でないときに前記ライト信号用クロ
ック信号を通過させて前記メモリにライト信号として入
力する論理回路と、前記ラッチ回路の出力に基づき、割
り込み信号の開始に対応して前記アドレスカウンタを停
止させるとともに、割り込みの終了後前記アドレスカウ
ンタを初期設定しかつこの初期設定値からアドレスカウ
ンタを再駆動するカウントイネーブル信号を、形成する
カウンタイネーブル信号形成回路とを具えるようにして
いる。

【００１３】第５発明では、割り込み信号を前記ライト
信号用クロック信号でラッチし、このラッチ出力に基づ
いてメモリのライト信号およびアドレスカウンタのカウ
ントイネーブル信号を形成する。カウントイネーブル信
号は、割り込み信号の開始に対応して前記アドレスカウ
ンタを停止させるとともに、割り込みの終了後前記アド
レスカウンタを初期設定しかつこの初期設定値からアド
レスカウンタを再駆動するよう機能する。

【００１４】

【００１５】

【実施例】以下、この発明の実施例を添付図面にしたが
って詳細に説明する。

【００１６】図１はこの発明の第１実施例を示すもの
で、この図１はアドレスダウンカウンタのカウント出力
をメモリＡのアドレス信号Ａ０〜Ａｎとして入力するた
めの構成である。図２は各信号のタイムチャートであ
る。

【００１７】発振回路１は水晶周波数の発振信号ＯＳＣ
を発生しこの信号ＯＳＣを制御信号用カウンタ２及びラ
イト信号生成回路３に出力する。制御信号用カウンタ２
は発振信号ＯＳＣに同期したカウント動作を行ない、そ
の第２出力ビットＱ１をこのシステムのクロック信号Ｃ
Ｋ（図２（ａ）参照）として出力する。このクロック信
号ＣＫはインバータ４で論理反転された後アドレスカウ
ンタ１０のクロック信号ＣＬＫとしてアドレスダウンカ
ウンタ１０に入力されている。ライト基準信号発生回路
３は、制御信号用カウンタ２のカウント出力Ｑ０〜Ｑ４
に基ずき、メモリＡに対する書き込み信号（ライト信
号）ＭＣＷ の元に成るライト基準信号Ｗ を形成し、
このライト基準信号Ｗ （図２（ｂ）参照）をゲート１
７に入力する。なお、この明細書では、信号ＭＣＷ や
信号Ｗ 等のように信号名の後に付した は論理反転
（バー）を示し、 が付された信号はＬで有効であると
する。また、ライト基準信号発生回路３から出力される
もうひとつのライト基準信号ＷＳＤ は、この後の図３
の実施例に用いられるものであり、この図１の実施例に
は関係ない。

【００１８】タスクがスタートするとき、すなわちアド
レスダウンカウンタ１０のカウント動作を開始するとき
（メモリＡに対する書き込みが開始するとき）に入力さ
れるタスクスタート信号ＴＳＫＳＴ（図２（ｃ）参照）
は、オアゲート５に入力される。オアゲート５、ゲート
６、およびフリップフロップ７からなる構成中の、ゲー
ト６には、アドレスダウンカウンタ１０のボロー信号Ｂ
ＲＷ（図２（ｇ）参照）の論理反転信号が入力されてい
るため、フリップフロップ７から出力されるタスク信号
ＴＳＫ（図２（ｈ）参照）は、タスクがスタートされて
からアドレスダウンカウンタ１０の出力がオール０にな
ってボロー信号ＢＲＷが出力されるまでＨとなって、タ
スク実行中であることを示している。このタスク信号Ｔ
ＳＫが、インバータ１３で論理反転された後、メモリＡ
のチップセレクト信号ＣＳ としてメモリＡに入力され
ている。また、前記タスクスタート信号ＴＳＫＳＴは、
初期値ロード信号ＰＥとしてアドレスダウンカウンタ１
０に入力されており、このためタスクスタート信号ＴＳ
ＫＳＴが入力されたときにまずアドレス初期値設定回路
１４に設定されたアドレス初期値がアドレスダウンカウ
ンタ１０にロードされる。

【００１９】メモリＡの実際のライト信号ＭＣＷ （図
２（ｄ）参照）は、フリップフロップ８、ゲート９及び
ゲート１７によって作成されており、ゲート１７に前記
ライト基準信号Ｗ 、タスク信号ＴＳＫおよびゲート９
の出力を入力することで前記ライト信号ＭＣＷ を形成
している。

【００２０】またアドレスダウンカウンタ１０のカウン
トダウンイネーブル信号ＣＤＥ（図２（ｅ）参照）は、
フリップフロップ１１およびアンドゲート１２によって
形成されており、特にフリップフロップ１１のクロック
端子ＣＫにメモリＡのライト信号ＭＣＷ を入力するこ
とで、カウントダウンイネーブル信号ＣＤＥをライト信
号ＭＣＷ に同期させている。これにより、アドレスカ
ウンタ１０から出力されるメモリＡのアドレスＡ０〜Ａ
ｎとライト信号ＭＣＷ のタイミングを完全に合わせる
ことができる。

【００２１】以上の構成によって、アドレスダウンカウ
ンタ１０はタスク開始と共にＰＥ信号によってまず初期
値がロードされ、その後入力されるＣＤＥ信号によって
クロック信号ＣＬＫに同期した前記初期値からのカウン
トダウン動作を実行する。

【００２２】このようにこの実施例では、メモリＡのラ
イト信号ＭＣＷ の元になるライト基準信号Ｗ とシス
テムのクロック信号ＣＫを同一のカウンタ２により形成
し、さらに、前記ライト信号ＭＣＷ で同期をとってア
ドレスダウンカウンタ１０のカウントダウンイネーブル
信号ＣＤＥを形成しているので、アドレスカウンタ１０
から出力されるメモリＡのアドレスＡ０〜Ａｎとライト
信号ＭＣＷ のタイミングを完全に合わせることができ
る。

【００２３】なおこの実施例において、アドレスカウン
タ１０としてアップカウンタを用いるときは、初期値設
定はアドレスカウンタ１０のリセットにより行われる。

【００２４】図３は、この発明の第２実施例を示すもの
で、この図３においては図１の発振回路１、制御信号生
成用カウンタ２及びライト基準信号生成回路３の部分は
省略しており、図３におけるライト基準信号ＷＳＤ
は、図１のライト基準信号生成回路３から出力されるも
のであり、クロック信号は図１の制御信号生成用カウン
タ２から出力されるものである。この図３においては、
シリアル／パラレル変換回路２０を介したメモリＢから
メモリＣへのデータ転送を想定しており、メモリＢはデ
ータ幅が１ビットのメモリ、メモリＣはデータ幅が８ビ
ットのメモリとする。これら両メモリのアドレス指定は
１つのアドレスカウンタ１０によって行なわれる。この
ためメモリＢのアドレスにはアドレスカウンタ１０の出
力データの全ビットが入力されるが、メモリＣのアドレ
スにはアドレスカウンタ１０の出力データの下位３ビッ
トが削除されて入力されるようになっている。

【００２５】この図３の構成のタイムチャートは、図４
乃至図６に示されており、図４が割り込みがないときの
ものを、図５及び図６が割り込みが発生したときのもの
を示している。

【００２６】図３において、タスクスタート信号ＴＳＫ
ＳＴ（図４（ｌ）参照）はオアゲート２１に入力され
る。オアゲート２１、ゲート２２、およびフリップフロ
ップ２３から成る構成中のゲート２２には、アドレスダ
ウンカウンタ１０のボロー信号ＢＲＷをフリップフロッ
プ４１でラッチした信号を論理反転信号したものが入力
されているため、フリップフロップ２３から出力される
タスク信号ＴＳＫ（図４（ｃ）、図５（ｃ）、図６
（ａ）参照）は、タスクがスタートされてからアドレス
ダウンカウンタ１０の出力がオール０になってボロー信
号ＢＲＷが出力されるまでＨとなっている。

【００２７】なお、後の説明で明らかになるが、割り込
み信号ＩＮＴが入力されると、アドレスカウンタのカウ
ント動作は途中で停止されるため、ボロー信号ＢＲＷが
出力されなくなる。このため、タスク信号ＴＳＫはアド
レスカウンタのカウント動作が停止された後もＬに下が
らなくなる。すなわち、このタスク信号ＴＳＫは、実際
のタスク期間は正確には示しておらず、タスクが完了し
たか否かを判断するために用いている。

【００２８】割り込み信号ＩＮＴ（図５（ｄ）、図６
（ｃ）参照）はフリップフロップ２９でクロック信号Ｃ
Ｋ（図４（ａ）、図５（ａ）参照）によりラッチされ
る。フリップフロップ３０及びゲート３１からなる構成
は割り込み信号ＩＮＴの立ち下がり（割り込み終了）を
捕らえて、割り込み信号ＩＮＴの立ち下がりの際に短時
間の間Ｈになる割り込み終了信号ＩＮＴＥＤ（図５
（ｇ）参照）を形成し、これをオアゲート２５に出力す
る。この割り込み終了信号ＩＮＴＥＤは、後の説明で明
らかになるが、割り込み終了後、この割り込みによって
中途停止したアドレスダウンカウンタ１０のカウント動
作を自動的に最初から再実行させるために用いられる。

【００２９】オアゲート２５、ゲート２６及びフリップ
フロップ２７による構成は、正確なタスク実行期間を示
すタスク実行信号ＴＳＫＥ（図４（ｄ）、図５（ｅ）、
図６（ｂ）参照）を形成するもので、割り込み期間中及
びタスクを実行していないときにはＬとなり、割り込み
がなくて実際にタスクを実行させるときにのみＨになる
ＴＳＫＥを出力する。このタスク実行信号ＴＳＫＥはイ
ンバータ２８で論理反転された後、メモリＢのチップセ
レクト信号ＣＳ としてメモリＢに入力される。またこ
のタスク実行信号ＴＳＫＥは、アドレスダウンカウンタ
１０の各駆動信号ＰＥ、ＣＤＥおよびメモリＣの書き込
み信号ＷＥＬ （図４（ｇ）参照）を形成するために用
いられる。また、図１に示した制御信号生成用カウンタ
２で形成されたクロック信号ＣＫはインバータ３２を介
してアドレスカウンタ１０のクロック信号ＣＬＫとして
アドレスカウンタ１０に入力される。

【００３０】図１のライト基準信号生成回路３で形成し
たライト基準信号ＷＳＤ （図４（ｂ）、図５（ｂ）参
照）は、フリップフロップ３３でクロック信号ＣＫによ
ってラッチされ、ＷＳＤ１ 信号（図４（ｊ）参照）と
してフリップフロップ３３から出力される。なお、この
ＷＳＤ 信号は、アドレスカウンタ１０の最下位ビット
Ａ０が８回ＬからＨまたはＨからＬへ変化する毎に（周
期でいえば４周期）１パルスが出力される。

【００３１】フリップフロップ３４、３５による構成
は、前記タスク実行信号ＴＳＫＥをＷＳＤ１ 信号の反
転信号のタイミングで２回ラッチすることで、アドレス
ダウンカウンタ１０の初期値ロード信号ＰＥ及びカウン
トダウンイネーブル信号ＣＤＥを形成するためのＴＳＫ
Ｅ１信号（図４（ｋ）参照）を形成する。 すなわち、
フリップフロップ３４の出力は、タスク実行信号がＨに
なった後１回目のライト基準信号ＷＳＤ 信号の入力に
よりＨになる信号を出力し、またＴＳＫＥ１信号はタス
ク実行信号がＨになった後２回目のライト基準信号ＷＳ
Ｄ 信号の入力によりＨになる。ゲート３７は、フリッ
プフロップ３４の出力とＴＳＫＥ１信号の論理反転信号
のアンドをとり、その出力をフリップフロップ３９を介
して初期値ロード信号ＰＥ（図４（ｅ）、図５（ｈ）参
照）として出力している。すなわち、ゲート３７により
ＴＳＫＥ信号がＨになってから１回目のライト基準信号
ＷＳＤ 信号に対応する期間のみにＨを維持する初期値
ロード信号ＰＥを形成して、この初期値ロード信号ＰＥ
によってアドレス初期値設定回路１４の設定値をアドレ
スダウンカウンタ１０にロードするようにしている。

【００３２】また、ゲート３８は、タスク実行信号ＴＳ
ＫＥ及びＴＳＫＥ１信号のアンドをとり、これをカウン
トダウンイネーブル信号ＣＤＥ（（図４（ｆ）、図５
（ｆ）参照）としてアドレスダウンカウンタ１０に入力
することで、２回目のライト基準信号ＷＳＤ 信号が入
力されてからカウントダウンが終了するまでの間、また
は２回目のライト基準信号ＷＳＤ 信号が入力されてか
ら割り込み信号ＩＮＴが入力されるまでの間Ｈを維持す
るＣＤＥ信号を形成する。

【００３３】フリップフロップ３６、ゲート４０及びオ
アゲート４２は、前記タスク実行信号ＴＳＫＥ、ＴＳＫ
Ｅ１信号及びライト基準信号ＷＳＤ 信号によってメモ
リＣに対するライト信号ＷＥＬ＿（（図４（ｇ））を形
成するもので、これらの構成より結果的にタスクスター
ト信号が入力されてから３回目以降のライト基準信号Ｗ
ＳＤ＿信号をライト信号ＷＥＬ＿としてメモリＣに入力
するようにしている。かかる構成において、タスク実行
中に割り込み信号ＩＮＴが入力されたときは、タスク実
行信号ＴＳＫＥがＬに立ち下がり、これによりカウント
ダウンイネーブル信号ＣＤＥがＬに立ち下がる。この結
果、アドレスダウンカウンタ１０のカウント動作が停止
され、これによりメモリ１０に対する書き込みは途中で
停止される。割り込みが終了すると割り込み信号ＩＮＴ
がＬに立ち下がるので、割り込み終了信号ＩＮＴＥＤが
Ｈに立ち上がる。この割り込み終了信号ＩＮＴＥＤを用
いて、前記割り込みにより中途停止した前記メモリ１０
に対する書き込み動作を自動的に最初から再実行させ
る。すなわち、この割り込み終了信号ＩＮＴＥＤによ
り、タスク実行信号ＴＳＫＥが再びＨに立ち上がり、こ
れによりまず初期値ロード信号ＰＥがアドレスダウンカ
ウンタ１０に出力されてアドレス初期値設定回路１４の
設定値がアドレスダウンカウンタ１０にロードされる。
その後、カウントダウンイネーブル信号ＣＤＥがアドレ
スダウンカウンタ１０に出力され、クロック信号ＣＬＫ
に基ずくアドレスダウンカウンタ１０ダウンカウント動
作が開始される。アドレスダウンカウンタ１０の出力が
全ビット０になると、ボロー信号ＢＲＷが出力され、こ
れによって今回のタスクが終了する。

【００３４】この図３に示す実施例によれば、先の実施
例同様、メモリＣのライト信号ＷＥＬ の元になるライ
ト基準信号ＷＳＤ とシステムのクロック信号ＣＫを同
一のカウンタ２により形成し、さらに前記ライト基準信
号ＷＳＤ で（正確にはＷＳＤ１ 信号で）同期をとっ
てアドレスダウンカウンタ１０のカウントダウンイネー
ブル信号ＣＤＥを形成しているので、アドレスカウンタ
１０から出力されるメモリＡのアドレスＡ０〜Ａｎとラ
イト信号ＷＥＬ のタイミングを完全に合わせることがで
きる。

【００３５】またこの実施例では、メモリに対する書き
込み中に割り込みが入った場合、割り込み終了後上記メ
モリに対する書き込み動作を自動的に最初からやり直さ
せるようにしたので、割り込みがあったときも正確な書
き込み動作をなし得る。

【００３６】図７はこの発明の第３実施例を示すもの
で、上記図３に示した実施例を適用するシステムを示し
たものである。

【００３７】この図７に示すシステムは、コントローラ
５２および複数のノードをループ状に接続したローカル
エリヤネットワークシステムを示すものである。

【００３８】コントローラ５２は、上記複数のノードへ
周期的に送出されるデータフレーム信号を送受信制御す
るものであるが、この場合、送信データフレーム信号を
記憶するめもりと受信データフレーム信号を記憶するメ
モリを送受信データメモリＣで共有するようにしてい
る。送信装置５０は、送受信データメモリＣに記憶され
た送信データにしたがって送信データフレーム信号を形
成してこれをノードへ出力する。受信装置５１は、ノー
ドからの受信フレーム信号を一旦受信装置５１内のメモ
リＢに記憶し、これをＳ／Ｐ変換回路２０を介して送受
信メモリＣに記憶する。すなわち、この図７の各メモリ
Ｂ、ＣおよびＳ／Ｐ変換回路２０と図３のメモリＢ、Ｃ
およびＳ／Ｐ変換回路２０は完全に対応し、メモリ制御
回路５２は図３のアドレスダウンカウンタ１０を含む各
回路構成に対応している。

【００３９】したがって、この場合は、送信側の処理を
受信側のＳ／Ｐ変換処理に対して優先とし、図３の割り
込み信号ＩＮＴを送信側からメモリ制御装置５２へ入力
するようにすれば、図３の回路構成をそのまま適用する
ことができる。

【００４０】図８は、先の図１に示す構成に割り込み信
号が入力される場合を想定したものであり、破線で示し
た部分のみが追加されたもので、これ以外は先の図１の
構成と基本的には同じであり、重複する説明は省略す
る。図９は図８の構成の各信号のタイムチャートであ
る。

【００４１】すなわちこの場合は、割り込みＩＮＴが入
った場合は、メモリＡに対する書き込みを途中で中断す
ることは先の図３の実施例と同様であるが、割り込み終
了後メモリＡに対する書き込みは先の図３の実施例のよ
うに最初から再実行させるのではなく、中途停止したア
ドレスの次のアドレスから再開させるのである。

【００４２】図８において、割り込み信号ＩＮＴ（図９
（ｃ）参照）はフリップフロップ７０に入力され、この
フリップフロップ７０によって前記ライト基準信号Ｗ
のタイミングでラッチされ、ＭＳＫ信号（図９（ｄ）参
照）として出力される。このＭＳＫ信号の論理反転信号
をカウントダウンイネーブル信号ＣＤＥ（図９（ｆ）参
照）を形成するアンドゲート１２へ入力することで、割
り込みの開始でアドレスダウンカウンタ１０のカウント
動作を停止させるとともに、割り込みの終了でアドレス
ダウンカウンタ１０のカウント動作を途中から再開させ
る。また、メモリ１０のチップセレクト信号ＣＳ を形
成するインバータ１３の手前にゲート７１を挿入し、こ
のゲート７１にＭＳＫ信号の論理反転信号を入力するこ
とによってチップセレクト信号ＣＳ の割り込みによる
中断及び再開を制御する。また、メモリ１０に対するラ
イト信号ＭＣＷ （図９（ｄ）参照）についても同様で
あり、ゲート７２を挿入し、このゲート７２にＭＳＫ信
号の論理反転信号を入力することによってライト信号Ｍ
ＣＷ の前記割り込みによる中断及び再開を制御する。

【００４３】すなわち、前記割り込み信号ＩＮＴは、メ
モリＡのライト信号の元になるライト基準信号Ｗ でラ
ッチされ、このラッチ信号ＭＳＫによってアドレスダウ
ンカウンタ１０の停止、再開およびメモリ１０に対する
チップセレクト信号ＣＳ 及びライト信号ＭＣＷ の停
止、再開を決定しているために実際にメモリＡに対する
書き込みを行っているまっ最中に割り込みが開始された
ときでも、この書き込みが終了してからアドレスダウン
カウンタ１０のカウント動作が中途停止されると共に、
割り込みが終了した後は先に中途停止したカウント値の
次のカウント値からカウント出力がアドレスダウンカウ
ンタ１０から出力されることになり、アドレスダウンカ
ウンタ１０のカウント値が１つ飛ばされたり、カウント
値のダブりが発生するようなことはなくなる。

【００４４】因みに、図１０に割り込み信号ＩＮＴを前
記ライト基準信号Ｗ とは位相のずれたクロック信号Ｃ
Ｋの立ち下がりでラッチした場合のタイムチャートを示
し、また図１１に割り込み信号ＩＮＴをクロック信号Ｃ
Ｋの立ち上りでラッチした場合のタイムチャートを示
す。図１０のように割り込み信号ＩＮＴをクロック信号
ＣＫの立ち下がりでラッチした場合は、カウントダウン
イネーブル信号ＣＤＥがクロック信号ＣＫの立下がりで
変化するため、アドレスダウンカウンタの１０の出力Ａ
０（この場合は最下位ビットＡ０のみを示す）が図１０
の破線で示すように変化することがあり、このような場
合は割り込み終了後に最初に発生したライト信号ＭＣＷ
のときに、アドレスが１つ飛ばされてメモリＡに入力
されることになる。

【００４５】また、図１１のように割り込み信号ＩＮＴ
をクロック信号ＣＫの立ち上りでラッチした場合は、図
１１の（ｇ）に示すようにライト信号ＭＣＷ のパルス
幅が半分になって出力されることがあり、このようなと
きは確実にデータをメモリＡに書き込める保証がなくな
る。

【００４６】これに対し、図８のように割り込み信号Ｉ
ＮＴを前記ライト基準信号Ｗ の立ち上がりで判断する
ようにすれば、上記図１０や図１１のような不具合は確
実に防止される。

【００４７】なお、この発明上記実施例を適宜変更し得
るものであり、例えば各実施例の回路構成は同等の機能
を達成されるものであれば変更も可能である。また、メ
モリに対するアドレス指定用としてアップカウンタを用
いるようにしてもよい。また、実施例では、主にメモリ
の書き込み制御に本発明を用いたが、メモリからの読み
出し制御に本発明を用いるようにしてもよい。

【００４８】

【発明の効果】以上説明したようにこの発明によれば、
常時駆動されるカウンタ回路を用いてアドレスカウンタ
を駆動するクロック信号及びメモリを駆動する信号の元
になるメモリ駆動用基本信号とを形成すると共に、前記
クロック信号及び前記メモリ用基本信号を用いて前記ア
ドレスカウンタを制御するアドレスカウンタ用制御信号
と前記メモリを駆動するメモリ用制御信号を形成し、さ
らに前記アドレスカウンタを制御するアドレスカウンタ
用制御信号は前記メモリを駆動する信号の元になるメモ
リ駆動用基本信号に同期してアドレスカウンタに入力す
るようにしているので、メモリに入力されるメモリ用制
御信号とメモリに入力されるアドレスのタイミングは完
全に同期し、これにより正確なメモリアクセス動作をな
し得る。

【００４９】またこの発明では、割り込みが入った場合
は、割り込みの開始と共に前記アドレスカウンタ用制御
信号及び前記メモリ用制御信号を停止させてメモリに対
するアクセスを停止させ、割り込み終了後はまず前記ア
ドレスカウンタを初期設定し、この後アドレスカウンタ
を再駆動するようにしかつメモリ用制御信号は前記アド
レスカウンタの初期設定の終了後有効とさせるようにし
たので、割り込みが発生した場合も正確なメモリへのア
クセスをなし得る。

【００５０】またこの発明では、メインコントローラに
送受信データ共有のメモリを備え、この送受信メモリの
アクセスは送信側が優先としているので、送信フレーム
の送出周期を変えることなく送受信メモリを共有でき
る。

【００５１】またこの発明では、割り込み終了後はこの
割り込みによって停止された出力アドレスの次のアドレ
スからアドレスカウンタを再駆動するようにした場合に
おいて、割り込みの開始終了をメモリに対する書き込み
制御信号によって判断するようにしたので、割り込み前
後でアドレスが１つ飛されたり、書き込みデータが不安
定になるような事態を回避することができる。

【図面の簡単な説明】

【図１】この発明の第１実施例を示す論理回路図。

【図２】第１実施例の作用を説明するタイムチャート。

【図３】この発明の第２実施例を示す論理回路図。

【図４】割り込みがない場合の第２実施例の作用を説明
するタイムチャート。

【図５】割り込みがある場合の第２実施例の作用を説明
するタイムチャート。

【図６】割り込みがある場合の第２実施例の作用を説明
するタイムチャート。

【図７】この発明の第３実施例を示す図。

【図８】この発明の第４実施例を示す論理回路図。

【図９】第４実施例の作用を説明するタイムチャート。

【図１０】第４実施例に対応する従来技術を示す図。

【図１１】第４実施例に対応する他の従来技術を示す
図。

【図１２】従来技術を示す図。

【図１３】従来技術の作用を説明するタイムチャート。

【符号の説明】

１…発振回路 １０…アドレスダウンカウンタ ２０…Ｓ／Ｐ変換回路 Ａ，Ｂ，Ｃ…メモリ

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】入力されたアドレス信号に対応するアドレ
   スに対して入力されたライト信号に基づくタイミングで
   データを書き込むよう動作するメモリと、 カウントイネーブル信号が有効のときに入力されたクロ
   ック信号に同期してカウント動作を行ない、このカウン
   ト結果をアドレス信号として前記メモリに入力するアド
   レスカウンタと、 を具え、入力されたタスクスタート信号に基づいて前記
   メモリに対する書き込み動作を実行するメモリの制御装
   置において、 所定周波数の信号を発生する発振回路と、 この発振回路の出力に同期して計数動作を行ない、その
   計数出力１ビットを前記クロック信号として前記アドレ
   スカウンタに入力するカウンタ回路と、 このカウンタ回路から出力されるクロック信号に基づき
   ライト信号用クロック信号を形成するライト信号用クロ
   ック信号形成回路と、 前記タスクスタート信号を前記クロック信号でラッチす
   る第１のラッチ回路と、 前記タスクスタート信号を前記ライト信号用クロック信
   号でラッチする第２のラッチ回路と、 これら第１及び第２のラッチ回路の出力に基づき前記ラ
   イト信号用クロック信号をマスクすることによりライト
   信号を形成し、このライト信号を前記メモリに入力する
   ライト信号形成回路と、 前記第１のラッチ回路の出力を前記ライト信号形成回路
   から出力されるライト信号でラッチし、このラッチ出力
   を用いて前記カウントイネーブル信号を形成し、形成し
   たカウントイネーブル信号を前記アドレスカウンタに入
   力するカウントイネーブル信号形成回路と、 を具えるようにしたことを特徴とするメモリの制御装
   置。
2. 【請求項２】記憶されたデータをシリアル出力する第１
   のメモリと、 この第１のメモリのシリアル出力をパラレルデータに変
   換するシリアルパラレル変換回路と、 前記シリアルパラレル変換回路からのパラレル変換デー
   タを記憶する第２のメモリと、 前記第１および第２のメモリのアドレスを共通指定し、
   そのカウント周期ごとに前記第１のメモリから前記第２
   のメモリへデータを前記シリアルパラレル変換回路を介
   して伝送するアドレスカウンタと、 所定周波数の信号を発生する発振回路と、 この発振回路の出力に同期してカウント動作を行ない、
   そのカウント出力１ビットを前記アドレスカウンタを駆
   動するクロック信号として出力するカウンタ回路と、 前記カウンタ回路の出力を用いて前記第１の及び第２の
   メモリを駆動する信号の元になるメモリ駆動用基本信号
   を形成するメモリ駆動基本信号形成回路と、 前記クロック信号及び前記メモリ用基本信号に基ずき、
   前記アドレスカウンタを制御すると共に、外部から入力
   された割り込み信号の開始によって前記アドレスカウン
   タを停止させかつこの割り込みの終了後前記アドレスカ
   ウンタを初期設定した後アドレスカウンタを再駆動する
   アドレスカウンタ用制御信号を、形成する第１の論理回
   路と、 前記クロック信号及び前記メモリ用基本信号に基ずき前
   記第１及び第２のメモリを駆動するメモリ用制御信号を
   それぞれ形成すると共に、前記割り込みがあった場合は
   前記アドレスカウンタの初期設定の終了後前記メモリ用
   制御信号を有効として出力させる第２の論理回路と、 を具えるメモリの制御装置。
3. 【請求項３】複数のノードとコントローラとをループ接
   続し、前記コントローラから前記複数のノードに与える
   データを所定周期で一方向シリアル伝送しかつノードか
   らのデータを所定周期でシリアル受信するシステムにお
   いて、 前記コントローラに、 前記ノードからの受信データを記憶する受信データメモ
   リと、 この受信メモリのシリアル出力をパラレルデータに変換
   するシリアルパラレル変換回路と、 前記シリアルパラレル変換回路からのパラレル受信デー
   タとノードに送信する送信データを記憶する送受信デー
   タ共有メモリと、 この送受信データ共有メモリに記憶された送信データに
   基ずき前記ノードに送信する送信データフレーム信号を
   形成する送信回路と、 この送受信データ共有メモリ及び前記受信データメモリ
   のアドレスを共通指定し、そのカウント周期ごとに前記
   受信データメモリから前記送受信データ共有メモリへデ
   ータを前記シリアルパラレル変換回路を介して伝送する
   アドレスカウンタと、 所定周波数の信号を発生する発振回路と、 この発振回路の出力に同期してカウント動作を行ない、
   そのカウント出力１ビットを前記アドレスカウンタを駆
   動するクロック信号として出力するカウンタ回路と、 前記カウンタ回路の出力を用いて前記受信データメモリ
   および前記送受信データ共有メモリを駆動する信号の元
   になるメモリ駆動用基本信号を形成するメモリ駆動基本
   信号形成回路と、 前記クロック信号及び前記メモリ用基本信号に基ずき、
   前記アドレスカウンタを制御すると共に、前記送信回路
   からの割り込み信号の開始によって前記アドレスカウン
   タを停止させかつこの割り込みの終了後前記アドレスカ
   ウンタを初期設定した後アドレスカウンタを再駆動する
   アドレスカウンタ用制御信号を、形成する第１の論理回
   路と、 前記クロック信号及び前記メモリ用基本信号に基ずき前
   記受信データメモリおよび前記送受信データ共有メモリ
   を駆動するメモリ用制御信号をそれぞれ形成すると共
   に、前記送信回路からの割り込みがあった場合は前記ア
   ドレスカウンタの初期設定の終了後前記メモリ用制御信
   号を有効と出力させる第２の論理回路と、を具えるメモ
   リの制御装置。
4. 【請求項４】入力されたアドレス信号に対応するアドレ
   スに対して入力されたライト信号に基づくタイミングで
   データを書き込むよう動作するメモリと、 カウントイネーブル信号が有効のときに入力されたクロ
   ック信号に同期してカウント動作を行ない、このカウン
   ト結果をアドレス信号として前記メモリに入力するアド
   レスカウンタと、 を具え、外部から割り込み信号が入力されると前記メモ
   リに対する書き込み動作を中断するようにしたメモリの
   制御装置において、 所定周波数の信号を発生する発振回路と、 この発振回路の出力に同期して計数動作を行ない、その
   計数出力１ビットを前記クロック信号として前記アドレ
   スカウンタに入力するカウンタ回路と、 このカウンタ回路から出力されるクロック信号に基づき
   ライト信号用クロック信号を形成するライト信号用クロ
   ック信号形成回路と、 前記外部から入力された割り込み信号を前記ライト信号
   用クロック信号でラッチするラッチ回路と、 前記ライト信号用クロック信号を前記ラッチ回路の出力
   によってマスクし、前記ラッチ回路の出力信号が有効で
   ないときに前記ライト信号用クロック信号を通過させて
   前記メモリにライト信号として入力する論理回路と、 前記ラッチ回路の出力に基づき、割り込み信号の開始に
   対応して前記アドレスカウンタを停止させかつ割り込み
   の終了後前記アドレスカウンタを前記割り込みによって
   停止された出力アドレスの次のアドレスから再駆動する
   カウントイネーブル信号を、形成するカウンタイネーブ
   ル信号形成回路と、 を具えるメモリの制御装置。
5. 【請求項５】入力されたアドレス信号に対応するアドレ
   スに対して入力されたライト信号に基づくタイミングで
   データを書き込むよう動作するメモリと、 カウントイネーブル信号が有効のときに入力されたクロ
   ック信号に同期してカウント動作を行ない、このカウン
   ト結果をアドレス信号として前記メモリに入力するアド
   レスカウンタと、 を具え、外部から割り込み信号が入力されると前記メモ
   リに対する書き込み動作を中断するようにしたメモリの
   制御装置において、 所定周波数の信号を発生する発振回路と、 この発振回路の出力に同期して計数動作を行ない、その
   計数出力１ビットを前記クロック信号として前記アドレ
   スカウンタに入力するカウンタ回路と、 このカウンタ回路から出力されるクロック信号に基づき
   ライト信号用クロック信号を形成するライト信号用クロ
   ック信号形成回路と、 前記外部から入力された割り込み信号を前記ライト信号
   用クロック信号でラッチするラッチ回路と、 前記ライト信号用クロック信号を前記ラッチ回路の出力
   によってマスクし、前記ラッチ回路の出力信号が有効で
   ないときに前記ライト信号用クロック信号を通過させて
   前記メモリにライト信号として入力する論理回路と、 前記ラッチ回路の出力に基づき、割り込み信号の開始に
   対応して前記アドレスカウンタを停止させるとともに、
   割り込みの終了後前記アドレスカウンタを初期設定しか
   つこの初期設定値からアドレスカウンタを再駆動するカ
   ウントイネーブル信号を、形成するカウンタイネーブル
   信号形成回路と、 を具えるメモリの制御装置。