JP2000035886A - データ処理システム - Google Patents
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Abstract
(57)【要約】
【課題】 外部クロックと内部クロックとの間の逓倍
率が非整数倍の場合でも、ＭＰＵ内部クロックと外部ク
ロックとの間の非同期性を吸収し、ＭＰＵ内部と外部と
の間で信号の授受を適正に行うことにより、ＭＰＵ内部
及び外部の最高性能即ち最高周波数で動作させ、システ
ム全体の最高性能を引き出すことができるデータ処理シ
ステムを提供する。 【解決手段】 パイプラインクロックPH1で動作するマ
イクロプロセッサ１５と、外部クロックCLOCKで動作し
マイクロプロセッサ１５との間でデータを授受する周辺
装置１２とを有するデータ処理システムで、パイプライ
ンクロックPH1及び外部クロックCLOCKを夫々、マイクロ
プロセッサ１５と周辺装置１２とで動作可能な略保証最
大速度の周波数に設定する。
率が非整数倍の場合でも、ＭＰＵ内部クロックと外部ク
ロックとの間の非同期性を吸収し、ＭＰＵ内部と外部と
の間で信号の授受を適正に行うことにより、ＭＰＵ内部
及び外部の最高性能即ち最高周波数で動作させ、システ
ム全体の最高性能を引き出すことができるデータ処理シ
ステムを提供する。 【解決手段】 パイプラインクロックPH1で動作するマ
イクロプロセッサ１５と、外部クロックCLOCKで動作し
マイクロプロセッサ１５との間でデータを授受する周辺
装置１２とを有するデータ処理システムで、パイプライ
ンクロックPH1及び外部クロックCLOCKを夫々、マイクロ
プロセッサ１５と周辺装置１２とで動作可能な略保証最
大速度の周波数に設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、データ処理システ
ムに関し、特に、マイクロプロセッサと外部装置とを最
大パフォーマンスで動作させるデータ処理システムに関
する。
ムに関し、特に、マイクロプロセッサと外部装置とを最
大パフォーマンスで動作させるデータ処理システムに関
する。
【０００２】
【従来の技術】一般に、データ処理システムは、マイク
ロプロセッサ（ＭＰＵ）と、これを動作させるプログラ
ムを内蔵したＲＯＭ（読出し専用メモリ）や処理するデ
ータを記憶するＲＡＭ（ランダム・アクセス・メモリ）
を含む周辺装置と、その他のハードディスクや通信機器
など含む周辺装置を有している。データ処理システム
は、マイクロプロセッサに接続されるアドレス・バスや
データ・バス（これらのバスをまとめてシステム・バス
とも呼ぶ）を介してマイクロプロセッサと周辺装置（外
部装置）との間でデータの授受を行うことによって所望
の処理を実行する。
ロプロセッサ（ＭＰＵ）と、これを動作させるプログラ
ムを内蔵したＲＯＭ（読出し専用メモリ）や処理するデ
ータを記憶するＲＡＭ（ランダム・アクセス・メモリ）
を含む周辺装置と、その他のハードディスクや通信機器
など含む周辺装置を有している。データ処理システム
は、マイクロプロセッサに接続されるアドレス・バスや
データ・バス（これらのバスをまとめてシステム・バス
とも呼ぶ）を介してマイクロプロセッサと周辺装置（外
部装置）との間でデータの授受を行うことによって所望
の処理を実行する。
【０００３】従来、マイクロプロセッサと周辺装置とは
数１０ＭＨｚ程度の同一クロック信号でデータの授受を
行っていた。しかし、近年、ＭＰＵの高速化はめざまし
いものがあり、その動作クロック周波数は数１００ＭＨ
ｚにも達している。これに対して周辺装置は、必ずしも
ＭＰＵと同じクロック周波数で動作するものが開発され
ているとは限らない。このため、クロック周波数の低い
周辺装置を基準にしてデータ処理システムを設計しなけ
ればならず、ＭＰＵの性能を十分に発揮することができ
なかった。
数１０ＭＨｚ程度の同一クロック信号でデータの授受を
行っていた。しかし、近年、ＭＰＵの高速化はめざまし
いものがあり、その動作クロック周波数は数１００ＭＨ
ｚにも達している。これに対して周辺装置は、必ずしも
ＭＰＵと同じクロック周波数で動作するものが開発され
ているとは限らない。このため、クロック周波数の低い
周辺装置を基準にしてデータ処理システムを設計しなけ
ればならず、ＭＰＵの性能を十分に発揮することができ
なかった。
【０００４】通常、マイクロプロセッサは、処理能力を
向上するため、その内部を複数のステージに分割し、各
ステージでそれぞれ命令を実行できるよう、いわゆるパ
イプライン構成としている。マイクロプロセッサのパイ
プラインは、１クロックで１ステージの処理が終了する
ように設計されており、平均すると１つの命令が１クロ
ックで処理できる。従って、マイクロプロセッサのクロ
ック周波数を高くすることは、その処理能力を向上させ
ることになる。
向上するため、その内部を複数のステージに分割し、各
ステージでそれぞれ命令を実行できるよう、いわゆるパ
イプライン構成としている。マイクロプロセッサのパイ
プラインは、１クロックで１ステージの処理が終了する
ように設計されており、平均すると１つの命令が１クロ
ックで処理できる。従って、マイクロプロセッサのクロ
ック周波数を高くすることは、その処理能力を向上させ
ることになる。
【０００５】マイクロプロセッサのクロック周波数が、
周辺装置の保証最大動作クロック周波数によって制限さ
れるという問題点を解決するため、従来は、マイクロプ
ロセッサ内部における動作クロックの周波数を、外部バ
スのクロック周波数の整数倍にするという方法が知られ
ている。ここで、保証最大動作クロック周波数とは、そ
の装置が動作する極限のクロック周波数ではなく、装置
を供給する業者が装置の動作を保証する最大のクロック
周波数のことである。
周辺装置の保証最大動作クロック周波数によって制限さ
れるという問題点を解決するため、従来は、マイクロプ
ロセッサ内部における動作クロックの周波数を、外部バ
スのクロック周波数の整数倍にするという方法が知られ
ている。ここで、保証最大動作クロック周波数とは、そ
の装置が動作する極限のクロック周波数ではなく、装置
を供給する業者が装置の動作を保証する最大のクロック
周波数のことである。
【０００６】このマイクロプロセッサは、内部にフェー
ズロックループ（Phase Lock Loop:ＰＬＬ）回路を有
し、外部バスのクロック周波数をＰＬＬ回路によって整
数倍の周波数の内部クロックを発生させることで、マイ
クロプロセッサは外部クロックより高い周波数の内部ク
ロックで動作することが可能になる。
ズロックループ（Phase Lock Loop:ＰＬＬ）回路を有
し、外部バスのクロック周波数をＰＬＬ回路によって整
数倍の周波数の内部クロックを発生させることで、マイ
クロプロセッサは外部クロックより高い周波数の内部ク
ロックで動作することが可能になる。
【０００７】マイクロプロセッサは、内部の回路と周辺
装置との間でデータを授受するため入出力インタフェー
スを有している。入出力インタフェースは、一般に外部
クロックに同期してデータを授受し、更にマイクロプロ
セッサの内部クロックに同期して内部回路とデータの受
け渡しを行う。内部クロックと外部クロックとはＰＬＬ
回路によって同期がとられており、その立ち上がりのタ
イミングもある間隔で一致しているので、問題なく信号
の授受を行うことができる。
装置との間でデータを授受するため入出力インタフェー
スを有している。入出力インタフェースは、一般に外部
クロックに同期してデータを授受し、更にマイクロプロ
セッサの内部クロックに同期して内部回路とデータの受
け渡しを行う。内部クロックと外部クロックとはＰＬＬ
回路によって同期がとられており、その立ち上がりのタ
イミングもある間隔で一致しているので、問題なく信号
の授受を行うことができる。
【０００８】
【発明が解決しようとする課題】従来、マイクロプロセ
ッサ内部における動作クロックの周波数は、外部バス周
波数の整数倍であった。しかしながら、マイクロプロセ
ッサの動作可能な保証最大クロック周波数は、周辺装置
の保証最大クロック周波数の整数倍であるとは限らな
い。例えば、周辺装置の保証最大クロック周波数が１０
０ＭＨｚで、マイクロプロセッサのそれが２５０ＭＨｚ
であったとする。上述のデータ処理システムでは、マイ
クロプロセッサは２００ＭＨｚで動作させることにな
る。しかし、これではマイクロプロセッサは、２５０Ｍ
Ｈｚで動作しうる能力を有しながら、その能力を最大限
に発揮することができない。
ッサ内部における動作クロックの周波数は、外部バス周
波数の整数倍であった。しかしながら、マイクロプロセ
ッサの動作可能な保証最大クロック周波数は、周辺装置
の保証最大クロック周波数の整数倍であるとは限らな
い。例えば、周辺装置の保証最大クロック周波数が１０
０ＭＨｚで、マイクロプロセッサのそれが２５０ＭＨｚ
であったとする。上述のデータ処理システムでは、マイ
クロプロセッサは２００ＭＨｚで動作させることにな
る。しかし、これではマイクロプロセッサは、２５０Ｍ
Ｈｚで動作しうる能力を有しながら、その能力を最大限
に発揮することができない。
【０００９】今、仮に周辺装置のクロック周波数を１０
０ＭＨｚとし、マイクロプロセッサのクロック周波数を
２５０ＭＨｚとした場合を考える。通常、入力インタフ
ェースは、内部クロックの立上がりのタイミングでデー
タを取り込み、マイクロプロセッサ内部にデータを渡す
ことになる。
０ＭＨｚとし、マイクロプロセッサのクロック周波数を
２５０ＭＨｚとした場合を考える。通常、入力インタフ
ェースは、内部クロックの立上がりのタイミングでデー
タを取り込み、マイクロプロセッサ内部にデータを渡す
ことになる。
【００１０】図１６は、上記データ授受を説明するため
のタイミングチャートである。同図（ａ）は外部クロッ
ク信号CLOCK、（ｂ）はデータDATA、（ｃ）は内部クロ
ックPH1を示す。ここで、外部クロックCLOCKは内部クロ
ックPH1の２．５倍の周期を有し、外部クロックCLOCKの
１周期は１０ｎｓであるとする。データ信号DATAは、外
部クロック信号CLOCKと同期しており、且つ外部クロッ
クCLOCKの立ち上がりで時点でデータDATAの値が確定し
ている。
のタイミングチャートである。同図（ａ）は外部クロッ
ク信号CLOCK、（ｂ）はデータDATA、（ｃ）は内部クロ
ックPH1を示す。ここで、外部クロックCLOCKは内部クロ
ックPH1の２．５倍の周期を有し、外部クロックCLOCKの
１周期は１０ｎｓであるとする。データ信号DATAは、外
部クロック信号CLOCKと同期しており、且つ外部クロッ
クCLOCKの立ち上がりで時点でデータDATAの値が確定し
ている。
【００１１】ここで、データ信号DATAが有効になってか
ら外部クロック信号CLOCKが立ち上がるまでの時間をセ
ットアップタイムと呼び、外部クロック信号CLOCKが立
ち下がってからデータ信号DATAが無効になるまでの時間
をホールドタイムと呼ぶ。図１６の例では、セットアッ
プタイムは、１ｎｓで、ホールドタイムは０．５ｎｓで
ある。また、周辺装置は、データ信号DATA（Ｄ０）を出
力してから次のデータ信号DATA（Ｄ１）を出力するまで
には８．５ｎｓの時間があり、この間に必要な処理を行
う。
ら外部クロック信号CLOCKが立ち上がるまでの時間をセ
ットアップタイムと呼び、外部クロック信号CLOCKが立
ち下がってからデータ信号DATAが無効になるまでの時間
をホールドタイムと呼ぶ。図１６の例では、セットアッ
プタイムは、１ｎｓで、ホールドタイムは０．５ｎｓで
ある。また、周辺装置は、データ信号DATA（Ｄ０）を出
力してから次のデータ信号DATA（Ｄ１）を出力するまで
には８．５ｎｓの時間があり、この間に必要な処理を行
う。
【００１２】図１６をもとに入力インタフェースの動作
を説明する。時刻ｔ５とｔ６の間で、周辺装置はデータ
Ｄ１を出力し、時刻ｔ６で、外部クロックCLOCKが立ち
上がると、これに同期して内部クロックPH1も立ち上が
る。入力インタフェースは内部クロックPH1の立ち上が
りで、周辺回路から出力されたデータをマイクロプロセ
ッサ内部に取り込むので、問題なく処理できる。
を説明する。時刻ｔ５とｔ６の間で、周辺装置はデータ
Ｄ１を出力し、時刻ｔ６で、外部クロックCLOCKが立ち
上がると、これに同期して内部クロックPH1も立ち上が
る。入力インタフェースは内部クロックPH1の立ち上が
りで、周辺回路から出力されたデータをマイクロプロセ
ッサ内部に取り込むので、問題なく処理できる。
【００１３】一方、時刻ｔ０とｔ１の間で、周辺装置は
データＤ０を出力し、時刻ｔ１で、外部クロックCLOCK
が立ち上がる。しかし、時刻ｔ１では、内部クロックPH
1は立ち下がるので、入力インタフェースは、データを
取り込むことができず、次の内部クロックPH1の立ち上
がりまで待ってデータを取り込むことになる。内部クロ
ックPH1の時刻ｔ２における立ち上がりは、時刻ｔ１に
おける外部クロックCLOCKが立ち上がりより２ｎｓ遅れ
ている。これに対して、データDATA（Ｄ０）のホールド
タイムは前述のとおり０．５ｎｓしかない。従って、マ
イクロプロセッサは、データDATA（Ｄ０）を取り込むこ
とができない。
データＤ０を出力し、時刻ｔ１で、外部クロックCLOCK
が立ち上がる。しかし、時刻ｔ１では、内部クロックPH
1は立ち下がるので、入力インタフェースは、データを
取り込むことができず、次の内部クロックPH1の立ち上
がりまで待ってデータを取り込むことになる。内部クロ
ックPH1の時刻ｔ２における立ち上がりは、時刻ｔ１に
おける外部クロックCLOCKが立ち上がりより２ｎｓ遅れ
ている。これに対して、データDATA（Ｄ０）のホールド
タイムは前述のとおり０．５ｎｓしかない。従って、マ
イクロプロセッサは、データDATA（Ｄ０）を取り込むこ
とができない。
【００１４】これを解決するためには、周辺装置の設計
を変更して、ホールドタイムを２ｎｓ以上にすれば、問
題なくデータDATAを取り込むことができるようになる。
しかしながら、周辺装置は、データを出力した後、７ｎ
ｓ（＝１０−２−１）の間に次のデータDATAを出力する
ための処理を完了させなければならない。即ち、周辺装
置は、１．５ｎｓ（＝８．５−７）だけ内部処理を高速
化させなければならない。
を変更して、ホールドタイムを２ｎｓ以上にすれば、問
題なくデータDATAを取り込むことができるようになる。
しかしながら、周辺装置は、データを出力した後、７ｎ
ｓ（＝１０−２−１）の間に次のデータDATAを出力する
ための処理を完了させなければならない。即ち、周辺装
置は、１．５ｎｓ（＝８．５−７）だけ内部処理を高速
化させなければならない。
【００１５】上述の問題は、周辺装置が高速化でいない
ために生じた問題であり、周辺装置を高速化して問題を
解決することはこれと矛盾する。
ために生じた問題であり、周辺装置を高速化して問題を
解決することはこれと矛盾する。
【００１６】このように、外部システムとＭＰＵ内部夫
々の最高性能すなわち最高周波数で動作させ、システム
全体の最高性能を引き出したいという要請がある。その
実現のため、外部システムとＭＰＵとの間で、外部クロ
ック対内部クロックの比が非整数倍の場合でも正しくデ
ータ信号の授受ができるようにすることが切望される。
々の最高性能すなわち最高周波数で動作させ、システム
全体の最高性能を引き出したいという要請がある。その
実現のため、外部システムとＭＰＵとの間で、外部クロ
ック対内部クロックの比が非整数倍の場合でも正しくデ
ータ信号の授受ができるようにすることが切望される。
【００１７】本発明は、上記に鑑み、外部クロックと内
部クロックとの間の逓倍率が非整数倍の場合でも、ＭＰ
Ｕ内部クロックと外部クロックとの間の非同期性を吸収
し、ＭＰＵ内部と外部との間で信号の授受を適正に行う
ことにより、ＭＰＵ内部及び外部の最高性能即ち最高周
波数で動作させ、システム全体の最高性能を引き出すこ
とができるデータ処理システムを提供することを目的と
する。
部クロックとの間の逓倍率が非整数倍の場合でも、ＭＰ
Ｕ内部クロックと外部クロックとの間の非同期性を吸収
し、ＭＰＵ内部と外部との間で信号の授受を適正に行う
ことにより、ＭＰＵ内部及び外部の最高性能即ち最高周
波数で動作させ、システム全体の最高性能を引き出すこ
とができるデータ処理システムを提供することを目的と
する。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、本発明のデータ処理システムは、第１クロックで動
作する第１装置と、第２クロックで動作し前記第１装置
との間でデータを授受する第２装置とを備えたデータ処
理システムであって、前記第１クロック及び第２クロッ
クが夫々、前記第１装置と第２装置とで動作可能な略保
証最大速度の周波数に設定されることを特徴とする。
に、本発明のデータ処理システムは、第１クロックで動
作する第１装置と、第２クロックで動作し前記第１装置
との間でデータを授受する第２装置とを備えたデータ処
理システムであって、前記第１クロック及び第２クロッ
クが夫々、前記第１装置と第２装置とで動作可能な略保
証最大速度の周波数に設定されることを特徴とする。
【００１９】本発明のデータ処理システムでは、例え
ば、第１クロックと第２クロックとの間の逓倍率が非整
数倍の場合でも、第１装置内部及び外部の最高性能即ち
最高周波数で動作させ、システム全体の最高性能を引き
出すことができる。
ば、第１クロックと第２クロックとの間の逓倍率が非整
数倍の場合でも、第１装置内部及び外部の最高性能即ち
最高周波数で動作させ、システム全体の最高性能を引き
出すことができる。
【００２０】ここで、前記第１クロックで動作し、前記
第１装置との間でデータを授受する第３装置を更に備え
ることが好ましい。また、前記第１装置が第１及び第２
インタフェースを有し、前記第２装置が前記第１インタ
フェースを介して前記第１装置に接続され、前記第３装
置が前記第２インタフェースを介して前記第１装置に接
続されることが好ましい。更に好ましくは、前記第１装
置がマイクロプロセッサから成り、前記第２装置が該マ
イクロプロセッサに接続された外部装置から成り、前記
第３装置が前記マイクロプロセッサに接続された別の外
部装置から成る。具体的には、前記第１クロックは、前
記第２クロックの非整数倍の周波数である。
第１装置との間でデータを授受する第３装置を更に備え
ることが好ましい。また、前記第１装置が第１及び第２
インタフェースを有し、前記第２装置が前記第１インタ
フェースを介して前記第１装置に接続され、前記第３装
置が前記第２インタフェースを介して前記第１装置に接
続されることが好ましい。更に好ましくは、前記第１装
置がマイクロプロセッサから成り、前記第２装置が該マ
イクロプロセッサに接続された外部装置から成り、前記
第３装置が前記マイクロプロセッサに接続された別の外
部装置から成る。具体的には、前記第１クロックは、前
記第２クロックの非整数倍の周波数である。
【００２１】本発明のデータ処理システムは、外部クロ
ックに同期して外部装置から送られる入力データが、非
同期サイクルを含む内部クロックで動作するマイクロプ
ロセッサに入力されるデータ処理システムであって、前
記外部クロック及び内部クロックを夫々、前記外部装置
とマイクロプロセッサとで動作可能な略保証最大動作速
度の周波数に設定してデータの授受を行う入出力手段を
備え、前記外部装置とマイクロプロセッサとを最大パフ
ォーマンスで動作させることを特徴とする。
ックに同期して外部装置から送られる入力データが、非
同期サイクルを含む内部クロックで動作するマイクロプ
ロセッサに入力されるデータ処理システムであって、前
記外部クロック及び内部クロックを夫々、前記外部装置
とマイクロプロセッサとで動作可能な略保証最大動作速
度の周波数に設定してデータの授受を行う入出力手段を
備え、前記外部装置とマイクロプロセッサとを最大パフ
ォーマンスで動作させることを特徴とする。
【００２２】本発明のデータ処理システムでは、例え
ば、内部クロックと外部クロックとの間の逓倍率が非整
数倍の場合でも、マイクロプロセッサの内部と外部の最
高性能即ち最高周波数で動作させ、システム全体の最高
性能を引き出すことができる。
ば、内部クロックと外部クロックとの間の逓倍率が非整
数倍の場合でも、マイクロプロセッサの内部と外部の最
高性能即ち最高周波数で動作させ、システム全体の最高
性能を引き出すことができる。
【００２３】ここで、前記入出力手段が、前記入力デー
タを前記内部クロックでラッチ可能な所定のタイミング
まで保持して前記マイクロプロセッサに入力する保持手
段を備えることが好ましい。
タを前記内部クロックでラッチ可能な所定のタイミング
まで保持して前記マイクロプロセッサに入力する保持手
段を備えることが好ましい。
【００２４】例えば、内部クロックによる動作周波数
が、外部クロックの非整数倍の比をもつ場合に、外部ク
ロックの１クロックおきに入力データをラッチするよう
なタイミング遅れのサイクルが発生し、入力データのホ
ールドタイムが短くなって信号取り込みに不具合を起こ
すことがある。しかし、保持手段が入力データを保持す
ることにより、ラッチタイミングが遅れる非同期サイク
ルにおいても入力データを適正にラッチすることができ
る。
が、外部クロックの非整数倍の比をもつ場合に、外部ク
ロックの１クロックおきに入力データをラッチするよう
なタイミング遅れのサイクルが発生し、入力データのホ
ールドタイムが短くなって信号取り込みに不具合を起こ
すことがある。しかし、保持手段が入力データを保持す
ることにより、ラッチタイミングが遅れる非同期サイク
ルにおいても入力データを適正にラッチすることができ
る。
【００２５】また、前記外部装置からの入力データを取
り込む入力インタフェースと、該入力インタフェースに
おけるラッチタイミングを調整するためのタイミング信
号を生成するタイミング生成回路とを備え、前記保持手
段が、入力データを前記タイミング信号に応答してラッ
チする入力保持レジスタと、該入力保持レジスタの出力
を前記内部クロックのレベル変化に応答してラッチする
入力ラッチとを備えることが好ましい。この場合、入力
ラッチの前段に入力保持レジスタを配設するという簡素
な回路構成によって、本データ処理システムを得ること
ができる。
り込む入力インタフェースと、該入力インタフェースに
おけるラッチタイミングを調整するためのタイミング信
号を生成するタイミング生成回路とを備え、前記保持手
段が、入力データを前記タイミング信号に応答してラッ
チする入力保持レジスタと、該入力保持レジスタの出力
を前記内部クロックのレベル変化に応答してラッチする
入力ラッチとを備えることが好ましい。この場合、入力
ラッチの前段に入力保持レジスタを配設するという簡素
な回路構成によって、本データ処理システムを得ること
ができる。
【００２６】更に好ましくは、前記入力インタフェース
が、前記外部クロックに同期して順次に入力される入力
データを夫々ラッチする複数の第１ラッチ回路と、前記
内部クロックに応答して作動し前記複数の第１ラッチ回
路の出力を元の入力データの入力順にラッチする第２ラ
ッチ回路とを備える。これにより、逓倍率が非整数倍の
クロックに対応する回路構成が容易に実現できる。
が、前記外部クロックに同期して順次に入力される入力
データを夫々ラッチする複数の第１ラッチ回路と、前記
内部クロックに応答して作動し前記複数の第１ラッチ回
路の出力を元の入力データの入力順にラッチする第２ラ
ッチ回路とを備える。これにより、逓倍率が非整数倍の
クロックに対応する回路構成が容易に実現できる。
【００２７】好適には、外部クロックをＭ分周してＭ分
周クロックを生成すると共に、該Ｍ分周クロックを更に
Ｎ逓倍して前記内部クロックとして生成するクロック生
成回路を備え、前記タイミング生成回路が、前記クロッ
ク生成回路からのＭ分周クロックと内部クロックとを夫
々取り込んで、外部同期ラッチクロック、内部同期ラッ
チクロック、及び内部データ同期クロックを夫々生成す
る。この構成によると、入力インタフェースを精度良く
動作させるための各タイミング信号を生成できる。
周クロックを生成すると共に、該Ｍ分周クロックを更に
Ｎ逓倍して前記内部クロックとして生成するクロック生
成回路を備え、前記タイミング生成回路が、前記クロッ
ク生成回路からのＭ分周クロックと内部クロックとを夫
々取り込んで、外部同期ラッチクロック、内部同期ラッ
チクロック、及び内部データ同期クロックを夫々生成す
る。この構成によると、入力インタフェースを精度良く
動作させるための各タイミング信号を生成できる。
【００２８】また、キャッシュメモリを更に備えてお
り、前記内部クロックの周波数が前記外部クロックの周
波数よりも高いとき、該外部クロックに同期する入力デ
ータを取り込んだことによって空いた時間に、前記キャ
ッシュメモリに必要なデータ及びアドレスをアクセスす
る処理を行う構成を有する。これにより、マイクロプロ
セッサ内部における各処理を有効に実行することができ
る。
り、前記内部クロックの周波数が前記外部クロックの周
波数よりも高いとき、該外部クロックに同期する入力デ
ータを取り込んだことによって空いた時間に、前記キャ
ッシュメモリに必要なデータ及びアドレスをアクセスす
る処理を行う構成を有する。これにより、マイクロプロ
セッサ内部における各処理を有効に実行することができ
る。
【００２９】本発明のデータ処理システムは、内部クロ
ックに同期してマイクロプロセッサから送られる内部デ
ータが、外部クロックで動作する外部装置に出力される
データ処理システムであって、前記内部クロック及び外
部クロックを夫々、前記マイクロプロセッサと外部装置
とで動作可能な略保証最大動作速度の周波数に設定して
データを授受する入出力手段を備え、前記マイクロプロ
セッサと外部装置とを最大パフォーマンスで動作させる
ことを特徴とする。
ックに同期してマイクロプロセッサから送られる内部デ
ータが、外部クロックで動作する外部装置に出力される
データ処理システムであって、前記内部クロック及び外
部クロックを夫々、前記マイクロプロセッサと外部装置
とで動作可能な略保証最大動作速度の周波数に設定して
データを授受する入出力手段を備え、前記マイクロプロ
セッサと外部装置とを最大パフォーマンスで動作させる
ことを特徴とする。
【００３０】本発明のデータ処理システムでは、例え
ば、内部クロックと外部クロックとの間の逓倍率が非整
数倍の場合でも、マイクロプロセッサの内部と外部の最
高性能即ち最高周波数で動作させ、システム全体の最高
性能を引き出すことができる。
ば、内部クロックと外部クロックとの間の逓倍率が非整
数倍の場合でも、マイクロプロセッサの内部と外部の最
高性能即ち最高周波数で動作させ、システム全体の最高
性能を引き出すことができる。
【００３１】好ましくは、前記入出力手段が、前記内部
データを前記外部クロックでラッチ可能な所定のタイミ
ングまで保持して前記外部装置に出力する保持手段を備
えている。例えば、内部クロックによる動作周波数が外
部クロックの非整数倍の比をもつ場合に、保持手段が内
部データを保持することにより、ラッチタイミングが合
わない非同期サイクルにおいても内部データを適正にラ
ッチすることができる。
データを前記外部クロックでラッチ可能な所定のタイミ
ングまで保持して前記外部装置に出力する保持手段を備
えている。例えば、内部クロックによる動作周波数が外
部クロックの非整数倍の比をもつ場合に、保持手段が内
部データを保持することにより、ラッチタイミングが合
わない非同期サイクルにおいても内部データを適正にラ
ッチすることができる。
【００３２】また、前記マイクロプロセッサの内部デー
タを取り込む出力インタフェースと、該出力インタフェ
ースにおけるラッチタイミングを調整するためのタイミ
ング信号を生成するタイミング発生手段とを備え、前記
保持手段が、内部データを前記タイミング信号に応答し
てラッチする出力保持レジスタと、該出力保持レジスタ
の出力を前記外部クロックのレベル変化に応答して出力
する出力手段とを備えることが好ましい。
タを取り込む出力インタフェースと、該出力インタフェ
ースにおけるラッチタイミングを調整するためのタイミ
ング信号を生成するタイミング発生手段とを備え、前記
保持手段が、内部データを前記タイミング信号に応答し
てラッチする出力保持レジスタと、該出力保持レジスタ
の出力を前記外部クロックのレベル変化に応答して出力
する出力手段とを備えることが好ましい。
【００３３】更に好ましくは、前記出力インタフェース
が、前記内部クロックに同期して順次に出力される出力
データを夫々ラッチする複数のラッチ回路を備え、前記
外部クロックに応答して作動し前記複数の第１ラッチ回
路の出力を元の内部データの出力順に出力する構成を備
えている。この場合、逓倍率が非整数倍のクロックに対
応する回路構成が容易に実現できる。
が、前記内部クロックに同期して順次に出力される出力
データを夫々ラッチする複数のラッチ回路を備え、前記
外部クロックに応答して作動し前記複数の第１ラッチ回
路の出力を元の内部データの出力順に出力する構成を備
えている。この場合、逓倍率が非整数倍のクロックに対
応する回路構成が容易に実現できる。
【００３４】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の第１実施形態例における
データ処理システムを示すブロック図である。このデー
タ処理システム１１は、マイクロプロセッサ（ＭＰＵ）
１５と、システム・バス（外部バス）４０を介してマイ
クロプロセッサ１５に接続される周辺装置１２と、マイ
クロプロセッサ１５と周辺装置１２とに夫々クロックを
与える発振回路１３とを有している。
に説明する。図１は、本発明の第１実施形態例における
データ処理システムを示すブロック図である。このデー
タ処理システム１１は、マイクロプロセッサ（ＭＰＵ）
１５と、システム・バス（外部バス）４０を介してマイ
クロプロセッサ１５に接続される周辺装置１２と、マイ
クロプロセッサ１５と周辺装置１２とに夫々クロックを
与える発振回路１３とを有している。
【００３５】マイクロプロセッサ１５は、入力インタフ
ェース１６と、タイミング生成回路１７と、クロック生
成（Phase Lock Loop:ＰＬＬ）回路１９と、出力インタ
フェース２０とを有しており、周辺装置（外部装置）１
２の周波数よりも高い周波数で動作する。本データ処理
システムでは、周辺装置１２とマイクロプロセッサ１５
内部との間におけるクロック周波数の比は整数ではな
く、周辺装置１２の保証最大速度のクロック周波数とマ
イクロプロセッサ１５の保証最大速度のクロック周波数
との比に近い非整数値である。
ェース１６と、タイミング生成回路１７と、クロック生
成（Phase Lock Loop:ＰＬＬ）回路１９と、出力インタ
フェース２０とを有しており、周辺装置（外部装置）１
２の周波数よりも高い周波数で動作する。本データ処理
システムでは、周辺装置１２とマイクロプロセッサ１５
内部との間におけるクロック周波数の比は整数ではな
く、周辺装置１２の保証最大速度のクロック周波数とマ
イクロプロセッサ１５の保証最大速度のクロック周波数
との比に近い非整数値である。
【００３６】従って、内部クロックは、外部クロックと
所定の周波数関係で位相同期しているが非同期サイクル
を含んでいる。ここで、非同期サイクルとは、図１６の
時刻ｔ１のように、周辺装置よりデータDATAが出力され
て外部クロックCLOCKが立ち上がるとき、内部クロックP
H1が立ち上がらないサイクルを意味する。これに対し
て、同期サイクルとは、図１６の時刻ｔ６のように、外
部クロックCLOCKが立ち上がるとき、内部クロックPH1も
立ち上がるサイクルを意味する。
所定の周波数関係で位相同期しているが非同期サイクル
を含んでいる。ここで、非同期サイクルとは、図１６の
時刻ｔ１のように、周辺装置よりデータDATAが出力され
て外部クロックCLOCKが立ち上がるとき、内部クロックP
H1が立ち上がらないサイクルを意味する。これに対し
て、同期サイクルとは、図１６の時刻ｔ６のように、外
部クロックCLOCKが立ち上がるとき、内部クロックPH1も
立ち上がるサイクルを意味する。
【００３７】マイクロプロセッサ１５は、パイプライン
処理するために５段に分割された各パイプライン・ステ
ージ、つまりＩＦ(Instruction Fetch)ステージ、ＲＦ
(Register Fetch)ステージ、ＥＸ(Execute)ステージ、
ＤＦ(Data Fetch)ステージ、及びＷＢ(Write Back)ステ
ージを有する。
処理するために５段に分割された各パイプライン・ステ
ージ、つまりＩＦ(Instruction Fetch)ステージ、ＲＦ
(Register Fetch)ステージ、ＥＸ(Execute)ステージ、
ＤＦ(Data Fetch)ステージ、及びＷＢ(Write Back)ステ
ージを有する。
【００３８】ＩＦ（命令・フェッチ）ステージは、分岐
命令などがあった場合に分岐先のアドレス（命令フェッ
チアドレス）を生成するプログラムカウンタ生成部２２
と、プログラム・カウンタ（ＰＣ）１８と、プログラム
カウンタ１８の指すアドレス命令などを出力する（命令
コードを授受する）命令キャッシュ２３とを有する。
命令などがあった場合に分岐先のアドレス（命令フェッ
チアドレス）を生成するプログラムカウンタ生成部２２
と、プログラム・カウンタ（ＰＣ）１８と、プログラム
カウンタ１８の指すアドレス命令などを出力する（命令
コードを授受する）命令キャッシュ２３とを有する。
【００３９】ＩＦステージでは、プログラム・カウンタ
１８で指示されるアドレス（以下、ＰＣアドレスと呼
ぶ）を用いて命令キャッシュ２３又は命令メモリ（図示
しないＲＯＭ）から命令が読み出され、後述のＲＦパイ
プライン・レジスタ２４に書き込まれる。プログラム・
カウンタ１８のＰＣアドレスはインクリメントされて、
次の命令フェッチ・サイクルに備える。
１８で指示されるアドレス（以下、ＰＣアドレスと呼
ぶ）を用いて命令キャッシュ２３又は命令メモリ（図示
しないＲＯＭ）から命令が読み出され、後述のＲＦパイ
プライン・レジスタ２４に書き込まれる。プログラム・
カウンタ１８のＰＣアドレスはインクリメントされて、
次の命令フェッチ・サイクルに備える。
【００４０】ＲＦ（レジスタ・フェッチ）ステージは、
パイプライン制御部２５と、レジスタファイル２６と、
ＩＦステージに隣接するＲＦパイプライン・レジスタ２
４とを有する。
パイプライン制御部２５と、レジスタファイル２６と、
ＩＦステージに隣接するＲＦパイプライン・レジスタ２
４とを有する。
【００４１】ＲＦパイプライン・レジスタ２４は、プロ
グラム・カウンタ１８からの出力をラッチするＰＣラッ
チ３５と、命令キャッシュ２３から出力された命令コー
ドをラッチする命令コードラッチ３６とを有する。これ
らのラッチ３５、３６は夫々、パイプクロック信号（内
部クロック）PH1に同期して保持動作する。レジスタフ
ァイル２６は、レジスタ番号が付与された複数のレジス
タからなり、アクセスのキーとしてレジスタ番号が入力
されると、そのレジスタの内容が読出し／書込みされる
ものある。例えば、読出し及び書込みのデコーダと、フ
リップフロップを並べたレジスタとから構成される。
グラム・カウンタ１８からの出力をラッチするＰＣラッ
チ３５と、命令キャッシュ２３から出力された命令コー
ドをラッチする命令コードラッチ３６とを有する。これ
らのラッチ３５、３６は夫々、パイプクロック信号（内
部クロック）PH1に同期して保持動作する。レジスタフ
ァイル２６は、レジスタ番号が付与された複数のレジス
タからなり、アクセスのキーとしてレジスタ番号が入力
されると、そのレジスタの内容が読出し／書込みされる
ものある。例えば、読出し及び書込みのデコーダと、フ
リップフロップを並べたレジスタとから構成される。
【００４２】レジスタファイル２６では、レジスタの読
出し時に状態は何ら変更されず、レジスタ番号を入力と
して指定するだけで、レジスタに保存されたデータを得
ることができる。レジスタファイル２６のレジスタへの
書込み時には、例えば、レジスタ番号、書き込むべきデ
ータ、及び、書込みを制御するクロック信号の３入力が
必要である。また、パイプライン制御部２５は、命令コ
ードラッチ３６から命令コードを読み込み、これをデコ
ードしてパイプライン処理における作動を統括的に制御
する。なお、パイプライン制御部２５は、図１では便宜
上ＲＦステージに図示したが、ＲＦステージだけに属す
るものではなく、全てのステージに係わるものである。
出し時に状態は何ら変更されず、レジスタ番号を入力と
して指定するだけで、レジスタに保存されたデータを得
ることができる。レジスタファイル２６のレジスタへの
書込み時には、例えば、レジスタ番号、書き込むべきデ
ータ、及び、書込みを制御するクロック信号の３入力が
必要である。また、パイプライン制御部２５は、命令コ
ードラッチ３６から命令コードを読み込み、これをデコ
ードしてパイプライン処理における作動を統括的に制御
する。なお、パイプライン制御部２５は、図１では便宜
上ＲＦステージに図示したが、ＲＦステージだけに属す
るものではなく、全てのステージに係わるものである。
【００４３】ＥＸ(Execute:実行)ステージは、算術演算
部（ＡＬＵ）２７と、ＥＸパイプライン・レジスタ２８
とを有しており、ＥＸパイプライン・レジスタ２８は、
各処理データをラッチするラッチ３１、３２、３３を有
する。算術演算部２７は、ラッチ３１、３２を介して取
り込んだデータを演算し、その演算結果をＤＦステージ
に送る。
部（ＡＬＵ）２７と、ＥＸパイプライン・レジスタ２８
とを有しており、ＥＸパイプライン・レジスタ２８は、
各処理データをラッチするラッチ３１、３２、３３を有
する。算術演算部２７は、ラッチ３１、３２を介して取
り込んだデータを演算し、その演算結果をＤＦステージ
に送る。
【００４４】ＥＸステージでは、デコードされた命令が
実行される。例えば、ロード命令によって、レジスタの
内容と符号拡張された値とがＥＸパイプライン・レジス
タ２８から読み出されて、算術演算部２７で加算され、
加算結果がＤＦパイプライン・レジスタに格納される。
このステージでは、ラッチ３１、３２に各信号を設定す
る必要があり、設定した信号によって、ＡＬＵ２７の演
算操作、及び、レジスタと符号拡張された値とのどちら
をＡＬＵ２７に入力するか等が夫々選択される。
実行される。例えば、ロード命令によって、レジスタの
内容と符号拡張された値とがＥＸパイプライン・レジス
タ２８から読み出されて、算術演算部２７で加算され、
加算結果がＤＦパイプライン・レジスタに格納される。
このステージでは、ラッチ３１、３２に各信号を設定す
る必要があり、設定した信号によって、ＡＬＵ２７の演
算操作、及び、レジスタと符号拡張された値とのどちら
をＡＬＵ２７に入力するか等が夫々選択される。
【００４５】ＤＦ（データ・フェッチ）ステージは、デ
ータキャッシュ３４と、ＤＦパイプライン・レジスタ３
５とを有する。ＤＦパイプライン・レジスタ３５は、算
術演算部２７からのデータをラッチするラッチ３６と、
ラッチ３３からのライトデータをラッチするラッチ３７
とを有する。
ータキャッシュ３４と、ＤＦパイプライン・レジスタ３
５とを有する。ＤＦパイプライン・レジスタ３５は、算
術演算部２７からのデータをラッチするラッチ３６と、
ラッチ３３からのライトデータをラッチするラッチ３７
とを有する。
【００４６】データキャッシュ３４は、ラッチ３６から
のデータと後段のラッチ３９からのライトデータとが入
力され、必要なキャッシュデータを内部バス２１との間
で授受するもので、後述の内部データ同期クロックSYNC
がハイレベルのときに、周辺装置１２からのデータDATA
を取り込む。ミスヒットした場合、データキャッシュ３
４は、外部バス制御部（図示せず）にリードバスサイク
ルを発行する。また、データキャッシュ３４の出力であ
るリードデータと、ラッチ３７の出力であるライトデー
タとがセレクタ１４に入力され、図示しないリード／ラ
イト制御信号R/Wによっていずれか一方のデータが選択
されて、ラッチ３９に出力される。
のデータと後段のラッチ３９からのライトデータとが入
力され、必要なキャッシュデータを内部バス２１との間
で授受するもので、後述の内部データ同期クロックSYNC
がハイレベルのときに、周辺装置１２からのデータDATA
を取り込む。ミスヒットした場合、データキャッシュ３
４は、外部バス制御部（図示せず）にリードバスサイク
ルを発行する。また、データキャッシュ３４の出力であ
るリードデータと、ラッチ３７の出力であるライトデー
タとがセレクタ１４に入力され、図示しないリード／ラ
イト制御信号R/Wによっていずれか一方のデータが選択
されて、ラッチ３９に出力される。
【００４７】周辺装置１２などへのアクセスステージで
あるＤＦステージでは、周辺装置１２などからデータの
読出し（リード）が行われる。ロード命令によってデー
タキャッシュ３４にミスヒットした場合には、処理する
データを記憶するＲＡＭ（ランダム・アクセス・メモ
リ）などからデータを読み出し、後述のＷＢパイプライ
ン・レジスタ３８に格納する。
あるＤＦステージでは、周辺装置１２などからデータの
読出し（リード）が行われる。ロード命令によってデー
タキャッシュ３４にミスヒットした場合には、処理する
データを記憶するＲＡＭ（ランダム・アクセス・メモ
リ）などからデータを読み出し、後述のＷＢパイプライ
ン・レジスタ３８に格納する。
【００４８】最終ステージであるＷＢ(Write Back:書込
み)は、ＷＢパイプライン・レジスタ３８を有する。Ｗ
Ｂパイプライン・レジスタ３８は、データキャッシュ３
４からのリードデータとラッチ３７からのライトデータ
との一方をセレクタ１４で選択してラッチするラッチ３
９とを有する。
み)は、ＷＢパイプライン・レジスタ３８を有する。Ｗ
Ｂパイプライン・レジスタ３８は、データキャッシュ３
４からのリードデータとラッチ３７からのライトデータ
との一方をセレクタ１４で選択してラッチするラッチ３
９とを有する。
【００４９】ＷＢステージでは、周辺装置１２などへデ
ータの書込み（ライト）が行われる。ロード命令では、
ＷＢパイプライン・レジスタ３８からデータが読み出さ
れ、レジスタ・ファイル２６にデータを書き込む。スト
ア命令では、データキャッシュ３４にヒットしたとき
は、データキャッシュ３４にデータを書き込み、ミスヒ
ットしたときは外部にライトバスサイクルを発行し、Ｒ
ＡＭ（図示せず）などにデータを書き込む。
ータの書込み（ライト）が行われる。ロード命令では、
ＷＢパイプライン・レジスタ３８からデータが読み出さ
れ、レジスタ・ファイル２６にデータを書き込む。スト
ア命令では、データキャッシュ３４にヒットしたとき
は、データキャッシュ３４にデータを書き込み、ミスヒ
ットしたときは外部にライトバスサイクルを発行し、Ｒ
ＡＭ（図示せず）などにデータを書き込む。
【００５０】上記構成のデータ処理システム１１では、
発振回路１３からの外部クロックが、周辺装置１２、タ
イミング生成回路１７、及びクロック生成回路１９に夫
々供給される。
発振回路１３からの外部クロックが、周辺装置１２、タ
イミング生成回路１７、及びクロック生成回路１９に夫
々供給される。
【００５１】クロック生成回路１９は、発振回路１３か
ら供給される外部クロックCLOCKをＭ分周してからＮ逓
倍する機能を有しており、外部クロックCLOCKをＭ分周
した信号CLK2と、後述のＶＣＯ（電圧制御発振器）５３
の出力をＮ分周した信号との位相（周波数）が同じにな
るように動作し、パイプラインクロックPH1（内部クロ
ック）を生成する。すなわち、ＰＨ１＝（（CLOCK／
Ｍ）×Ｎ）で示される。
ら供給される外部クロックCLOCKをＭ分周してからＮ逓
倍する機能を有しており、外部クロックCLOCKをＭ分周
した信号CLK2と、後述のＶＣＯ（電圧制御発振器）５３
の出力をＮ分周した信号との位相（周波数）が同じにな
るように動作し、パイプラインクロックPH1（内部クロ
ック）を生成する。すなわち、ＰＨ１＝（（CLOCK／
Ｍ）×Ｎ）で示される。
【００５２】タイミング生成回路１７は、発振回路１３
からの外部クロックCLOCKと、クロック生成回路１９で
生成された第２クロックCLK2及びパイプラインクロック
PH1とを夫々取り込み、各クロック間のタイミングをと
るためのクロックを生成する。タイミング生成回路１７
からパイプライン制御部２５に繋がるＳＹＮＣ信号は、
周辺装置１２からのデータDATAが有効であるか無効であ
るかを伝達するもので、ハイレベルのときに、データDA
TAを有効として取り込ませる。
からの外部クロックCLOCKと、クロック生成回路１９で
生成された第２クロックCLK2及びパイプラインクロック
PH1とを夫々取り込み、各クロック間のタイミングをと
るためのクロックを生成する。タイミング生成回路１７
からパイプライン制御部２５に繋がるＳＹＮＣ信号は、
周辺装置１２からのデータDATAが有効であるか無効であ
るかを伝達するもので、ハイレベルのときに、データDA
TAを有効として取り込ませる。
【００５３】周辺装置１２からのデータDATAは、外部ク
ロックCLOCKに同期して外部バス４０に供給され、タイ
ミング生成回路１７で生成される後述のクロックに同期
し入力インタフェース１６を介して取り込まれ、内部バ
ス２１に供給される。
ロックCLOCKに同期して外部バス４０に供給され、タイ
ミング生成回路１７で生成される後述のクロックに同期
し入力インタフェース１６を介して取り込まれ、内部バ
ス２１に供給される。
【００５４】出力インタフェース２０は、パイプライン
クロックPH1（内部クロック）に同期して内部バス２１
に供給される内部データを、タイミング生成回路１７で
生成されたクロックに同期して取り込みつつ外部バス４
０に供給する。マイクロプロセッサ１５は、クロック生
成回路１９で生成されたパイプラインクロックPH1に同
期して動作し、処理データを内部バス２１に供給する。
クロックPH1（内部クロック）に同期して内部バス２１
に供給される内部データを、タイミング生成回路１７で
生成されたクロックに同期して取り込みつつ外部バス４
０に供給する。マイクロプロセッサ１５は、クロック生
成回路１９で生成されたパイプラインクロックPH1に同
期して動作し、処理データを内部バス２１に供給する。
【００５５】図２は、入力インタフェース１６の内部構
成の要部を示す回路図である。入力インタフェース１６
は、ＣＭＯＳ構造の入力バッファ４２と、夫々がＤ-フ
リップフロップから成る入力保持レジスタ４３及び入力
ラッチ４６と、入力保持レジスタ４３及び入力ラッチ４
６の間に挿入されたインバータ４５とを有している。
成の要部を示す回路図である。入力インタフェース１６
は、ＣＭＯＳ構造の入力バッファ４２と、夫々がＤ-フ
リップフロップから成る入力保持レジスタ４３及び入力
ラッチ４６と、入力保持レジスタ４３及び入力ラッチ４
６の間に挿入されたインバータ４５とを有している。
【００５６】入力保持レジスタ４３は、データ入力端子
Ｄと、入力を反転して出力するデータ出力端子ＱＢと、
クロック端子ＣＬＫとラッチ許可端子ＣＥとを有し、各
端子は入力バッファ４２の出力、インバータ４５、を経
由して送られるデータDATA、外部同期ラッチクロックCL
K_REG、及び同期ラッチクロックSYNC_REGと夫々接続さ
れる。入力保持レジスタ４３は、同期ラッチクロックSY
NC_REGがハイレベルのときであって、且つ外部同期ラッ
チクロックCLK_REGが立ち上がるとき、入力バッファ４
２を経由して送られるデータDATAをラッチする。入力保
持レジスタ４３は、同期ラッチクロックSYNC_REGがロウ
レベルのときには、外部同期ラッチクロックCLK_REGが
立ち上がっても、入力バッファ４２を経由して送られる
データDATAをラッチすることはない。入力保持レジスタ
４３からの出力は、インバータ４５を介して反転されて
入力ラッチ４６に送られる。
Ｄと、入力を反転して出力するデータ出力端子ＱＢと、
クロック端子ＣＬＫとラッチ許可端子ＣＥとを有し、各
端子は入力バッファ４２の出力、インバータ４５、を経
由して送られるデータDATA、外部同期ラッチクロックCL
K_REG、及び同期ラッチクロックSYNC_REGと夫々接続さ
れる。入力保持レジスタ４３は、同期ラッチクロックSY
NC_REGがハイレベルのときであって、且つ外部同期ラッ
チクロックCLK_REGが立ち上がるとき、入力バッファ４
２を経由して送られるデータDATAをラッチする。入力保
持レジスタ４３は、同期ラッチクロックSYNC_REGがロウ
レベルのときには、外部同期ラッチクロックCLK_REGが
立ち上がっても、入力バッファ４２を経由して送られる
データDATAをラッチすることはない。入力保持レジスタ
４３からの出力は、インバータ４５を介して反転されて
入力ラッチ４６に送られる。
【００５７】入力ラッチ４６は、入力保持レジスタ４３
と同様の端子を有し、内部データ同期クロックSYNCがハ
イレベルのときであって、パイプラインクロックPH1が
立ち上がるとき、インバータ４５の出力を出力をラッチ
する。入力ラッチ４６からの出力は、インバータ４７、
４８を経由して内部データDATA_INとして内部バス２１
（図１）に供給される。
と同様の端子を有し、内部データ同期クロックSYNCがハ
イレベルのときであって、パイプラインクロックPH1が
立ち上がるとき、インバータ４５の出力を出力をラッチ
する。入力ラッチ４６からの出力は、インバータ４７、
４８を経由して内部データDATA_INとして内部バス２１
（図１）に供給される。
【００５８】このような構成を有する入力インタフェー
ス１６は、タイミング生成回路１７からのタイミング信
号に応答して、入力保持レジスタ４３によってデータDA
TAをラッチし、入力ラッチ４６によって入力保持レジス
タ４３の出力をパイプラインクロックPH1（内部クロッ
ク）のレベル変化に応答してラッチする。従って、デー
タDATAが非同期サイクルであっても、入力保持レジスタ
４３によってデータDATAのホールド時間を長くすること
ができるので、ＭＰＵは、データDATAを確実に取り込む
ことができる。
ス１６は、タイミング生成回路１７からのタイミング信
号に応答して、入力保持レジスタ４３によってデータDA
TAをラッチし、入力ラッチ４６によって入力保持レジス
タ４３の出力をパイプラインクロックPH1（内部クロッ
ク）のレベル変化に応答してラッチする。従って、デー
タDATAが非同期サイクルであっても、入力保持レジスタ
４３によってデータDATAのホールド時間を長くすること
ができるので、ＭＰＵは、データDATAを確実に取り込む
ことができる。
【００５９】図３は、図１及び図２に示した入力インタ
フェース１６における各信号の出力タイミングを示すタ
イミングチャートである。図３において、外部クロック
CLOCKとパイプラインクロックPH1（内部クロック）と
は、相互に所定の周波数関係で位相同期している。同図
は、クロック生成回路１９によるパイプラインクロック
PH1の外部クロックCLOCKに対する逓倍率が非整数倍であ
る２．５の場合を示す。
フェース１６における各信号の出力タイミングを示すタ
イミングチャートである。図３において、外部クロック
CLOCKとパイプラインクロックPH1（内部クロック）と
は、相互に所定の周波数関係で位相同期している。同図
は、クロック生成回路１９によるパイプラインクロック
PH1の外部クロックCLOCKに対する逓倍率が非整数倍であ
る２．５の場合を示す。
【００６０】図３においての横方向はパイプラインクロ
ックPH1を基準とする時間軸を、縦方向は信号線軸を夫
々示す。同図(a)〜(g)は、外部クロックCLOCK、外部同
期ラッチクロックCLK_REG、内部同期ラッチクロックSYN
C_REG、パイプラインクロックPH1、内部データ同期クロ
ックSYNC、データDATA、及び内部データDATA_INを夫々
示す。
ックPH1を基準とする時間軸を、縦方向は信号線軸を夫
々示す。同図(a)〜(g)は、外部クロックCLOCK、外部同
期ラッチクロックCLK_REG、内部同期ラッチクロックSYN
C_REG、パイプラインクロックPH1、内部データ同期クロ
ックSYNC、データDATA、及び内部データDATA_INを夫々
示す。
【００６１】同図では、パイプラインクロックPH1の外
部クロックCLOCKに対する逓倍率が非整数倍であるた
め、同期ラッチサイクル４９と非同期ラッチサイクル５
０のデータDATAが発生する。同期ラッチサイクル４９で
は、周辺装置がデータを出力したとき、外部クロックCL
OCKとパイプラインクロックPH1双方の立上がりが一致し
ており、外部クロックCLOCKに同期するデータDATA(DATA
２)をパイプラインクロックPH1のクロックPh1でラッチ
することができる。
部クロックCLOCKに対する逓倍率が非整数倍であるた
め、同期ラッチサイクル４９と非同期ラッチサイクル５
０のデータDATAが発生する。同期ラッチサイクル４９で
は、周辺装置がデータを出力したとき、外部クロックCL
OCKとパイプラインクロックPH1双方の立上がりが一致し
ており、外部クロックCLOCKに同期するデータDATA(DATA
２)をパイプラインクロックPH1のクロックPh1でラッチ
することができる。
【００６２】しかし、非同期ラッチサイクル５０では、
データDATA(DATA１)は、外部クロックCLOCKが立ち上が
り時に有効になっているが、このときパイプラインクロ
ックPH1が立ち下がるので、従来技術の入力インタフェ
ースは、パイプラインクロックPH1のクロックPh1でラッ
チすることはない。従来技術の入力インタフェースは、
次のクロックPh1の立ち上がりでラッチするが、このと
きには既にデータDATA(DATA１)のホールドタイムを過ぎ
ており、ラッチすることができない。
データDATA(DATA１)は、外部クロックCLOCKが立ち上が
り時に有効になっているが、このときパイプラインクロ
ックPH1が立ち下がるので、従来技術の入力インタフェ
ースは、パイプラインクロックPH1のクロックPh1でラッ
チすることはない。従来技術の入力インタフェースは、
次のクロックPh1の立ち上がりでラッチするが、このと
きには既にデータDATA(DATA１)のホールドタイムを過ぎ
ており、ラッチすることができない。
【００６３】本実施形態例の入力インタフェース１６
は、外部クロックCLOCKに同期して周辺装置１２から送
られるデータDATAを、外部クロックCLOCKに同期してラ
ッチし、このラッチデータをパイプラインクロックPH1
でマイクロプロセッサ１５に取り込むようにしたので、
非同期サイクルであっても正確にデータDATAを取り込む
ことができる。
は、外部クロックCLOCKに同期して周辺装置１２から送
られるデータDATAを、外部クロックCLOCKに同期してラ
ッチし、このラッチデータをパイプラインクロックPH1
でマイクロプロセッサ１５に取り込むようにしたので、
非同期サイクルであっても正確にデータDATAを取り込む
ことができる。
【００６４】以下、図３に示すタイミングチャートを参
照し、図２に示す入力インタフェース１６と、クロック
生成回路１９の動作を詳細に説明する。
照し、図２に示す入力インタフェース１６と、クロック
生成回路１９の動作を詳細に説明する。
【００６５】図３（ａ）は、外部クロックCLOCKを示
し、外部クロックCLOCKは、時刻ｔ０−ｔ４を１周期と
し、時刻ｔ５以降も同じ波形を繰り返す。図３（ｄ）の
内部クロックPH1は、入力ラッチ４６のラッチのタイミ
ングを決定するものであり、本クロックの立ち上がりの
エッジで入力されるデータDATAを取り込む。内部クロッ
クPH1は、時刻ｔ０−ｔ１を１周期とし、時刻ｔ２以降
も同じ波形を繰り返す。また、内部クロックPH1は、外
部クロックCLOCKの２．５倍の周波数を有し、外部クロ
ックCLOCKの２周期毎、即ち時刻ｔ０，ｔ１０…で立ち
上がりの位相が一致している。
し、外部クロックCLOCKは、時刻ｔ０−ｔ４を１周期と
し、時刻ｔ５以降も同じ波形を繰り返す。図３（ｄ）の
内部クロックPH1は、入力ラッチ４６のラッチのタイミ
ングを決定するものであり、本クロックの立ち上がりの
エッジで入力されるデータDATAを取り込む。内部クロッ
クPH1は、時刻ｔ０−ｔ１を１周期とし、時刻ｔ２以降
も同じ波形を繰り返す。また、内部クロックPH1は、外
部クロックCLOCKの２．５倍の周波数を有し、外部クロ
ックCLOCKの２周期毎、即ち時刻ｔ０，ｔ１０…で立ち
上がりの位相が一致している。
【００６６】図３（ｂ）の外部同期ラッチクロックCLK_
REGは、入力保持レジスタ４３のラッチのタイミングを
決める信号であり、このクロックの立ち上がりのエッジ
でデータDATAをラッチする。外部同期ラッチクロックCL
K_REGは、外部クロックCLOCKと同じ周期を有し、同じタ
イミングで立ち上がり（ｔ０，ｔ５，ｔ１０、…）、ハ
イレベルの期間が内部クロックPH1の１／２周期分であ
る。
REGは、入力保持レジスタ４３のラッチのタイミングを
決める信号であり、このクロックの立ち上がりのエッジ
でデータDATAをラッチする。外部同期ラッチクロックCL
K_REGは、外部クロックCLOCKと同じ周期を有し、同じタ
イミングで立ち上がり（ｔ０，ｔ５，ｔ１０、…）、ハ
イレベルの期間が内部クロックPH1の１／２周期分であ
る。
【００６７】図３（ｃ）の内部同期ラッチクロックSYNC
_REGは、入力保持レジスタ４３のラッチを許可する信号
であり、この信号がハイレベルのとき、ラッチを許可
し、ロウレベルのときはラッチしないようにする。内部
同期ラッチクロックSYNC_REGは、外部クロックCLOCKと
同じ周期を有し、同じタイミングで立ち上がり（ｔ０，
ｔ５，ｔ１０、…）、ハイレベルとなる期間が内部クロ
ックPH1の１周期分である。本実施形態では、内部同期
ラッチクロックSYNC_REGは、外部クロックCLOCKが立ち
上がる毎にハイレベルになる例を示すが、図示しないリ
ード信号ＲＤと論理積をとり、リードサイクルだけ、ハ
イレベルになるようにしてもよい。
_REGは、入力保持レジスタ４３のラッチを許可する信号
であり、この信号がハイレベルのとき、ラッチを許可
し、ロウレベルのときはラッチしないようにする。内部
同期ラッチクロックSYNC_REGは、外部クロックCLOCKと
同じ周期を有し、同じタイミングで立ち上がり（ｔ０，
ｔ５，ｔ１０、…）、ハイレベルとなる期間が内部クロ
ックPH1の１周期分である。本実施形態では、内部同期
ラッチクロックSYNC_REGは、外部クロックCLOCKが立ち
上がる毎にハイレベルになる例を示すが、図示しないリ
ード信号ＲＤと論理積をとり、リードサイクルだけ、ハ
イレベルになるようにしてもよい。
【００６８】図３（ｅ）の内部データ同期クロックSYNC
は、入力ラッチ４６のラッチの許可を与えるもので、こ
の信号がハイレベルのとき、ラッチを許可し、ロウレベ
ルのときはラッチしないようにする。内部データ同期ク
ロックSYNCは、データDATAが有効になった次の内部クロ
ックPH1の立ち上がりで立ち上がり（ｔ０，ｔ６，ｔ１
０，…）、ハイレベルの期間は内部クロックPH1の１周
期分である。本実施形態では、内部データ同期クロック
SYNCは、外部クロックCLOCKと同数ハイレベルになる例
を示すが、図示しないリード信号ＲＤと論理積をとり、
リードサイクルだけ、ハイレベルになるようにしてもよ
い。
は、入力ラッチ４６のラッチの許可を与えるもので、こ
の信号がハイレベルのとき、ラッチを許可し、ロウレベ
ルのときはラッチしないようにする。内部データ同期ク
ロックSYNCは、データDATAが有効になった次の内部クロ
ックPH1の立ち上がりで立ち上がり（ｔ０，ｔ６，ｔ１
０，…）、ハイレベルの期間は内部クロックPH1の１周
期分である。本実施形態では、内部データ同期クロック
SYNCは、外部クロックCLOCKと同数ハイレベルになる例
を示すが、図示しないリード信号ＲＤと論理積をとり、
リードサイクルだけ、ハイレベルになるようにしてもよ
い。
【００６９】本実施形態の入力インタフェース１６は、
外部クロックCLOCKの２クロック分、即ち内部クロックP
H1の５クロック分（時刻ｔ０−ｔ９）を１周期として同
じ動作を繰り返す。従って、ここでは、時刻ｔ４−ｔ１
３の動作を説明する。
外部クロックCLOCKの２クロック分、即ち内部クロックP
H1の５クロック分（時刻ｔ０−ｔ９）を１周期として同
じ動作を繰り返す。従って、ここでは、時刻ｔ４−ｔ１
３の動作を説明する。
【００７０】時刻ｔ４−ｔ５の間で、周辺回路１２は、
データDATA１を出力し（図３（ｆ））、入力端子４１を
介してDATA１を入力バッファ４２に入力する。入力バッ
ファ４２は、データDATA１を反転して入力保持レジスタ
４３に入力する。
データDATA１を出力し（図３（ｆ））、入力端子４１を
介してDATA１を入力バッファ４２に入力する。入力バッ
ファ４２は、データDATA１を反転して入力保持レジスタ
４３に入力する。
【００７１】時刻ｔ５では、内部同期ラッチクロックSY
NC_REGがハイレベルになり（図３（ｃ））、入力保持レ
ジスタ４３は、ラッチが可能になる。これと同時に外部
同期ラッチクロックCLK_REGが立ち上がるので（図３
（ｂ））、入力保持レジスタ４３は、この立ち上がりエ
ッジでデータDATA１をラッチし、その反転信号を出力端
子ＱＢより出力する。この出力はインバータ４５で反転
されて、入力ラッチ４６に入力される。なお、ラッチさ
れたデータDATA１は、次の外部同期ラッチクロックCLK_
REGが立ち上がる（ｔ１０）まで保持される（図示せ
ず）。
NC_REGがハイレベルになり（図３（ｃ））、入力保持レ
ジスタ４３は、ラッチが可能になる。これと同時に外部
同期ラッチクロックCLK_REGが立ち上がるので（図３
（ｂ））、入力保持レジスタ４３は、この立ち上がりエ
ッジでデータDATA１をラッチし、その反転信号を出力端
子ＱＢより出力する。この出力はインバータ４５で反転
されて、入力ラッチ４６に入力される。なお、ラッチさ
れたデータDATA１は、次の外部同期ラッチクロックCLK_
REGが立ち上がる（ｔ１０）まで保持される（図示せ
ず）。
【００７２】一方、入力ラッチ４６は、パイプラインク
ロックPH1が立ち下がり（図３（ｄ））、内部データ同
期クロックSYNCがロウレベルを維持しているので（図３
（ｅ））、データDATA(DATA１)をラッチすることはでき
ない。
ロックPH1が立ち下がり（図３（ｄ））、内部データ同
期クロックSYNCがロウレベルを維持しているので（図３
（ｅ））、データDATA(DATA１)をラッチすることはでき
ない。
【００７３】時刻ｔ６では、内部データ同期クロックSY
NCがハイレベルになり（図３（ｅ））、入力ラッチ４６
は入力信号のラッチが可能になる。同時に、パイプライ
ンクロックPH1が立ち上がるので（図３（ｄ））、入力
ラッチ４６は、その立ち上がりエッジに同期してデータ
DATA１をラッチし、出力端子ＱＢからその反転信号を出
力する。この出力はインバータ４７、４８で増幅され
て、内部データDATA_INとして内部バス２１に出力され
る（図３（ｇ））。
NCがハイレベルになり（図３（ｅ））、入力ラッチ４６
は入力信号のラッチが可能になる。同時に、パイプライ
ンクロックPH1が立ち上がるので（図３（ｄ））、入力
ラッチ４６は、その立ち上がりエッジに同期してデータ
DATA１をラッチし、出力端子ＱＢからその反転信号を出
力する。この出力はインバータ４７、４８で増幅され
て、内部データDATA_INとして内部バス２１に出力され
る（図３（ｇ））。
【００７４】このように非同期サイクル５０では、入力
保持レジスタ４３は、タイミング生成回路１７からの外
部同期ラッチクロックCLK_REGに応答してデータDATA１
を一旦ラッチし、次の外部同期ラッチクロックCLK_REG
の立ち上がりまで保持する。入力ラッチ４６は、次のパ
イプラインクロックPH1の立上がりエッジで、入力保持
レジスタ４３の出力である(f)のデータDATA(DATA１)を
十分なホールドタイムでラッチすることができる。この
ため、ホールドタイムが短くても、従来のように入力さ
れるデータを内部クロックPH1に同期して取り込めない
ことがない。
保持レジスタ４３は、タイミング生成回路１７からの外
部同期ラッチクロックCLK_REGに応答してデータDATA１
を一旦ラッチし、次の外部同期ラッチクロックCLK_REG
の立ち上がりまで保持する。入力ラッチ４６は、次のパ
イプラインクロックPH1の立上がりエッジで、入力保持
レジスタ４３の出力である(f)のデータDATA(DATA１)を
十分なホールドタイムでラッチすることができる。この
ため、ホールドタイムが短くても、従来のように入力さ
れるデータを内部クロックPH1に同期して取り込めない
ことがない。
【００７５】時刻ｔ７では、外部クロックCLOCKがハイ
レベルを維持し(a)、外部同期ラッチクロックCLK_REG及
び内部同期ラッチクロックSYNC_REGの双方がロウレベル
になり(b),(c)、同時に、パイプラインクロックPH1がロ
ウレベルになり(d)、内部データ同期クロックSYNCがハ
イレベルを維持する(e)。
レベルを維持し(a)、外部同期ラッチクロックCLK_REG及
び内部同期ラッチクロックSYNC_REGの双方がロウレベル
になり(b),(c)、同時に、パイプラインクロックPH1がロ
ウレベルになり(d)、内部データ同期クロックSYNCがハ
イレベルを維持する(e)。
【００７６】外部クロックCLOCKは、時刻ｔ７とｔ８の
中間の時点でロウレベルになる(a)。時刻ｔ８では、外
部クロックCLOCKがロウレベルを維持し(a)、外部同期ラ
ッチクロックCLK_REG及び内部同期ラッチクロックSYNC_
REGの双方がロウレベルを維持し(b),(c)、同時に、パイ
プラインクロックPH1がハイレベルになり(d)、内部デー
タ同期クロックSYNCがロウレベルになる(e)。
中間の時点でロウレベルになる(a)。時刻ｔ８では、外
部クロックCLOCKがロウレベルを維持し(a)、外部同期ラ
ッチクロックCLK_REG及び内部同期ラッチクロックSYNC_
REGの双方がロウレベルを維持し(b),(c)、同時に、パイ
プラインクロックPH1がハイレベルになり(d)、内部デー
タ同期クロックSYNCがロウレベルになる(e)。
【００７７】時刻ｔ９では、外部クロックCLOCKがロウ
レベルを維持し(a)、外部同期ラッチクロックCLK_REG及
び内部同期ラッチクロックSYNC_REGの双方がロウレベル
を維持し(b),(c)、同時に、パイプラインクロックPH1が
ロウレベルになり(d)、内部データ同期クロックSYNCが
ロウレベルを維持する(e)。
レベルを維持し(a)、外部同期ラッチクロックCLK_REG及
び内部同期ラッチクロックSYNC_REGの双方がロウレベル
を維持し(b),(c)、同時に、パイプラインクロックPH1が
ロウレベルになり(d)、内部データ同期クロックSYNCが
ロウレベルを維持する(e)。
【００７８】また、時刻ｔ９−ｔ１０の間で、周辺装置
１２は、次のデータDATA２を出力する。データDATA２
は、入力バッファ４２で反転増幅され、入力保持レジス
タ４３に入力される。
１２は、次のデータDATA２を出力する。データDATA２
は、入力バッファ４２で反転増幅され、入力保持レジス
タ４３に入力される。
【００７９】時刻ｔ１０で、内部同期ラッチクロックSY
NC_REGがハイレベルになり（図３（ｃ））、入力保持レ
ジスタ４３は、ラッチが可能になる。これと同時に外部
同期ラッチクロックCLK_REGが立ち上がるので（図３
（ｂ））、入力保持レジスタ４３は、この立ち上がりエ
ッジに同期してデータDATA２をラッチし、その反転信号
を出力端子ＱＢより出力する。この出力はインバータ４
５で反転されて、入力ラッチ４６に入力される。なお、
ラッチされたデータDATA１は、次の外部同期ラッチクロ
ックCLK_REGが立ち上がる（ｔ１５）まで保持される
（図示せず）。
NC_REGがハイレベルになり（図３（ｃ））、入力保持レ
ジスタ４３は、ラッチが可能になる。これと同時に外部
同期ラッチクロックCLK_REGが立ち上がるので（図３
（ｂ））、入力保持レジスタ４３は、この立ち上がりエ
ッジに同期してデータDATA２をラッチし、その反転信号
を出力端子ＱＢより出力する。この出力はインバータ４
５で反転されて、入力ラッチ４６に入力される。なお、
ラッチされたデータDATA１は、次の外部同期ラッチクロ
ックCLK_REGが立ち上がる（ｔ１５）まで保持される
（図示せず）。
【００８０】また、内部データ同期クロックSYNCがハイ
レベルになり（図３（ｅ））、入力ラッチ４６は入力信
号のラッチが可能になる。これと同時に、パイプライン
クロックPH1が立ち上がるので（図３（ｄ））、入力ラ
ッチ４６は、その立ち上がりエッジに同期してデータDA
TA２をラッチし、出力端子ＱＢからその反転信号を出力
する。この出力はインバータ４７，４８で増幅されて、
内部データDATA_INとして内部バス２１に出力される
（図３（ｇ））。
レベルになり（図３（ｅ））、入力ラッチ４６は入力信
号のラッチが可能になる。これと同時に、パイプライン
クロックPH1が立ち上がるので（図３（ｄ））、入力ラ
ッチ４６は、その立ち上がりエッジに同期してデータDA
TA２をラッチし、出力端子ＱＢからその反転信号を出力
する。この出力はインバータ４７，４８で増幅されて、
内部データDATA_INとして内部バス２１に出力される
（図３（ｇ））。
【００８１】このように同期サイクル４９では、入力保
持レジスタ４３は、タイミング生成回路１７からの外部
同期ラッチクロックCLK_REGに応答してデータDATA２を
ラッチし、これと同時に入力ラッチ４６は、パイプライ
ンクロックPH1の立上がりエッジで、入力保持レジスタ
４３の出力である(f)のデータDATA(DATA２)をラッチ
し、内部バス２１に出力することができる。
持レジスタ４３は、タイミング生成回路１７からの外部
同期ラッチクロックCLK_REGに応答してデータDATA２を
ラッチし、これと同時に入力ラッチ４６は、パイプライ
ンクロックPH1の立上がりエッジで、入力保持レジスタ
４３の出力である(f)のデータDATA(DATA２)をラッチ
し、内部バス２１に出力することができる。
【００８２】このとき、外部クロックCLOCK及びパイプ
ラインクロックPH1双方の立上がりエッジが相互に一致
しているので、パイプラインクロックPH1は、外部クロ
ックCLOCKに同期して入力される(f)のデータDATA(DATA
２)を従来と同じタイミングでラッチすることができ
る。なお、ラッチされたデータDATA２は、次のデータが
ラッチされる時刻ｔ１６まで保持される。
ラインクロックPH1双方の立上がりエッジが相互に一致
しているので、パイプラインクロックPH1は、外部クロ
ックCLOCKに同期して入力される(f)のデータDATA(DATA
２)を従来と同じタイミングでラッチすることができ
る。なお、ラッチされたデータDATA２は、次のデータが
ラッチされる時刻ｔ１６まで保持される。
【００８３】本実施形態では、入力保持レジスタ４３に
ラッチ許可端子ＣＥを有するラッチ回路を用い、更にラ
ッチタイミング用にパルス幅の短い外部同期ラッチクロ
ックCLK_REGを用いた例を示したが、ラッチタイミング
用に外部クロックCLOCKを用い、ラッチ許可端子ＣＥを
有しないラッチ回路を使用してもよい。また、インバー
タ４５、４７、４８は、論理に応じて適宜削除してもよ
い。
ラッチ許可端子ＣＥを有するラッチ回路を用い、更にラ
ッチタイミング用にパルス幅の短い外部同期ラッチクロ
ックCLK_REGを用いた例を示したが、ラッチタイミング
用に外部クロックCLOCKを用い、ラッチ許可端子ＣＥを
有しないラッチ回路を使用してもよい。また、インバー
タ４５、４７、４８は、論理に応じて適宜削除してもよ
い。
【００８４】図４は、クロック生成回路１９の内部構成
を示すブロック図である。クロック生成回路１９は、外
部クロックCLOCKを２分周する分周器５１と、ＰＬＬ回
路１９ａとで構成される。分周器５１は、外部クロック
CLOCKを２分周して第２クロックCLK2を生成する。ＰＬ
Ｌ回路１９ａは、ＰＤ（位相比較器）５２、ＶＣＯ（電
圧制御発振器）５３、及び、分周数５の分周器５４を有
しており、ＰＤ５２は、入力信号を２分周した第２クロ
ックCLK2と、ＶＣＯ５３の出力を５分周した信号と比較
し、その位相差がなくなるようにＶＣＯ５３の発振位相
を制御する。この構成のクロック生成回路１９から、第
２クロックCLK2とパイプラインクロックPH1とが夫々出
力される。このため、ＶＣＯ５３の出力は、２分周した
信号を５倍した周波数を有するクロックＰＨ１となる。
従って、クロックＰＨ１の周波数は外部クロックCLOCK
の２．５倍になり、クロックＰＨ１と外部クロックCLOC
Kとの周波数比は非整数となる。
を示すブロック図である。クロック生成回路１９は、外
部クロックCLOCKを２分周する分周器５１と、ＰＬＬ回
路１９ａとで構成される。分周器５１は、外部クロック
CLOCKを２分周して第２クロックCLK2を生成する。ＰＬ
Ｌ回路１９ａは、ＰＤ（位相比較器）５２、ＶＣＯ（電
圧制御発振器）５３、及び、分周数５の分周器５４を有
しており、ＰＤ５２は、入力信号を２分周した第２クロ
ックCLK2と、ＶＣＯ５３の出力を５分周した信号と比較
し、その位相差がなくなるようにＶＣＯ５３の発振位相
を制御する。この構成のクロック生成回路１９から、第
２クロックCLK2とパイプラインクロックPH1とが夫々出
力される。このため、ＶＣＯ５３の出力は、２分周した
信号を５倍した周波数を有するクロックＰＨ１となる。
従って、クロックＰＨ１の周波数は外部クロックCLOCK
の２．５倍になり、クロックＰＨ１と外部クロックCLOC
Kとの周波数比は非整数となる。
【００８５】図５は、タイミング生成回路１７の内部構
成を示すブロック図である。タイミング生成回路１７
は、ラッチ５５〜５９、２入力ＡＮＤゲート６０、２入
力ＮＯＲゲート６１、２入力ＯＲゲート６２、６３、及
び、インバータ６４、６５を有する。
成を示すブロック図である。タイミング生成回路１７
は、ラッチ５５〜５９、２入力ＡＮＤゲート６０、２入
力ＮＯＲゲート６１、２入力ＯＲゲート６２、６３、及
び、インバータ６４、６５を有する。
【００８６】ラッチ５５は、インバータ６５を経由した
パイプラインクロックPH1の反転信号PH1Bの立ち上がり
エッジで、インバータ６４を経由したＭ分周クロックで
ある第２クロックCLK2の反転信号のレベルを取り込ん
で、出力信号Ｃ１を出力する。この結果、出力信号Ｃ１
は、第２クロックCLK2の立ち上がりのタイミングが、ク
ロックPH1の１／２クロック分遅延した信号になり、立
ち下がりは同じタイミングとなる。
パイプラインクロックPH1の反転信号PH1Bの立ち上がり
エッジで、インバータ６４を経由したＭ分周クロックで
ある第２クロックCLK2の反転信号のレベルを取り込ん
で、出力信号Ｃ１を出力する。この結果、出力信号Ｃ１
は、第２クロックCLK2の立ち上がりのタイミングが、ク
ロックPH1の１／２クロック分遅延した信号になり、立
ち下がりは同じタイミングとなる。
【００８７】２入力ＡＮＤゲート６０は、ラッチ５５の
出力信号Ｃ１と第２クロックCLK2とを夫々取り込んで、
双方の論理積を出力信号Ｃ２として出力する。この結
果、出力信号Ｃ２は、第２クロックCLK2の立ち上がりに
同期してハイレベルになり、クロックPH1の１／２クロ
ック分の期間だけハイレベルとなる信号になる。
出力信号Ｃ１と第２クロックCLK2とを夫々取り込んで、
双方の論理積を出力信号Ｃ２として出力する。この結
果、出力信号Ｃ２は、第２クロックCLK2の立ち上がりに
同期してハイレベルになり、クロックPH1の１／２クロ
ック分の期間だけハイレベルとなる信号になる。
【００８８】ラッチ５６は、パイプラインクロックPH1
の立ち上がりエッジで、インバータ６４を経由した第２
クロックCLK2の反転信号を取り込んで、出力信号Ｃ３を
出力する。この結果、出力信号Ｃ３は、第２クロックCL
K2の立ち下がりのタイミングが、クロックPH1の１／２
クロック分遅延した信号になり、立ち上がりは同じタイ
ミングとなる。
の立ち上がりエッジで、インバータ６４を経由した第２
クロックCLK2の反転信号を取り込んで、出力信号Ｃ３を
出力する。この結果、出力信号Ｃ３は、第２クロックCL
K2の立ち下がりのタイミングが、クロックPH1の１／２
クロック分遅延した信号になり、立ち上がりは同じタイ
ミングとなる。
【００８９】２入力ＮＯＲゲート６１は、ラッチ５６の
出力信号Ｃ３と第２クロックCLK2とを夫々取り込んで、
双方の信号が共にロウレベルとなるときハイレベルとな
る出力信号Ｃ４を出力する。この結果、出力信号Ｃ４
は、第２クロックCLK2の立ち下がりに同期してハイレベ
ルになり、クロックPH1の１／２クロック分の期間だけ
ハイレベルとなる信号になる。
出力信号Ｃ３と第２クロックCLK2とを夫々取り込んで、
双方の信号が共にロウレベルとなるときハイレベルとな
る出力信号Ｃ４を出力する。この結果、出力信号Ｃ４
は、第２クロックCLK2の立ち下がりに同期してハイレベ
ルになり、クロックPH1の１／２クロック分の期間だけ
ハイレベルとなる信号になる。
【００９０】２入力ＯＲゲート６２は、出力信号Ｃ２と
出力信号Ｃ４とを夫々取り込んで、双方の論理和を外部
同期ラッチクロックCLK_REGとして出力する。この結
果、外部同期ラッチクロックCLK_REGは、外部クロックC
LOCKの立ち上がりに同期してハイレベルになり、クロッ
クPH1の１／２クロック分の期間だけハイレベルとなる
信号になる。
出力信号Ｃ４とを夫々取り込んで、双方の論理和を外部
同期ラッチクロックCLK_REGとして出力する。この結
果、外部同期ラッチクロックCLK_REGは、外部クロックC
LOCKの立ち上がりに同期してハイレベルになり、クロッ
クPH1の１／２クロック分の期間だけハイレベルとなる
信号になる。
【００９１】ラッチ５７は、パイプラインクロックPH1
の立ち上がりエッジで、２入力ＯＲゲート６２からの外
部同期ラッチクロックCLK_REGを取り込んで、出力信号
Ｃ５を出力する。この結果、出力信号Ｃ５は、第２クロ
ックCLK2の立ち上がりに同期してハイレベルになり、ク
ロックPH1の１クロック分の期間だけハイレベルとなる
信号になる。
の立ち上がりエッジで、２入力ＯＲゲート６２からの外
部同期ラッチクロックCLK_REGを取り込んで、出力信号
Ｃ５を出力する。この結果、出力信号Ｃ５は、第２クロ
ックCLK2の立ち上がりに同期してハイレベルになり、ク
ロックPH1の１クロック分の期間だけハイレベルとなる
信号になる。
【００９２】ラッチ５８は、パイプラインクロックPH1
の反転信号PH1Bの立ち上がりエッジで、２入力ＯＲゲー
ト６２からの外部同期ラッチクロックCLK_REGを取り込
んで、出力信号Ｃ６を出力する。この結果、出力信号Ｃ
６は、第２クロックCLK2の立ち下がりに同期してハイレ
ベルになり、クロックPH1の１クロック分の期間だけハ
イレベルとなる信号になる。
の反転信号PH1Bの立ち上がりエッジで、２入力ＯＲゲー
ト６２からの外部同期ラッチクロックCLK_REGを取り込
んで、出力信号Ｃ６を出力する。この結果、出力信号Ｃ
６は、第２クロックCLK2の立ち下がりに同期してハイレ
ベルになり、クロックPH1の１クロック分の期間だけハ
イレベルとなる信号になる。
【００９３】また、２入力ＯＲゲート６３は、出力信号
Ｃ５及びＣ６を夫々取り込んで、双方の論理和を内部同
期ラッチクロックSYNC_REGとして出力する。この結果、
内部同期ラッチクロックSYNC_REGは、外部クロックCLOC
Kの立ち上がりに同期してハイレベルになり、クロックP
H1の１クロック分の期間だけハイレベルとなる信号にな
る。
Ｃ５及びＣ６を夫々取り込んで、双方の論理和を内部同
期ラッチクロックSYNC_REGとして出力する。この結果、
内部同期ラッチクロックSYNC_REGは、外部クロックCLOC
Kの立ち上がりに同期してハイレベルになり、クロックP
H1の１クロック分の期間だけハイレベルとなる信号にな
る。
【００９４】ラッチ５９は、パイプラインクロックPH1
の立ち上がりエッジで、内部同期ラッチクロックSYNC_R
EGを取り込んで、内部データ同期クロックSYNCを出力す
る。この結果、内部データ同期クロックSYNCは、同期サ
イクルでは、内部同期ラッチクロックSYNC_REGと同じ
で、非同期サイクルでは、内部同期ラッチクロックSYNC
_REGをクロックPH1の１／２クロック分の期間だけ遅延
した信号になる。
の立ち上がりエッジで、内部同期ラッチクロックSYNC_R
EGを取り込んで、内部データ同期クロックSYNCを出力す
る。この結果、内部データ同期クロックSYNCは、同期サ
イクルでは、内部同期ラッチクロックSYNC_REGと同じ
で、非同期サイクルでは、内部同期ラッチクロックSYNC
_REGをクロックPH1の１／２クロック分の期間だけ遅延
した信号になる。
【００９５】図６は、タイミング生成回路１７における
各信号のタイミングを示すタイミングチャートである。
同図における横軸はパイプラインクロックPH1を基準と
した時刻を示し、(a)〜(m)は夫々、外部クロックCLOC
K、第２クロックCLK2、パイプラインクロックPH1、パイ
プラインクロックPH1の反転信号PH1B、出力信号Ｃ１、
Ｃ２、Ｃ３、Ｃ４、外部同期ラッチクロックCLK_REG、
出力信号Ｃ５、Ｃ６、内部同期ラッチクロックSYNC_RE
G、及び、内部データ同期クロックSYNCを示す。
各信号のタイミングを示すタイミングチャートである。
同図における横軸はパイプラインクロックPH1を基準と
した時刻を示し、(a)〜(m)は夫々、外部クロックCLOC
K、第２クロックCLK2、パイプラインクロックPH1、パイ
プラインクロックPH1の反転信号PH1B、出力信号Ｃ１、
Ｃ２、Ｃ３、Ｃ４、外部同期ラッチクロックCLK_REG、
出力信号Ｃ５、Ｃ６、内部同期ラッチクロックSYNC_RE
G、及び、内部データ同期クロックSYNCを示す。
【００９６】上記構成を有するタイミング生成回路１７
には、外部クロックCLOCK（図６(a)）が２分周された第
２クロックCLK2（図６(b)）と、パイプラインクロックP
H1（図６(c)）とがクロック生成回路１９から入力され
る。
には、外部クロックCLOCK（図６(a)）が２分周された第
２クロックCLK2（図６(b)）と、パイプラインクロックP
H1（図６(c)）とがクロック生成回路１９から入力され
る。
【００９７】時刻ｔ０では、外部クロックCLOCKがハイ
レベル（図６(a)）、第２クロックCLK2（図６(b)）、パ
イプラインクロックPH1（図６(c)）が夫々ハイレベルに
なる。ラッチ５６は、パイプラインクロックPH1の立上
がりのタイミングで第２クロックCLK2の反転信号を取り
込むので、出力信号Ｃ３がロウレベルになる（図６
(g)）。しかし、第２クロックCLK2はハイレベルなの
で、２入力ＮＯＲゲート６１の出力信号Ｃ４はロウレベ
ルを維持する（図６(h)）。
レベル（図６(a)）、第２クロックCLK2（図６(b)）、パ
イプラインクロックPH1（図６(c)）が夫々ハイレベルに
なる。ラッチ５６は、パイプラインクロックPH1の立上
がりのタイミングで第２クロックCLK2の反転信号を取り
込むので、出力信号Ｃ３がロウレベルになる（図６
(g)）。しかし、第２クロックCLK2はハイレベルなの
で、２入力ＮＯＲゲート６１の出力信号Ｃ４はロウレベ
ルを維持する（図６(h)）。
【００９８】ラッチ５５は、クロック端子PH1Bが立ち下
がるので、状態は変化せず、その出力信号Ｃ１はハイレ
ベルを維持し（図６(e)）、出力信号Ｃ１及び第２クロ
ックCLK2は共にハイレベルなので、２入力ＡＮＤゲート
６０の出力信号Ｃ２はハイレベルになる（図６(f)）。
これにより、２入力ＯＲゲート６２は、出力信号Ｃ２が
ハイレベルなので、外部同期ラッチクロックCLK_REGを
ハイレベルにする（図６(i)）。
がるので、状態は変化せず、その出力信号Ｃ１はハイレ
ベルを維持し（図６(e)）、出力信号Ｃ１及び第２クロ
ックCLK2は共にハイレベルなので、２入力ＡＮＤゲート
６０の出力信号Ｃ２はハイレベルになる（図６(f)）。
これにより、２入力ＯＲゲート６２は、出力信号Ｃ２が
ハイレベルなので、外部同期ラッチクロックCLK_REGを
ハイレベルにする（図６(i)）。
【００９９】ラッチ５８は、反転パイプラインクロック
PH1Bが立ち下がるので（図６(d)）、出力信号Ｃ６はロ
ウレベルを維持する（図６(k)）。ラッチ５７は、パイ
プラインクロックPH1の立上がりのタイミングで外部同
期ラッチクロックCLK_REGを取り込むので、出力信号Ｃ
５がハイレベルになる（図６(j)）。これにより、２入
力ＯＲゲート６３は、出力信号Ｃ５がハイレベルなの
で、内部同期ラッチクロックSYNC_REGをハイレベルにす
る（図６(l)）。
PH1Bが立ち下がるので（図６(d)）、出力信号Ｃ６はロ
ウレベルを維持する（図６(k)）。ラッチ５７は、パイ
プラインクロックPH1の立上がりのタイミングで外部同
期ラッチクロックCLK_REGを取り込むので、出力信号Ｃ
５がハイレベルになる（図６(j)）。これにより、２入
力ＯＲゲート６３は、出力信号Ｃ５がハイレベルなの
で、内部同期ラッチクロックSYNC_REGをハイレベルにす
る（図６(l)）。
【０１００】ラッチ５９は、パイプラインクロックPH1
の立上がりのタイミングで内部同期ラッチクロックSYNC
_REGを取り込んで、内部データ同期クロックSYNCをハイ
レベルにする（図６(m)）。
の立上がりのタイミングで内部同期ラッチクロックSYNC
_REGを取り込んで、内部データ同期クロックSYNCをハイ
レベルにする（図６(m)）。
【０１０１】時刻ｔ１では、外部クロックCLOCK及び第
２クロックCLK2の双方がハイレベルを維持し(a),(b)、
パイプラインクロックPH1がロウレベルになる(c)。ラッ
チ５５は、反転パイプラインクロックPH1Bの立上がりの
タイミングで、反転第２クロックCLK2Bを取り込むの
で、出力信号Ｃ１がロウレベルになる(e)。出力信号Ｃ
１及び第２クロックCLK2Bが共にロウレベルなので、２
入力ＡＮＤゲート６０の出力信号Ｃ２はロウレベルにな
る(f)。ラッチ５６は、パイプラインクロックPH1が立ち
下がるので、保持状態は変化せず、出力信号Ｃ３をロウ
レベルに維持する(g)。しかし、第２クロックCLK2がハ
イレベルなので、２入力ＮＯＲゲート６１は、出力信号
Ｃ４をロウレベルに維持する(h)。これにより、２入力
ＯＲゲート６２は、出力信号Ｃ２、Ｃ４が共にロウレベ
ルなので、外部同期ラッチクロックCLK_REGをロウレベ
ルにする(i)。
２クロックCLK2の双方がハイレベルを維持し(a),(b)、
パイプラインクロックPH1がロウレベルになる(c)。ラッ
チ５５は、反転パイプラインクロックPH1Bの立上がりの
タイミングで、反転第２クロックCLK2Bを取り込むの
で、出力信号Ｃ１がロウレベルになる(e)。出力信号Ｃ
１及び第２クロックCLK2Bが共にロウレベルなので、２
入力ＡＮＤゲート６０の出力信号Ｃ２はロウレベルにな
る(f)。ラッチ５６は、パイプラインクロックPH1が立ち
下がるので、保持状態は変化せず、出力信号Ｃ３をロウ
レベルに維持する(g)。しかし、第２クロックCLK2がハ
イレベルなので、２入力ＮＯＲゲート６１は、出力信号
Ｃ４をロウレベルに維持する(h)。これにより、２入力
ＯＲゲート６２は、出力信号Ｃ２、Ｃ４が共にロウレベ
ルなので、外部同期ラッチクロックCLK_REGをロウレベ
ルにする(i)。
【０１０２】ラッチ５８では、反転パイプラインクロッ
クPH1Bが立ち上がるので(d)、ロウレベルである外部同
期ラッチクロックCLK_REGをラッチし、出力信号Ｃ６を
ロウレベルに維持する(k)。ラッチ５７は、パイプライ
ンクロックPH1が立ち下がるので、保持状態は変化せ
ず、出力信号Ｃ５をハイレベルに維持する。これによ
り、２入力ＯＲゲート６３は、出力信号Ｃ５がハイレベ
ルなので、内部同期ラッチクロックSYNC_REGをハイレベ
ルに維持する(l)。
クPH1Bが立ち上がるので(d)、ロウレベルである外部同
期ラッチクロックCLK_REGをラッチし、出力信号Ｃ６を
ロウレベルに維持する(k)。ラッチ５７は、パイプライ
ンクロックPH1が立ち下がるので、保持状態は変化せ
ず、出力信号Ｃ５をハイレベルに維持する。これによ
り、２入力ＯＲゲート６３は、出力信号Ｃ５がハイレベ
ルなので、内部同期ラッチクロックSYNC_REGをハイレベ
ルに維持する(l)。
【０１０３】ラッチ５９では、パイプラインクロックPH
1が立ち上がるので、ハイレベルである内部同期ラッチ
クロックSYNC_REGをラッチし、内部データ同期クロック
SYNCをハイレベルに維持する(m)。
1が立ち上がるので、ハイレベルである内部同期ラッチ
クロックSYNC_REGをラッチし、内部データ同期クロック
SYNCをハイレベルに維持する(m)。
【０１０４】時刻ｔ２で、外部クロックCLOCK及び第２
クロックCLK2の双方がハイレベルを維持し(a),(b)、パ
イプラインクロックPH1がハイレベルになり(c)、PH1Bは
ロウレベルになる(d)。従って、ラッチ５５とラッチ５
８の出力信号Ｃ１、Ｃ６は変化せずにロウレベルを維持
し(e),(k)、２入力ＡＮＤゲート６０の出力信号Ｃ２も
ロウレベルを維持する(f)。
クロックCLK2の双方がハイレベルを維持し(a),(b)、パ
イプラインクロックPH1がハイレベルになり(c)、PH1Bは
ロウレベルになる(d)。従って、ラッチ５５とラッチ５
８の出力信号Ｃ１、Ｃ６は変化せずにロウレベルを維持
し(e),(k)、２入力ＡＮＤゲート６０の出力信号Ｃ２も
ロウレベルを維持する(f)。
【０１０５】ラッチ５６は、パイプラインクロックPH1
の立上がりのタイミングで反転第２クロックCLK2Bを取
り込むので、出力信号Ｃ３をロウレベルに維持する
(g)。第２クロックCLK2がハイレベルなので、２入力Ｎ
ＯＲゲート６１は、出力信号Ｃ４をロウレベルに維持す
る(h)。これにより、２入力ＯＲゲート６２は、出力信
号Ｃ２、Ｃ４がロウレベルなので、外部同期ラッチクロ
ックCLK_REGをロウレベルに維持する(i)。
の立上がりのタイミングで反転第２クロックCLK2Bを取
り込むので、出力信号Ｃ３をロウレベルに維持する
(g)。第２クロックCLK2がハイレベルなので、２入力Ｎ
ＯＲゲート６１は、出力信号Ｃ４をロウレベルに維持す
る(h)。これにより、２入力ＯＲゲート６２は、出力信
号Ｃ２、Ｃ４がロウレベルなので、外部同期ラッチクロ
ックCLK_REGをロウレベルに維持する(i)。
【０１０６】ラッチ５７は、パイプラインクロックPH1
立ち上がると、ロウレベルである外部同期ラッチクロッ
クCLK_REGをラッチして、出力信号Ｃ５をロウレベルに
なる。これにより、２入力ＯＲゲート６３は、出力信号
Ｃ５及び出力信号Ｃ６が共にロウレベルなので、内部同
期ラッチクロックSYNC_REGをロウレベルにする(l)。ラ
ッチ５９は、パイプラインクロックPH1立ち上がると、
ロウレベルである内部同期ラッチクロックSYNC_REGをラ
ッチして、その出力である内部データ同期クロックSYNC
をロウレベルにする(m)。
立ち上がると、ロウレベルである外部同期ラッチクロッ
クCLK_REGをラッチして、出力信号Ｃ５をロウレベルに
なる。これにより、２入力ＯＲゲート６３は、出力信号
Ｃ５及び出力信号Ｃ６が共にロウレベルなので、内部同
期ラッチクロックSYNC_REGをロウレベルにする(l)。ラ
ッチ５９は、パイプラインクロックPH1立ち上がると、
ロウレベルである内部同期ラッチクロックSYNC_REGをラ
ッチして、その出力である内部データ同期クロックSYNC
をロウレベルにする(m)。
【０１０７】時刻ｔ３〜ｔ４の間は、外部同期ラッチク
ロックCLK_REG(i)、内部同期ラッチクロックSYNC_REG
(l)、および内部データ同期クロックSYNC(m)の各出力信
号は変化しないので、説明を省略する。
ロックCLK_REG(i)、内部同期ラッチクロックSYNC_REG
(l)、および内部データ同期クロックSYNC(m)の各出力信
号は変化しないので、説明を省略する。
【０１０８】時刻ｔ５では、外部クロックCLOCKがハイ
レベルになり(a)、第２クロックCLK2がロウレベルにな
り(b)、パイプラインクロックPH1が立ち下がり(c)、反
転パイプラインクロックPH1Bは立ち上がる(d)。これに
より、ラッチ５６，５７，５９は変化せず、各出力信号
Ｃ３、Ｃ５、内部データ同期クロックSYNCは変化しない
(g),(j),(m)。
レベルになり(a)、第２クロックCLK2がロウレベルにな
り(b)、パイプラインクロックPH1が立ち下がり(c)、反
転パイプラインクロックPH1Bは立ち上がる(d)。これに
より、ラッチ５６，５７，５９は変化せず、各出力信号
Ｃ３、Ｃ５、内部データ同期クロックSYNCは変化しない
(g),(j),(m)。
【０１０９】ラッチ５５は、反転パイプラインクロック
PH1Bが立ち上がりると、ハイレベルである反転第２クロ
ックCLK2をラッチして、出力信号Ｃ１をハイレベルにす
るが(e)、第２クロックCLK2がロウレベルなので、２入
力ＡＮＤゲート６０の出力信号Ｃ２はロウレベルを維持
する(f)。ラッチ５６の出力信号Ｃ３はロウレベルを維
持し(g)、第２クロックCLK2もロウレベルなので、２入
力ＮＯＲゲート６１は出力信号Ｃ４をハイレベルにする
(h)。これにより、出力信号Ｃ４がハイレベルなので、
２入力ＯＲゲート６２は、外部同期ラッチクロックCLK_
REGをハイレベルにする(i)。
PH1Bが立ち上がりると、ハイレベルである反転第２クロ
ックCLK2をラッチして、出力信号Ｃ１をハイレベルにす
るが(e)、第２クロックCLK2がロウレベルなので、２入
力ＡＮＤゲート６０の出力信号Ｃ２はロウレベルを維持
する(f)。ラッチ５６の出力信号Ｃ３はロウレベルを維
持し(g)、第２クロックCLK2もロウレベルなので、２入
力ＮＯＲゲート６１は出力信号Ｃ４をハイレベルにする
(h)。これにより、出力信号Ｃ４がハイレベルなので、
２入力ＯＲゲート６２は、外部同期ラッチクロックCLK_
REGをハイレベルにする(i)。
【０１１０】ラッチ５７は、出力信号Ｃ５をロウレベル
に維持し(j)、ラッチ５８は、反転パイプラインクロッ
クPH1Bの立上がりのタイミングで外部同期ラッチクロッ
クCLK_REGを取り込むので、出力信号Ｃ６をハイレベル
にする(k)。これにより、２入力ＯＲゲート６３は、出
力信号Ｃ５、Ｃ６に従って、内部同期ラッチクロックSY
NC_REGをハイレベルにする(l)。ラッチ５９は、内部デ
ータ同期クロックSYNCをロウレベルに維持する(m)。
に維持し(j)、ラッチ５８は、反転パイプラインクロッ
クPH1Bの立上がりのタイミングで外部同期ラッチクロッ
クCLK_REGを取り込むので、出力信号Ｃ６をハイレベル
にする(k)。これにより、２入力ＯＲゲート６３は、出
力信号Ｃ５、Ｃ６に従って、内部同期ラッチクロックSY
NC_REGをハイレベルにする(l)。ラッチ５９は、内部デ
ータ同期クロックSYNCをロウレベルに維持する(m)。
【０１１１】時刻ｔ６では、外部クロックCLOCKがハイ
レベルを維持し(a)、第２クロックCLK2がロウレベルを
維持し(b)、パイプラインクロックPH1がハイレベルにな
る(c)。反転パイプラインクロックPH1Bは立ち下がるの
で、ラッチ５５、５８は変化せず、出力信号Ｃ１、Ｃ６
をハイレベルに維持する(e)、(j)。
レベルを維持し(a)、第２クロックCLK2がロウレベルを
維持し(b)、パイプラインクロックPH1がハイレベルにな
る(c)。反転パイプラインクロックPH1Bは立ち下がるの
で、ラッチ５５、５８は変化せず、出力信号Ｃ１、Ｃ６
をハイレベルに維持する(e)、(j)。
【０１１２】ラッチ５６は、パイプラインクロックPH1
がハイレベルになるので、ハイレベルである反転第２ク
ロックCLK2Bをラッチして、出力信号Ｃ３をハイレベル
にする(g)。このため、２入力ＮＯＲゲート６１は、出
力信号Ｃ３がロウレベルなので、出力信号Ｃ４をロウレ
ベルにする(h)。２入力ＯＲゲート６２は、出力信号Ｃ
２、Ｃ４が共にロウレベルなので、外部同期ラッチクロ
ックCLK_REGをロウレベルにする(i)。
がハイレベルになるので、ハイレベルである反転第２ク
ロックCLK2Bをラッチして、出力信号Ｃ３をハイレベル
にする(g)。このため、２入力ＮＯＲゲート６１は、出
力信号Ｃ３がロウレベルなので、出力信号Ｃ４をロウレ
ベルにする(h)。２入力ＯＲゲート６２は、出力信号Ｃ
２、Ｃ４が共にロウレベルなので、外部同期ラッチクロ
ックCLK_REGをロウレベルにする(i)。
【０１１３】ラッチ５７は、パイプラインクロックPH1
がハイレベルになるので、ロウレベルである外部同期ラ
ッチクロックCLK_REGをラッチして、出力信号Ｃ５をロ
ウレベルに維持する。ラッチ５８は、出力信号Ｃ６がハ
イレベルを維持する(k)。これにより、２入力ＯＲゲー
ト６３は、出力信号Ｃ６がハイレベルなので、内部同期
ラッチクロックSYNC_REGをハイレベルにする(l)。ラッ
チ５９は、パイプラインクロックPH1の立上がりのタイ
ミングで、ハイレベルである内部同期ラッチクロックSY
NC_REGを取り込むので、その出力である内部データ同期
クロックSYNCをハイレベルにする(m)。
がハイレベルになるので、ロウレベルである外部同期ラ
ッチクロックCLK_REGをラッチして、出力信号Ｃ５をロ
ウレベルに維持する。ラッチ５８は、出力信号Ｃ６がハ
イレベルを維持する(k)。これにより、２入力ＯＲゲー
ト６３は、出力信号Ｃ６がハイレベルなので、内部同期
ラッチクロックSYNC_REGをハイレベルにする(l)。ラッ
チ５９は、パイプラインクロックPH1の立上がりのタイ
ミングで、ハイレベルである内部同期ラッチクロックSY
NC_REGを取り込むので、その出力である内部データ同期
クロックSYNCをハイレベルにする(m)。
【０１１４】時刻ｔ７では、外部クロックCLOCKがロウ
レベルになり(a)、第２クロックCLK2がロウレベルを維
持し(b)、反転パイプラインクロックPH1Bがハイレベル
になる(d)。パイプラインクロックPH1が立ち下がるの
で、ラッチ５６、５７、５９は変化せず、その出力信号
Ｃ３、Ｃ５、内部データ同期クロックSYNCも変化しな
い。
レベルになり(a)、第２クロックCLK2がロウレベルを維
持し(b)、反転パイプラインクロックPH1Bがハイレベル
になる(d)。パイプラインクロックPH1が立ち下がるの
で、ラッチ５６、５７、５９は変化せず、その出力信号
Ｃ３、Ｃ５、内部データ同期クロックSYNCも変化しな
い。
【０１１５】ラッチ５５は、反転パイプラインクロック
PH1Bが立ち上がると、ハイレベルである反転第２クロッ
クCLK2Bをラッチし、出力信号Ｃ１をハイレベルに維持
し(e)、第２クロックCLK2もハイレベルなので、２入力
ＡＮＤゲート６０の出力信号Ｃ２をロウレベルに維持す
る(f)。ラッチ５６は、出力信号Ｃ３をハイレベルに維
持する(g)。このため、２入力ＮＯＲゲート６１は、出
力信号Ｃ３及び第２クロックCLK2共にハイレベルなの
で、出力信号Ｃ４をロウレベルに維持する(h)。これに
より、２入力ＯＲゲート６２が、出力信号Ｃ２、Ｃ４が
共にロウレベルなので、外部同期ラッチクロックCLK_RE
Gをロウレベルに維持する(i)。
PH1Bが立ち上がると、ハイレベルである反転第２クロッ
クCLK2Bをラッチし、出力信号Ｃ１をハイレベルに維持
し(e)、第２クロックCLK2もハイレベルなので、２入力
ＡＮＤゲート６０の出力信号Ｃ２をロウレベルに維持す
る(f)。ラッチ５６は、出力信号Ｃ３をハイレベルに維
持する(g)。このため、２入力ＮＯＲゲート６１は、出
力信号Ｃ３及び第２クロックCLK2共にハイレベルなの
で、出力信号Ｃ４をロウレベルに維持する(h)。これに
より、２入力ＯＲゲート６２が、出力信号Ｃ２、Ｃ４が
共にロウレベルなので、外部同期ラッチクロックCLK_RE
Gをロウレベルに維持する(i)。
【０１１６】ラッチ５７は、出力信号Ｃ５がロウレベル
を維持する。ラッチ５８は、反転パイプラインクロック
PH1Bの立上がりのタイミングで、ロウレベルである外部
同期ラッチクロックCLK_REGを取り込むので、出力信号
Ｃ６がロウレベルになる(k)。これにより、２入力ＯＲ
ゲート６３は、出力信号Ｃ５、Ｃ６が共にロウレベルな
ので、内部同期ラッチクロックSYNC_REGをロウレベルに
する(l)。ラッチ５９は、内部データ同期クロックSYNC
をハイレベルに維持する(m)。
を維持する。ラッチ５８は、反転パイプラインクロック
PH1Bの立上がりのタイミングで、ロウレベルである外部
同期ラッチクロックCLK_REGを取り込むので、出力信号
Ｃ６がロウレベルになる(k)。これにより、２入力ＯＲ
ゲート６３は、出力信号Ｃ５、Ｃ６が共にロウレベルな
ので、内部同期ラッチクロックSYNC_REGをロウレベルに
する(l)。ラッチ５９は、内部データ同期クロックSYNC
をハイレベルに維持する(m)。
【０１１７】時刻ｔ８では、外部クロックCLOCK及び第
２クロックCLK2の双方がロウレベルを維持し(a),(b)、
パイプラインクロックPH1がハイレベルになる(c)。反転
パイプラインクロックPH1Bが立ち下がるので、ラッチ５
５，５８は変化せず、その出力信号Ｃ１，Ｃ６も変化し
ない。
２クロックCLK2の双方がロウレベルを維持し(a),(b)、
パイプラインクロックPH1がハイレベルになる(c)。反転
パイプラインクロックPH1Bが立ち下がるので、ラッチ５
５，５８は変化せず、その出力信号Ｃ１，Ｃ６も変化し
ない。
【０１１８】ラッチ５５の出力信号Ｃ１がハイレベルを
維持し(e)、第２クロックCLK2がロウレベルなので、２
入力ＡＮＤゲート６０の出力信号Ｃ２はロウレベルを維
持する(f)。ラッチ５６は、パイプラインクロックPH1の
立上がりのタイミングで、ハイレベルである反転第２ク
ロックCLK2Bを取り込むので、出力信号Ｃ３をハイレベ
ルに維持する(g)。このため、２入力ＮＯＲゲート６１
は、出力信号Ｃ３がハイレベルなので、出力信号Ｃ４を
ロウレベルに維持する(h)。これにより、２入力ＯＲゲ
ート６２が、出力信号Ｃ２、Ｃ４が共にロウレベルなの
で、外部同期ラッチクロックCLK_REGをロウレベルに維
持する(i)。ラッチ５７は、パイプラインクロックPH1の
立上がりのタイミングで、ロウレベルである外部同期ラ
ッチクロックCLK_REGを取り込むので、出力信号Ｃ５を
ロウレベルに維持する(j)。
維持し(e)、第２クロックCLK2がロウレベルなので、２
入力ＡＮＤゲート６０の出力信号Ｃ２はロウレベルを維
持する(f)。ラッチ５６は、パイプラインクロックPH1の
立上がりのタイミングで、ハイレベルである反転第２ク
ロックCLK2Bを取り込むので、出力信号Ｃ３をハイレベ
ルに維持する(g)。このため、２入力ＮＯＲゲート６１
は、出力信号Ｃ３がハイレベルなので、出力信号Ｃ４を
ロウレベルに維持する(h)。これにより、２入力ＯＲゲ
ート６２が、出力信号Ｃ２、Ｃ４が共にロウレベルなの
で、外部同期ラッチクロックCLK_REGをロウレベルに維
持する(i)。ラッチ５７は、パイプラインクロックPH1の
立上がりのタイミングで、ロウレベルである外部同期ラ
ッチクロックCLK_REGを取り込むので、出力信号Ｃ５を
ロウレベルに維持する(j)。
【０１１９】ラッチ５８は、出力信号Ｃ６をロウレベル
に維持する(k)。これにより、２入力ＯＲゲート６３
は、出力信号Ｃ５、Ｃ６が共にロウレベルなので、内部
同期ラッチクロックSYNC_REGをロウレベルに維持する
(l)。ラッチ５９は、パイプラインクロックPH1の立上が
りのタイミングで、ロウレベルである内部同期ラッチク
ロックSYNC_REGを取り込むので、内部データ同期クロッ
クSYNCをロウレベルになる(m)。
に維持する(k)。これにより、２入力ＯＲゲート６３
は、出力信号Ｃ５、Ｃ６が共にロウレベルなので、内部
同期ラッチクロックSYNC_REGをロウレベルに維持する
(l)。ラッチ５９は、パイプラインクロックPH1の立上が
りのタイミングで、ロウレベルである内部同期ラッチク
ロックSYNC_REGを取り込むので、内部データ同期クロッ
クSYNCをロウレベルになる(m)。
【０１２０】時刻ｔ９では、外部同期ラッチクロックCL
K_REG(i)、内部同期ラッチクロックSYNC_REG(l)、およ
び内部データ同期クロックSYNC(m)の各出力信号は変化
しないので、説明を省略する。時刻ｔ１０以降は、時刻
ｔ０〜ｔ９を繰り返す。
K_REG(i)、内部同期ラッチクロックSYNC_REG(l)、およ
び内部データ同期クロックSYNC(m)の各出力信号は変化
しないので、説明を省略する。時刻ｔ１０以降は、時刻
ｔ０〜ｔ９を繰り返す。
【０１２１】このようにして、タイミング生成回路１７
は、クロック生成回路１９で生成したクロック信号をも
とに入力インタフェース１６を制御する信号を生成する
ことができる。
は、クロック生成回路１９で生成したクロック信号をも
とに入力インタフェース１６を制御する信号を生成する
ことができる。
【０１２２】以上説明したように、本実施形態例のデー
タ処理システムでは、入力インタフェース１６における
入力ラッチ４６の前段に入力保持レジスタ４３を有し、
且つ、入力保持レジスタ４３の出力をラッチする入力ラ
ッチ４６に内部データ同期クロックSYNC及びパイプライ
ンクロックPH1を供給することにより、データDATAを保
持することができる。このため、周辺装置１２とＭＰＵ
内部双方のクロック周波数の比が整数でなく、ラッチタ
イミングが遅れる非同期ラッチサイクルが生じる場合で
も、正しい入力信号を確実にラッチすることができる。
タ処理システムでは、入力インタフェース１６における
入力ラッチ４６の前段に入力保持レジスタ４３を有し、
且つ、入力保持レジスタ４３の出力をラッチする入力ラ
ッチ４６に内部データ同期クロックSYNC及びパイプライ
ンクロックPH1を供給することにより、データDATAを保
持することができる。このため、周辺装置１２とＭＰＵ
内部双方のクロック周波数の比が整数でなく、ラッチタ
イミングが遅れる非同期ラッチサイクルが生じる場合で
も、正しい入力信号を確実にラッチすることができる。
【０１２３】周辺装置及びマイクロプロセッサ１５の双
方が有する保証最大クロック周波数で動作させようとす
る場合、例えば、１００ＭＨｚの周波数で入力される入
力データを、２５０ＭＨｚの内部クロックで動作させよ
うとするとき、従来技術では、周辺装置を１００ＭＨｚ
の保証最大速度付近で動作させ、マイクロプロセッサ１
５を２５０ＭＨｚの保証最大速度付近で動作させると、
データを正しく取り込むことができなかった。しかし、
本実施形態例のデータ処理システムでは、１００ＭＨｚ
で入力される非同期入力データを、内部クロックの２５
０ＭＨｚで正しく取り込むことができる。すなわち、外
部クロックCLOCKとパイプラインクロックPH1（内部クロ
ック）との間の逓倍率が非整数倍の場合でも、入力イン
タフェース１６の内部でパイプラインクロックPH1と外
部クロックCLOCKとの間の非同期性を吸収し、ＭＰＵ内
部と外部との間で信号の授受を適正に行うことができる
ので、ＭＰＵ内部及び外部の最高性能即ち最高周波数で
動作させ、システム全体の最高性能を引き出すことがで
きる。
方が有する保証最大クロック周波数で動作させようとす
る場合、例えば、１００ＭＨｚの周波数で入力される入
力データを、２５０ＭＨｚの内部クロックで動作させよ
うとするとき、従来技術では、周辺装置を１００ＭＨｚ
の保証最大速度付近で動作させ、マイクロプロセッサ１
５を２５０ＭＨｚの保証最大速度付近で動作させると、
データを正しく取り込むことができなかった。しかし、
本実施形態例のデータ処理システムでは、１００ＭＨｚ
で入力される非同期入力データを、内部クロックの２５
０ＭＨｚで正しく取り込むことができる。すなわち、外
部クロックCLOCKとパイプラインクロックPH1（内部クロ
ック）との間の逓倍率が非整数倍の場合でも、入力イン
タフェース１６の内部でパイプラインクロックPH1と外
部クロックCLOCKとの間の非同期性を吸収し、ＭＰＵ内
部と外部との間で信号の授受を適正に行うことができる
ので、ＭＰＵ内部及び外部の最高性能即ち最高周波数で
動作させ、システム全体の最高性能を引き出すことがで
きる。
【０１２４】［第２実施形態例］次に、本発明の第２実
施形態例について説明する。本実施形態例では、図１で
説明した入力インタフェース１６以外の基本的構成は第
１実施形態例と同様である。また、外部クロックCLOCK
と内部クロックPH1の周波数比が、３：４の場合を例に
説明する。
施形態例について説明する。本実施形態例では、図１で
説明した入力インタフェース１６以外の基本的構成は第
１実施形態例と同様である。また、外部クロックCLOCK
と内部クロックPH1の周波数比が、３：４の場合を例に
説明する。
【０１２５】図７は、本実施形態例の入力インタフェー
スを示す回路図である。入力インタフェース１６は、リ
ング接続された複数のインバータを夫々有するラッチＬ
１〜Ｌ３（入力保持レジスタ）と、入力ラッチＬ４と、
外部クロックCLOCKが供給される外部カウンタ部６６
と、パイプライン同期クロックSYNC_Pが供給される内部
カウンタ部６７と、インバータ６８、６９とを有する。
内部カウンタ部６７の前段には、ＡＮＤゲートを有する
選択信号生成回路９７が配設されている。選択信号生成
回路９７は、入力されるパイプラインクロックPH1及び
内部データ同期クロックSYNCの論理積を同期ラッチクロ
ックSYNC_Pとして内部カウンタ６７に出力する。
スを示す回路図である。入力インタフェース１６は、リ
ング接続された複数のインバータを夫々有するラッチＬ
１〜Ｌ３（入力保持レジスタ）と、入力ラッチＬ４と、
外部クロックCLOCKが供給される外部カウンタ部６６
と、パイプライン同期クロックSYNC_Pが供給される内部
カウンタ部６７と、インバータ６８、６９とを有する。
内部カウンタ部６７の前段には、ＡＮＤゲートを有する
選択信号生成回路９７が配設されている。選択信号生成
回路９７は、入力されるパイプラインクロックPH1及び
内部データ同期クロックSYNCの論理積を同期ラッチクロ
ックSYNC_Pとして内部カウンタ６７に出力する。
【０１２６】本実施形態例では、第１の実施形態例と同
様、内部データ同期クロックSYNCは、ラッチ４６のラッ
チ許可信号と、データDATAが有効であることを示す信号
として使用する。しかし、本実施形態例のように、外部
クロックCLOCKと内部クロックPH1との比が２以下（４／
３）であると、内部データ同期クロックSYNCは、隣接す
るデータDATAとの間で途切れることなくハイレベルを維
持する（図１０のｔ４−ｔ１０の間）。これを内部カウ
ンタ部６７に入力しても、入力すべきデータDATAの数と
一致しなくなる。即ち、後述の図１０を参照する場合、
同じサイクル期間内に、外部クロックCLOCK（図１０
(a)）は３周期分、パイプラインクロックPH1（図１０
(b)）は４周期分あり、パイプラインクロックPH1のクロ
ック数を外部クロックCLOCKに合わせるためにパイプラ
イン同期クロックSYNC_Pが生成される。
様、内部データ同期クロックSYNCは、ラッチ４６のラッ
チ許可信号と、データDATAが有効であることを示す信号
として使用する。しかし、本実施形態例のように、外部
クロックCLOCKと内部クロックPH1との比が２以下（４／
３）であると、内部データ同期クロックSYNCは、隣接す
るデータDATAとの間で途切れることなくハイレベルを維
持する（図１０のｔ４−ｔ１０の間）。これを内部カウ
ンタ部６７に入力しても、入力すべきデータDATAの数と
一致しなくなる。即ち、後述の図１０を参照する場合、
同じサイクル期間内に、外部クロックCLOCK（図１０
(a)）は３周期分、パイプラインクロックPH1（図１０
(b)）は４周期分あり、パイプラインクロックPH1のクロ
ック数を外部クロックCLOCKに合わせるためにパイプラ
イン同期クロックSYNC_Pが生成される。
【０１２７】データDATAが入力されるインバータ６８と
ラッチＬ１との間に、選択用ＭＯＳトランジスタＴ１の
電流路の一端及び他端が接続され、インバータ６８とラ
ッチＬ２との間に、選択用ＭＯＳトランジスタＴ２の電
流路の一端及び他端が接続され、インバータ６８とラッ
チＬ３との間に、選択用ＭＯＳトランジスタＴ３の電流
路の一端及び他端が接続されている。選択用ＭＯＳトラ
ンジスタＴ１〜Ｔ３の各ゲートには、外部カウンタ部６
６の駆動信号Ｃ１１〜Ｃ１３が夫々接続される。
ラッチＬ１との間に、選択用ＭＯＳトランジスタＴ１の
電流路の一端及び他端が接続され、インバータ６８とラ
ッチＬ２との間に、選択用ＭＯＳトランジスタＴ２の電
流路の一端及び他端が接続され、インバータ６８とラッ
チＬ３との間に、選択用ＭＯＳトランジスタＴ３の電流
路の一端及び他端が接続されている。選択用ＭＯＳトラ
ンジスタＴ１〜Ｔ３の各ゲートには、外部カウンタ部６
６の駆動信号Ｃ１１〜Ｃ１３が夫々接続される。
【０１２８】また、ラッチＬ１と入力ラッチＬ４との間
に、選択用ＭＯＳトランジスタＴ４の電流路の一端及び
他端が接続され、ラッチＬ２とラッチＬ４との間に、選
択用ＭＯＳトランジスタＴ５の電流路の一端及び他端が
接続され、ラッチＬ３と入力ラッチＬ４との間に、選択
用ＭＯＳトランジスタＴ６の電流路の一端及び他端が接
続される。選択用ＭＯＳトランジスタＴ４〜Ｔ６の各ゲ
ートには、内部カウンタ部６７の出力信号Ｃ２１〜Ｃ２
３が夫々接続される。
に、選択用ＭＯＳトランジスタＴ４の電流路の一端及び
他端が接続され、ラッチＬ２とラッチＬ４との間に、選
択用ＭＯＳトランジスタＴ５の電流路の一端及び他端が
接続され、ラッチＬ３と入力ラッチＬ４との間に、選択
用ＭＯＳトランジスタＴ６の電流路の一端及び他端が接
続される。選択用ＭＯＳトランジスタＴ４〜Ｔ６の各ゲ
ートには、内部カウンタ部６７の出力信号Ｃ２１〜Ｃ２
３が夫々接続される。
【０１２９】周辺装置１２から入力されるデータDATA
は、インバータ６８で反転増幅されたのち、トランジス
タＴ１〜Ｔ３に入力される。トランジスタＴ１〜Ｔ３
は、駆動信号Ｃ１１〜Ｃ１３がハイレベルとなるタイミ
ングで順次オンし、反転したデータDATAをラッチＬ１〜
Ｌ３に供給する。ラッチＬ１〜Ｌ３は、これを反転する
とともに保持し、トランジスタＴ４〜Ｔ６に出力する。
トランジスタＴ４〜Ｔ６は、駆動信号Ｃ１１〜Ｃ１３が
ハイレベルとなるタイミングで順次オンし、ラッチされ
たデータをラッチＬ４に供給する。ラッチＬ４は、供給
されたデータDATAを保持して、内部バス２１にデータDA
TA_INとして出力する。
は、インバータ６８で反転増幅されたのち、トランジス
タＴ１〜Ｔ３に入力される。トランジスタＴ１〜Ｔ３
は、駆動信号Ｃ１１〜Ｃ１３がハイレベルとなるタイミ
ングで順次オンし、反転したデータDATAをラッチＬ１〜
Ｌ３に供給する。ラッチＬ１〜Ｌ３は、これを反転する
とともに保持し、トランジスタＴ４〜Ｔ６に出力する。
トランジスタＴ４〜Ｔ６は、駆動信号Ｃ１１〜Ｃ１３が
ハイレベルとなるタイミングで順次オンし、ラッチされ
たデータをラッチＬ４に供給する。ラッチＬ４は、供給
されたデータDATAを保持して、内部バス２１にデータDA
TA_INとして出力する。
【０１３０】図８は、外部カウンタ部６６の内部構成を
示す回路図である。内部カウンタ部６７の内部構成は外
部カウンタ部６６と同じであるが、後述のように駆動信
号Ｃ２１〜Ｃ２３の出力タイミングが異なる。ここで
は、外部カウンタ部６６の構成と動作を代表して説明
し、内部カウンタ部６７の説明は省略する。
示す回路図である。内部カウンタ部６７の内部構成は外
部カウンタ部６６と同じであるが、後述のように駆動信
号Ｃ２１〜Ｃ２３の出力タイミングが異なる。ここで
は、外部カウンタ部６６の構成と動作を代表して説明
し、内部カウンタ部６７の説明は省略する。
【０１３１】外部カウンタ部６６は、３進カウンタ７０
と、２入力ＮＯＲゲート７１と、２入力ＡＮＤゲート７
２〜７４を有する。３進カウンタ７０は、外部クロック
CLOCKとリセット信号RESETが入力されて、出力信号Ａ１
及びＡ０を夫々出力する。出力信号（Ａ１、Ａ０）は、
外部クロックCLOCKが立ち上がる毎に、カウント値を
（０，０）→（０，１）→（１，１）→（０，０）→…
の順に繰り返し出力する。
と、２入力ＮＯＲゲート７１と、２入力ＡＮＤゲート７
２〜７４を有する。３進カウンタ７０は、外部クロック
CLOCKとリセット信号RESETが入力されて、出力信号Ａ１
及びＡ０を夫々出力する。出力信号（Ａ１、Ａ０）は、
外部クロックCLOCKが立ち上がる毎に、カウント値を
（０，０）→（０，１）→（１，１）→（０，０）→…
の順に繰り返し出力する。
【０１３２】外部クロックCLOCKは、２入力ＡＮＤゲー
ト７２〜７４の各一方の入力端子に入力される。出力信
号Ａ１は、２入力ＮＯＲゲート７１の一方の入力端子に
入力されると共に、２入力ＡＮＤゲート７２の他方の入
力端子に入力される。出力信号Ａ０は、２入力ＮＯＲゲ
ート７１の他方の入力端子に入力されると共に、２入力
ＡＮＤゲート７３の他方の入力端子に入力される。２入
力ＮＯＲゲート７１の出力信号Ｃ１４は、２入力ＡＮＤ
ゲート７４の他方の入力端子に入力される。２入力ＡＮ
Ｄゲート７２〜７４から、上記各駆動信号Ｃ１１〜Ｃ１
３が出力される。
ト７２〜７４の各一方の入力端子に入力される。出力信
号Ａ１は、２入力ＮＯＲゲート７１の一方の入力端子に
入力されると共に、２入力ＡＮＤゲート７２の他方の入
力端子に入力される。出力信号Ａ０は、２入力ＮＯＲゲ
ート７１の他方の入力端子に入力されると共に、２入力
ＡＮＤゲート７３の他方の入力端子に入力される。２入
力ＮＯＲゲート７１の出力信号Ｃ１４は、２入力ＡＮＤ
ゲート７４の他方の入力端子に入力される。２入力ＡＮ
Ｄゲート７２〜７４から、上記各駆動信号Ｃ１１〜Ｃ１
３が出力される。
【０１３３】このように接続することで、２入力ＮＯＲ
ゲート７１は、３進カウンタ７０のカウント値が（０，
０）のとき、ハイレベルを出力し、２入力ＡＮＤゲート
７４は、外部クロックCLOCKがハイレベルの期間だけ、
ハイレベルとなる駆動信号Ｃ１１をを出力する。同様に
して、２入力ＡＮＤゲート７３は、３進カウンタ７０の
カウント値が（０，１）のときで、外部クロックCLOCK
がハイレベルの期間だけ、ハイレベルとなる駆動信号Ｃ
１２をを出力する。２入力ＡＮＤゲート７２は、３進カ
ウンタ７０のカウント値が（１，０）のときで、外部ク
ロックCLOCKがハイレベルの期間だけ、ハイレベルとな
る駆動信号Ｃ１３を出力する。
ゲート７１は、３進カウンタ７０のカウント値が（０，
０）のとき、ハイレベルを出力し、２入力ＡＮＤゲート
７４は、外部クロックCLOCKがハイレベルの期間だけ、
ハイレベルとなる駆動信号Ｃ１１をを出力する。同様に
して、２入力ＡＮＤゲート７３は、３進カウンタ７０の
カウント値が（０，１）のときで、外部クロックCLOCK
がハイレベルの期間だけ、ハイレベルとなる駆動信号Ｃ
１２をを出力する。２入力ＡＮＤゲート７２は、３進カ
ウンタ７０のカウント値が（１，０）のときで、外部ク
ロックCLOCKがハイレベルの期間だけ、ハイレベルとな
る駆動信号Ｃ１３を出力する。
【０１３４】図９は、外部カウンタ部６６における各信
号のタイミングを示すタイミングチャートである。同図
において、横方向は外部クロックCLOCKを基準とする時
間軸を、縦方向は信号線軸を夫々示す。同図の(a)〜(g)
は、夫々、外部クロックCLOCK、３進カウンタ７０の出
力信号Ａ１、Ａ０、２入力ＮＯＲゲート７１の出力信号
Ｃ１４、２入力ＡＮＤゲート７４の駆動信号Ｃ１１、２
入力ＡＮＤゲート７３の駆動信号Ｃ１２、及び、２入力
ＡＮＤゲート７２の駆動信号Ｃ１３を示す。
号のタイミングを示すタイミングチャートである。同図
において、横方向は外部クロックCLOCKを基準とする時
間軸を、縦方向は信号線軸を夫々示す。同図の(a)〜(g)
は、夫々、外部クロックCLOCK、３進カウンタ７０の出
力信号Ａ１、Ａ０、２入力ＮＯＲゲート７１の出力信号
Ｃ１４、２入力ＡＮＤゲート７４の駆動信号Ｃ１１、２
入力ＡＮＤゲート７３の駆動信号Ｃ１２、及び、２入力
ＡＮＤゲート７２の駆動信号Ｃ１３を示す。
【０１３５】時刻ｔ０の直前で図示しないリセット信号
が３進カウンタ７０に入力され、時刻ｔ０でカウント値
が（０，０）になったとする。時刻ｔ０では、外部クロ
ックCLOCKがハイレベルになり（図９(a)）、出力信号Ａ
１がロウレベルになり（図９(b)）、出力信号Ａ０がロ
ウレベルを維持する（図９(c)）ので、２入力ＮＯＲゲ
ート７１の出力信号Ｃ１４がハイレベルになる（図９
(d)）。これにより、２入力ＡＮＤゲート７４が、ハイ
レベルの外部クロックCLOCK及び出力信号Ｃ１４に従っ
て、駆動信号Ｃ１１をハイレベルにする（図９(e)）。
また、２入力ＡＮＤゲート７３が、ハイレベルの外部ク
ロックCLOCKとロウレベルの出力信号Ａ０とに従って、
駆動信号Ｃ１２をロウレベルに維持する（図９(f)）。
更に、２入力ＡＮＤゲート７２が、ハイレベルの外部ク
ロックCLOCKとロウレベルの出力信号Ａ１とに従って、
駆動信号Ｃ１３をロウレベルに維持する（図９(g)）。
が３進カウンタ７０に入力され、時刻ｔ０でカウント値
が（０，０）になったとする。時刻ｔ０では、外部クロ
ックCLOCKがハイレベルになり（図９(a)）、出力信号Ａ
１がロウレベルになり（図９(b)）、出力信号Ａ０がロ
ウレベルを維持する（図９(c)）ので、２入力ＮＯＲゲ
ート７１の出力信号Ｃ１４がハイレベルになる（図９
(d)）。これにより、２入力ＡＮＤゲート７４が、ハイ
レベルの外部クロックCLOCK及び出力信号Ｃ１４に従っ
て、駆動信号Ｃ１１をハイレベルにする（図９(e)）。
また、２入力ＡＮＤゲート７３が、ハイレベルの外部ク
ロックCLOCKとロウレベルの出力信号Ａ０とに従って、
駆動信号Ｃ１２をロウレベルに維持する（図９(f)）。
更に、２入力ＡＮＤゲート７２が、ハイレベルの外部ク
ロックCLOCKとロウレベルの出力信号Ａ１とに従って、
駆動信号Ｃ１３をロウレベルに維持する（図９(g)）。
【０１３６】時刻ｔ１では、外部クロックCLOCKがロウ
レベルになり(a)、出力信号Ａ１がロウレベルを維持し
(b)、出力信号Ａ０がロウレベルを維持する(c)ので、２
入力ＮＯＲゲート７１の出力信号Ｃ１４がハイレベルを
維持する(d)。これにより、２入力ＡＮＤゲート７４
が、ロウレベルの外部クロックCLOCK及びハイレベルの
出力信号Ｃ１４に従って、駆動信号Ｃ１１をロウレベル
にする(e)。また、２入力ＡＮＤゲート７３が、ロウレ
ベルの外部クロックCLOCK及び出力信号Ａ０に従って、
駆動信号Ｃ１２をロウレベルに維持する(f)。更に、２
入力ＡＮＤゲート７２が、ロウレベル外部クロックCLOC
K及び出力信号Ａ１に従って、駆動信号Ｃ１３をロウレ
ベルに維持する(g)。
レベルになり(a)、出力信号Ａ１がロウレベルを維持し
(b)、出力信号Ａ０がロウレベルを維持する(c)ので、２
入力ＮＯＲゲート７１の出力信号Ｃ１４がハイレベルを
維持する(d)。これにより、２入力ＡＮＤゲート７４
が、ロウレベルの外部クロックCLOCK及びハイレベルの
出力信号Ｃ１４に従って、駆動信号Ｃ１１をロウレベル
にする(e)。また、２入力ＡＮＤゲート７３が、ロウレ
ベルの外部クロックCLOCK及び出力信号Ａ０に従って、
駆動信号Ｃ１２をロウレベルに維持する(f)。更に、２
入力ＡＮＤゲート７２が、ロウレベル外部クロックCLOC
K及び出力信号Ａ１に従って、駆動信号Ｃ１３をロウレ
ベルに維持する(g)。
【０１３７】時刻ｔ２では、外部クロックCLOCKがハイ
レベルになり(a)、出力信号Ａ１がロウレベルを維持し
(b)、出力信号Ａ０がハイレベルになる(c)ので、２入力
ＮＯＲゲート７１の出力信号Ｃ１４がロウレベルになる
(d)。これにより、２入力ＡＮＤゲート７４が、ハイレ
ベルの外部クロックCLOCK及びロウレベルの出力信号Ｃ
１４に従って、駆動信号Ｃ１１をロウレベルに維持する
(e)。また、２入力ＡＮＤゲート７３が、ハイレベルの
外部クロックCLOCK及び出力信号Ａ０に従って、駆動信
号Ｃ１２をハイレベルにする(f)。更に、２入力ＡＮＤ
ゲート７２が、ハイレベルの外部クロックCLOCK及びロ
ウレベルの出力信号Ａ１に従って、駆動信号Ｃ１３をロ
ウレベルに維持する(g)。
レベルになり(a)、出力信号Ａ１がロウレベルを維持し
(b)、出力信号Ａ０がハイレベルになる(c)ので、２入力
ＮＯＲゲート７１の出力信号Ｃ１４がロウレベルになる
(d)。これにより、２入力ＡＮＤゲート７４が、ハイレ
ベルの外部クロックCLOCK及びロウレベルの出力信号Ｃ
１４に従って、駆動信号Ｃ１１をロウレベルに維持する
(e)。また、２入力ＡＮＤゲート７３が、ハイレベルの
外部クロックCLOCK及び出力信号Ａ０に従って、駆動信
号Ｃ１２をハイレベルにする(f)。更に、２入力ＡＮＤ
ゲート７２が、ハイレベルの外部クロックCLOCK及びロ
ウレベルの出力信号Ａ１に従って、駆動信号Ｃ１３をロ
ウレベルに維持する(g)。
【０１３８】時刻ｔ３では、外部クロックCLOCKがロウ
レベルになり(a)、出力信号Ａ１がロウレベルを維持し
(b)、出力信号Ａ０がハイレベルを維持する(c)ので、２
入力ＮＯＲゲート７１の出力信号Ｃ１４がロウレベルを
維持する(d)。これにより、２入力ＡＮＤゲート７４
が、ロウレベルの外部クロックCLOCK及び出力信号Ｃ１
４に従って、駆動信号Ｃ１１をロウレベルに維持する
(e)。また、２入力ＡＮＤゲート７３が、ロウレベルの
外部クロックCLOCK及びハイレベルの出力信号Ａ０に従
って、駆動信号Ｃ１２をロウレベルにする(f)。更に、
２入力ＡＮＤゲート７２が、ロウレベルの外部クロック
CLOCK及び出力信号Ａ１に従って、駆動信号Ｃ１３をロ
ウレベルに維持する(g)。
レベルになり(a)、出力信号Ａ１がロウレベルを維持し
(b)、出力信号Ａ０がハイレベルを維持する(c)ので、２
入力ＮＯＲゲート７１の出力信号Ｃ１４がロウレベルを
維持する(d)。これにより、２入力ＡＮＤゲート７４
が、ロウレベルの外部クロックCLOCK及び出力信号Ｃ１
４に従って、駆動信号Ｃ１１をロウレベルに維持する
(e)。また、２入力ＡＮＤゲート７３が、ロウレベルの
外部クロックCLOCK及びハイレベルの出力信号Ａ０に従
って、駆動信号Ｃ１２をロウレベルにする(f)。更に、
２入力ＡＮＤゲート７２が、ロウレベルの外部クロック
CLOCK及び出力信号Ａ１に従って、駆動信号Ｃ１３をロ
ウレベルに維持する(g)。
【０１３９】時刻ｔ４では、外部クロックCLOCKがハイ
レベルになり(a)、出力信号Ａ１がハイレベルになり
(b)、出力信号Ａ０がロウレベルになる(c)ので、２入力
ＮＯＲゲート７１の出力信号Ｃ１４がロウレベルを維持
する(d)。これにより、２入力ＡＮＤゲート７４が、ハ
イレベルの外部クロックCLOCK及びロウレベルの出力信
号Ｃ１４に従って、駆動信号Ｃ１１をロウレベルに維持
する(e)。また、２入力ＡＮＤゲート７３が、ハイレベ
ルの外部クロックCLOCK及びロウレベルの出力信号Ａ０
に従って、駆動信号Ｃ１２をロウレベルに維持する
(f)。更に、２入力ＡＮＤゲート７２が、ハイレベルの
外部クロックCLOCK及び出力信号Ａ１に従って、駆動信
号Ｃ１３をハイレベルにする(g)。
レベルになり(a)、出力信号Ａ１がハイレベルになり
(b)、出力信号Ａ０がロウレベルになる(c)ので、２入力
ＮＯＲゲート７１の出力信号Ｃ１４がロウレベルを維持
する(d)。これにより、２入力ＡＮＤゲート７４が、ハ
イレベルの外部クロックCLOCK及びロウレベルの出力信
号Ｃ１４に従って、駆動信号Ｃ１１をロウレベルに維持
する(e)。また、２入力ＡＮＤゲート７３が、ハイレベ
ルの外部クロックCLOCK及びロウレベルの出力信号Ａ０
に従って、駆動信号Ｃ１２をロウレベルに維持する
(f)。更に、２入力ＡＮＤゲート７２が、ハイレベルの
外部クロックCLOCK及び出力信号Ａ１に従って、駆動信
号Ｃ１３をハイレベルにする(g)。
【０１４０】時刻ｔ５では、外部クロックCLOCKがロウ
レベルになり(a)、出力信号Ａ１がハイレベルを維持し
(b)、出力信号Ａ０がロウレベルを維持する(c)ので、２
入力ＮＯＲゲート７１の出力信号Ｃ１４がロウレベルを
維持する(d)。これにより、２入力ＡＮＤゲート７４
が、ロウレベルの外部クロックCLOCK及び出力信号Ｃ１
４に従って、駆動信号Ｃ１１をロウレベルに維持する
(e)。また、２入力ＡＮＤゲート７３が、ロウレベルの
外部クロックCLOCK及び出力信号Ａ０に従って、駆動信
号Ｃ１２をロウレベルに維持する(f)。更に、２入力Ａ
ＮＤゲート７２が、ロウレベルの外部クロックCLOCK及
びハイレベルの出力信号Ａ１に従って、駆動信号Ｃ１３
をロウレベルに維持する(g)。時刻ｔ６以降では、外部
カウンタ部６６は、時刻ｔ０〜ｔ５の動作を繰り返す。
レベルになり(a)、出力信号Ａ１がハイレベルを維持し
(b)、出力信号Ａ０がロウレベルを維持する(c)ので、２
入力ＮＯＲゲート７１の出力信号Ｃ１４がロウレベルを
維持する(d)。これにより、２入力ＡＮＤゲート７４
が、ロウレベルの外部クロックCLOCK及び出力信号Ｃ１
４に従って、駆動信号Ｃ１１をロウレベルに維持する
(e)。また、２入力ＡＮＤゲート７３が、ロウレベルの
外部クロックCLOCK及び出力信号Ａ０に従って、駆動信
号Ｃ１２をロウレベルに維持する(f)。更に、２入力Ａ
ＮＤゲート７２が、ロウレベルの外部クロックCLOCK及
びハイレベルの出力信号Ａ１に従って、駆動信号Ｃ１３
をロウレベルに維持する(g)。時刻ｔ６以降では、外部
カウンタ部６６は、時刻ｔ０〜ｔ５の動作を繰り返す。
【０１４１】図１０は、入力インタフェース１６全体の
各信号のタイミングを示すタイミングチャートである。
同図において、横方向はパイプラインクロックPH1を基
準とする時間軸を、縦方向は信号線軸を夫々示す。同図
の(a)〜(o)は、夫々、外部クロックCLOCK、パイプライ
ンクロックPH1、駆動信号Ｃ１１、Ｃ１２、Ｃ１３、内
部データ同期クロックSYNC、パイプライン同期クロック
SYNC_P、駆動信号Ｃ２１、Ｃ２２、Ｃ２３、データDAT
A、ラッチＬ１の信号L1OUT、ラッチＬ２の信号L2OUT、
ラッチＬ３の信号L3OUT、及び、内部データDATA_INを示
す。
各信号のタイミングを示すタイミングチャートである。
同図において、横方向はパイプラインクロックPH1を基
準とする時間軸を、縦方向は信号線軸を夫々示す。同図
の(a)〜(o)は、夫々、外部クロックCLOCK、パイプライ
ンクロックPH1、駆動信号Ｃ１１、Ｃ１２、Ｃ１３、内
部データ同期クロックSYNC、パイプライン同期クロック
SYNC_P、駆動信号Ｃ２１、Ｃ２２、Ｃ２３、データDAT
A、ラッチＬ１の信号L1OUT、ラッチＬ２の信号L2OUT、
ラッチＬ３の信号L3OUT、及び、内部データDATA_INを示
す。
【０１４２】同図では、パイプラインクロックPH1の外
部クロックCLOCKに対する逓倍率が非整数倍であるが、
外部クロックCLOCKとパイプラインクロックPH1双方の立
上がりが一致する同期ラッチサイクルでも、外部クロッ
クCLOCKが立ち上がり、パイプラインクロックPH1が立ち
下がる非同期ラッチサイクルでも、外部クロックCLOCK
に同期するデータDATAをパイプラインクロックPH1でラ
ッチすることができる。すなわち、パイプラインクロッ
クPH1は、外部クロックCLOCKに同期して周辺装置１２か
ら送られるデータDATAを、同期はしているが非同期サイ
クルを含むパイプラインクロックPH1で動作するマイク
ロプロセッサ１５に取り込む。
部クロックCLOCKに対する逓倍率が非整数倍であるが、
外部クロックCLOCKとパイプラインクロックPH1双方の立
上がりが一致する同期ラッチサイクルでも、外部クロッ
クCLOCKが立ち上がり、パイプラインクロックPH1が立ち
下がる非同期ラッチサイクルでも、外部クロックCLOCK
に同期するデータDATAをパイプラインクロックPH1でラ
ッチすることができる。すなわち、パイプラインクロッ
クPH1は、外部クロックCLOCKに同期して周辺装置１２か
ら送られるデータDATAを、同期はしているが非同期サイ
クルを含むパイプラインクロックPH1で動作するマイク
ロプロセッサ１５に取り込む。
【０１４３】時刻ｔ０の直前で、周辺装置１２は、外部
バス４０にデータDATA（Ｄ０）を出力したとする（図１
０(k)）。時刻ｔ０では、外部クロックCLOCKがハイレベ
ルになるので（図１０(a)）、外部カウンタ部６６が、
駆動信号Ｃ１１をハイレベルにし（図１０(c)）、駆動
信号Ｃ１２、Ｃ１３の双方をロウレベルに維持する（図
１０(d)）。これにより、選択用ＭＯＳトランジスタＴ
１がオンとなり、データDATAのＤ０を通過させ、ラッチ
Ｌ１がＤ０を保持する（図１０(l)）。
バス４０にデータDATA（Ｄ０）を出力したとする（図１
０(k)）。時刻ｔ０では、外部クロックCLOCKがハイレベ
ルになるので（図１０(a)）、外部カウンタ部６６が、
駆動信号Ｃ１１をハイレベルにし（図１０(c)）、駆動
信号Ｃ１２、Ｃ１３の双方をロウレベルに維持する（図
１０(d)）。これにより、選択用ＭＯＳトランジスタＴ
１がオンとなり、データDATAのＤ０を通過させ、ラッチ
Ｌ１がＤ０を保持する（図１０(l)）。
【０１４４】また、パイプラインクロックPH1がハイレ
ベルになり（図１０(b)）、内部データ同期クロックSYN
Cがハイレベルを維持するので（図１０(f)）、パイプラ
イン同期クロックSYNC_Pがハイレベルになる(g)。これ
により、内部カウンタ６７が、駆動信号Ｃ２１をハイレ
ベルにし（図１０(h)）、駆動信号Ｃ２２、Ｃ２３の双
方をロウレベルに維持する（図１０(i),(j)）。これに
より、選択用ＭＯＳトランジスタＴ４がオンとなり、デ
ータDATAのＤ０を通過させるので、入力ラッチＬ４がＤ
０をラッチし、インバータ６９を介して内部データDATA
_INとして内部バス２１（図１）に供給する（図１０
(o)）。
ベルになり（図１０(b)）、内部データ同期クロックSYN
Cがハイレベルを維持するので（図１０(f)）、パイプラ
イン同期クロックSYNC_Pがハイレベルになる(g)。これ
により、内部カウンタ６７が、駆動信号Ｃ２１をハイレ
ベルにし（図１０(h)）、駆動信号Ｃ２２、Ｃ２３の双
方をロウレベルに維持する（図１０(i),(j)）。これに
より、選択用ＭＯＳトランジスタＴ４がオンとなり、デ
ータDATAのＤ０を通過させるので、入力ラッチＬ４がＤ
０をラッチし、インバータ６９を介して内部データDATA
_INとして内部バス２１（図１）に供給する（図１０
(o)）。
【０１４５】時刻ｔ１では、外部クロックCLOCKがハイ
レベルを維持するので(a)、外部カウンタ部６６が、駆
動信号Ｃ１１をハイレベルに維持し(c)、駆動信号Ｃ１
２、Ｃ１３の双方をロウレベルに維持する(d),(e)。こ
れにより、選択用ＭＯＳトランジスタＴ１がオンを維持
し、選択用ＭＯＳトランジスタＴ２、Ｔ３がオフを維持
する。また、パイプラインクロックPH1がロウレベルに
なり(b)、内部データ同期クロックSYNCがハイレベルを
維持するので(f)、パイプライン同期クロックSYNC_Pが
ロウレベルになる(g)。これにより、内部カウンタ６７
が、駆動信号Ｃ２１〜Ｃ２３を全てロウレベルにするの
で(h),(i),(j)、選択用ＭＯＳトランジスタＴ４〜Ｔ６
が全てオフになる。
レベルを維持するので(a)、外部カウンタ部６６が、駆
動信号Ｃ１１をハイレベルに維持し(c)、駆動信号Ｃ１
２、Ｃ１３の双方をロウレベルに維持する(d),(e)。こ
れにより、選択用ＭＯＳトランジスタＴ１がオンを維持
し、選択用ＭＯＳトランジスタＴ２、Ｔ３がオフを維持
する。また、パイプラインクロックPH1がロウレベルに
なり(b)、内部データ同期クロックSYNCがハイレベルを
維持するので(f)、パイプライン同期クロックSYNC_Pが
ロウレベルになる(g)。これにより、内部カウンタ６７
が、駆動信号Ｃ２１〜Ｃ２３を全てロウレベルにするの
で(h),(i),(j)、選択用ＭＯＳトランジスタＴ４〜Ｔ６
が全てオフになる。
【０１４６】時刻ｔ１と時刻ｔ２の間では、外部クロッ
クCLOCKがロウレベルになるので(a)、外部カウンタ部６
６が、駆動信号Ｃ１１をロウレベルにし(c)、駆動信号
Ｃ１２、Ｃ１３の双方をロウレベルに維持する(d),
(e)。これにより、選択用ＭＯＳトランジスタＴ１がオ
フとなり、選択用ＭＯＳトランジスタＴ２、Ｔ３がオフ
を維持する。
クCLOCKがロウレベルになるので(a)、外部カウンタ部６
６が、駆動信号Ｃ１１をロウレベルにし(c)、駆動信号
Ｃ１２、Ｃ１３の双方をロウレベルに維持する(d),
(e)。これにより、選択用ＭＯＳトランジスタＴ１がオ
フとなり、選択用ＭＯＳトランジスタＴ２、Ｔ３がオフ
を維持する。
【０１４７】時刻ｔ２では、パイプラインクロックPH1
がハイレベルになり(b)、内部データ同期クロックSYNC
がロウレベルになるので(f)、パイプライン同期クロッ
クSYNC_Pがロウレベルを維持する(g)。これにより、内
部カウンタ６７が、駆動信号Ｃ２１〜Ｃ２３を夫々ロウ
レベルに維持するので(h),(i),(j)、選択用ＭＯＳトラ
ンジスタＴ４〜Ｔ６が夫々オフを維持する。
がハイレベルになり(b)、内部データ同期クロックSYNC
がロウレベルになるので(f)、パイプライン同期クロッ
クSYNC_Pがロウレベルを維持する(g)。これにより、内
部カウンタ６７が、駆動信号Ｃ２１〜Ｃ２３を夫々ロウ
レベルに維持するので(h),(i),(j)、選択用ＭＯＳトラ
ンジスタＴ４〜Ｔ６が夫々オフを維持する。
【０１４８】時刻ｔ２のパイプラインクロックPH1の立
ち上がり時点では、周辺装置１２は次のデータを出力し
ていないので、タイミング生成回路１７はこのタイミン
グでデータDATAを取り込まないように内部データ同期ク
ロックSYNCをロウレベルにする。どのタイミングでロウ
レベルにするかは、タイミング生成回路１７に予め設定
されている。
ち上がり時点では、周辺装置１２は次のデータを出力し
ていないので、タイミング生成回路１７はこのタイミン
グでデータDATAを取り込まないように内部データ同期ク
ロックSYNCをロウレベルにする。どのタイミングでロウ
レベルにするかは、タイミング生成回路１７に予め設定
されている。
【０１４９】時刻ｔ２と時刻ｔ３の間では、外部クロッ
クCLOCKがハイレベルになるので(a)、外部カウンタ部６
６が、駆動信号Ｃ１１をロウレベルに維持し(c)、駆動
信号Ｃ１２をハイレベルにし(d)、駆動信号Ｃ１３をロ
ウレベルに維持する(e)。これにより、選択用ＭＯＳト
ランジスタＴ１がオフを維持し、選択用ＭＯＳトランジ
スタＴ２がオンとなり、選択用ＭＯＳトランジスタＴ３
がオフを維持する。このため、選択用ＭＯＳトランジス
タＴ２がデータDATAのＤ１を通過させ(k)、ラッチＬ２
がＤ１を保持する(m)。
クCLOCKがハイレベルになるので(a)、外部カウンタ部６
６が、駆動信号Ｃ１１をロウレベルに維持し(c)、駆動
信号Ｃ１２をハイレベルにし(d)、駆動信号Ｃ１３をロ
ウレベルに維持する(e)。これにより、選択用ＭＯＳト
ランジスタＴ１がオフを維持し、選択用ＭＯＳトランジ
スタＴ２がオンとなり、選択用ＭＯＳトランジスタＴ３
がオフを維持する。このため、選択用ＭＯＳトランジス
タＴ２がデータDATAのＤ１を通過させ(k)、ラッチＬ２
がＤ１を保持する(m)。
【０１５０】時刻ｔ３では、パイプラインクロックPH1
がロウレベルになり(b)、内部データ同期クロックSYNC
がロウレベルを維持するので(f)、パイプライン同期ク
ロックSYNC_Pがロウレベルを維持する(g)。これによ
り、内部カウンタ６７が、駆動信号Ｃ２１〜Ｃ２３を夫
々ロウレベルに維持するので(h),(i),(j)、選択用ＭＯ
ＳトランジスタＴ４〜Ｔ６が夫々オフを維持する。
がロウレベルになり(b)、内部データ同期クロックSYNC
がロウレベルを維持するので(f)、パイプライン同期ク
ロックSYNC_Pがロウレベルを維持する(g)。これによ
り、内部カウンタ６７が、駆動信号Ｃ２１〜Ｃ２３を夫
々ロウレベルに維持するので(h),(i),(j)、選択用ＭＯ
ＳトランジスタＴ４〜Ｔ６が夫々オフを維持する。
【０１５１】時刻ｔ４では、外部クロックCLOCKがロウ
レベルになるので(a)、外部カウンタ部６６が、駆動信
号Ｃ１１をロウレベルに維持し(c)、駆動信号Ｃ１２を
ロウレベルにし(d)、駆動信号Ｃ１３をロウレベルに維
持する(e)。これにより、選択用ＭＯＳトランジスタＴ
１、Ｔ３が夫々オフを維持し、選択用ＭＯＳトランジス
タＴ２がオフになる。また、パイプラインクロックPH1
がハイレベルになり(b)、内部データ同期クロックSYNC
がハイレベルになるので(f)、パイプライン同期クロッ
クSYNC_Pがハイレベルになる(g)。これにより、内部カ
ウンタ６７が、駆動信号Ｃ２１、Ｃ２３を夫々ロウレベ
ルに維持した状態で(h),(j)、駆動信号Ｃ２２をハイレ
ベルにする(i)。このため、選択用ＭＯＳトランジスタ
Ｔ４、Ｔ６が夫々オフ状態を維持し、選択用ＭＯＳトラ
ンジスタＴ５がオンとなる。従って、選択用ＭＯＳトラ
ンジスタＴ５がオンとなり、データDATAのＤ１を通過さ
せるので、入力ラッチＬ４がＤ１をラッチし、インバー
タ６９を介して内部データDATA_INとして内部バス２１
（図１）に供給する(o)。
レベルになるので(a)、外部カウンタ部６６が、駆動信
号Ｃ１１をロウレベルに維持し(c)、駆動信号Ｃ１２を
ロウレベルにし(d)、駆動信号Ｃ１３をロウレベルに維
持する(e)。これにより、選択用ＭＯＳトランジスタＴ
１、Ｔ３が夫々オフを維持し、選択用ＭＯＳトランジス
タＴ２がオフになる。また、パイプラインクロックPH1
がハイレベルになり(b)、内部データ同期クロックSYNC
がハイレベルになるので(f)、パイプライン同期クロッ
クSYNC_Pがハイレベルになる(g)。これにより、内部カ
ウンタ６７が、駆動信号Ｃ２１、Ｃ２３を夫々ロウレベ
ルに維持した状態で(h),(j)、駆動信号Ｃ２２をハイレ
ベルにする(i)。このため、選択用ＭＯＳトランジスタ
Ｔ４、Ｔ６が夫々オフ状態を維持し、選択用ＭＯＳトラ
ンジスタＴ５がオンとなる。従って、選択用ＭＯＳトラ
ンジスタＴ５がオンとなり、データDATAのＤ１を通過さ
せるので、入力ラッチＬ４がＤ１をラッチし、インバー
タ６９を介して内部データDATA_INとして内部バス２１
（図１）に供給する(o)。
【０１５２】時刻ｔ５では、パイプラインクロックPH1
がロウレベルになり(b)、内部データ同期クロックSYNC
がハイレベルを維持するので(f)、パイプライン同期ク
ロックSYNC_Pがロウレベルになる(g)。これにより、内
部カウンタ６７が、駆動信号Ｃ２１〜Ｃ２３を全てロウ
レベルにするので(h),(i),(j)、選択用ＭＯＳトランジ
スタＴ４〜Ｔ６が全てオフとなる。
がロウレベルになり(b)、内部データ同期クロックSYNC
がハイレベルを維持するので(f)、パイプライン同期ク
ロックSYNC_Pがロウレベルになる(g)。これにより、内
部カウンタ６７が、駆動信号Ｃ２１〜Ｃ２３を全てロウ
レベルにするので(h),(i),(j)、選択用ＭＯＳトランジ
スタＴ４〜Ｔ６が全てオフとなる。
【０１５３】時刻ｔ５と時刻ｔ６との間では、外部クロ
ックCLOCKがハイレベルになるので(a)、外部カウンタ部
６６が、駆動信号Ｃ１１、Ｃ１２を夫々ロウレベルに維
持し(c),(d)、駆動信号Ｃ１３をハイレベルにする(e)。
これにより、選択用ＭＯＳトランジスタＴ１、Ｔ２がオ
フを維持し、選択用ＭＯＳトランジスタＴ３がオンとな
る。このため、選択用ＭＯＳトランジスタＴ３がデータ
DATAのＤ２を通過させ(k)、ラッチＬ２がＤ２を保持す
る(m)。
ックCLOCKがハイレベルになるので(a)、外部カウンタ部
６６が、駆動信号Ｃ１１、Ｃ１２を夫々ロウレベルに維
持し(c),(d)、駆動信号Ｃ１３をハイレベルにする(e)。
これにより、選択用ＭＯＳトランジスタＴ１、Ｔ２がオ
フを維持し、選択用ＭＯＳトランジスタＴ３がオンとな
る。このため、選択用ＭＯＳトランジスタＴ３がデータ
DATAのＤ２を通過させ(k)、ラッチＬ２がＤ２を保持す
る(m)。
【０１５４】時刻ｔ６では、パイプラインクロックPH1
がハイレベルになり(b)、内部データ同期クロックSYNC
がハイレベルを維持するので(f)、パイプライン同期ク
ロックSYNC_Pがハイレベルになる(g)。これにより、内
部カウンタ６７が、駆動信号Ｃ２１、Ｃ２２を夫々ロウ
レベルに維持し(h),(i)、駆動信号Ｃ２３をハイレベル
にするので(j)、選択用ＭＯＳトランジスタＴ４、Ｔ５
が夫々オフを維持し、選択用ＭＯＳトランジスタＴ６が
オンとなる。このため、選択用ＭＯＳトランジスタＴ６
がデータDATAのＤ２を通過させるので、入力ラッチＬ４
がＤ２をラッチし、インバータ６９を介して内部データ
DATA_INとして内部バス２１（図１）に供給する(o)。
がハイレベルになり(b)、内部データ同期クロックSYNC
がハイレベルを維持するので(f)、パイプライン同期ク
ロックSYNC_Pがハイレベルになる(g)。これにより、内
部カウンタ６７が、駆動信号Ｃ２１、Ｃ２２を夫々ロウ
レベルに維持し(h),(i)、駆動信号Ｃ２３をハイレベル
にするので(j)、選択用ＭＯＳトランジスタＴ４、Ｔ５
が夫々オフを維持し、選択用ＭＯＳトランジスタＴ６が
オンとなる。このため、選択用ＭＯＳトランジスタＴ６
がデータDATAのＤ２を通過させるので、入力ラッチＬ４
がＤ２をラッチし、インバータ６９を介して内部データ
DATA_INとして内部バス２１（図１）に供給する(o)。
【０１５５】時刻ｔ６と時刻ｔ７の間では、外部クロッ
クCLOCKがロウレベルになるので(a)、外部カウンタ部６
６が、駆動信号Ｃ１１、Ｃ１２を夫々ロウレベルに維持
し(c),(d)、駆動信号Ｃ１３をロウレベルにする(e)。こ
れにより、選択用ＭＯＳトランジスタＴ１、Ｔ２がオフ
を維持し、選択用ＭＯＳトランジスタＴ３がオフとな
る。
クCLOCKがロウレベルになるので(a)、外部カウンタ部６
６が、駆動信号Ｃ１１、Ｃ１２を夫々ロウレベルに維持
し(c),(d)、駆動信号Ｃ１３をロウレベルにする(e)。こ
れにより、選択用ＭＯＳトランジスタＴ１、Ｔ２がオフ
を維持し、選択用ＭＯＳトランジスタＴ３がオフとな
る。
【０１５６】時刻ｔ７では、パイプラインクロックPH1
がロウレベルになり(b)、内部データ同期クロックSYNC
がハイレベルを維持するので(f)、パイプライン同期ク
ロックSYNC_Pがロウレベルになる(g)。これにより、内
部カウンタ６７が、駆動信号Ｃ２１、Ｃ２２を夫々ロウ
レベルに維持し(h),(i)、駆動信号Ｃ２３をロウレベル
にするので(j)、選択用ＭＯＳトランジスタＴ４〜Ｔ６
が全てオフとなる。時刻ｔ８以降では、入力インタフェ
ース１６は、時刻ｔ０〜ｔ７と同様な動作を繰り返す。
がロウレベルになり(b)、内部データ同期クロックSYNC
がハイレベルを維持するので(f)、パイプライン同期ク
ロックSYNC_Pがロウレベルになる(g)。これにより、内
部カウンタ６７が、駆動信号Ｃ２１、Ｃ２２を夫々ロウ
レベルに維持し(h),(i)、駆動信号Ｃ２３をロウレベル
にするので(j)、選択用ＭＯＳトランジスタＴ４〜Ｔ６
が全てオフとなる。時刻ｔ８以降では、入力インタフェ
ース１６は、時刻ｔ０〜ｔ７と同様な動作を繰り返す。
【０１５７】なお、以上の説明では、データDATAが外部
クロックCLOCKに同期して連続的に入力される例を示し
たが、不連続であってもよい。また、リセット信号RESE
Tは、クロックCLOCK、SYMC_Pがカウンタ部６６，６７に
連続的に供給されるのであれば、マイクロプロセッサ１
５起動時に一度リセットするだけでもよい。また、マイ
クロプロセッサ１５がリード命令を発行する都度リセッ
トするようにしてもよい。また、ラッチＬ１〜Ｌ３の数
は３個に限定されるものではなく、適宜増減しうるもの
である。
クロックCLOCKに同期して連続的に入力される例を示し
たが、不連続であってもよい。また、リセット信号RESE
Tは、クロックCLOCK、SYMC_Pがカウンタ部６６，６７に
連続的に供給されるのであれば、マイクロプロセッサ１
５起動時に一度リセットするだけでもよい。また、マイ
クロプロセッサ１５がリード命令を発行する都度リセッ
トするようにしてもよい。また、ラッチＬ１〜Ｌ３の数
は３個に限定されるものではなく、適宜増減しうるもの
である。
【０１５８】以上説明したように、本実施形態例におけ
る入力インタフェース１６では、選択用ＭＯＳトランジ
スタＴ１〜Ｔ３を所定の時間間隔で順次にオンさせ、デ
ータDATAにおけるデータＤ０〜Ｄ４をラッチＬ１〜Ｌ３
で順次に保持し、これに応答して順次にオンする選択用
ＭＯＳトランジスタＴ４〜Ｔ６によってデータＤ０〜Ｄ
４をこの順に入力することができる。
る入力インタフェース１６では、選択用ＭＯＳトランジ
スタＴ１〜Ｔ３を所定の時間間隔で順次にオンさせ、デ
ータDATAにおけるデータＤ０〜Ｄ４をラッチＬ１〜Ｌ３
で順次に保持し、これに応答して順次にオンする選択用
ＭＯＳトランジスタＴ４〜Ｔ６によってデータＤ０〜Ｄ
４をこの順に入力することができる。
【０１５９】以上のように、本実施形態例におけるデー
タ処理システムによっても、外部クロックCLOCKとパイ
プラインクロックPH1（内部クロック）との間の逓倍率
が非整数倍の場合に、入力インタフェース１６の内部で
パイプラインクロックPH1と外部クロックCLOCKとの間の
非同期性を吸収し、ＭＰＵ内部と外部との間で信号の授
受を適正に行うことができる。これにより、ＭＰＵ内部
及び外部の最高性能即ち最高周波数で動作させ、システ
ム全体の最高性能を引き出すことができる。
タ処理システムによっても、外部クロックCLOCKとパイ
プラインクロックPH1（内部クロック）との間の逓倍率
が非整数倍の場合に、入力インタフェース１６の内部で
パイプラインクロックPH1と外部クロックCLOCKとの間の
非同期性を吸収し、ＭＰＵ内部と外部との間で信号の授
受を適正に行うことができる。これにより、ＭＰＵ内部
及び外部の最高性能即ち最高周波数で動作させ、システ
ム全体の最高性能を引き出すことができる。
【０１６０】［第３実施形態例］次に、本発明の第３実
施形態例について説明する。図１１は、本実施形態例に
おけるデータ処理システムの入力インタフェースを示す
回路図である。同図では、図７で説明した第２の実施形
態例と同様の回路要素に同じ符号を付している。本実施
形態例のデータ処理システムでは、入力インタフェース
１６及びタイミング生成回路１７以外の基本的な構成
は、図１で説明したデータ処理システムと同様であるの
でその説明は省略する。また、本実施形態例における外
部クロックCLOCKと内部クロックPH1と比は、Ｍ：Ｎ
（Ｍ、Ｎは正の整数）である場合について説明する。
施形態例について説明する。図１１は、本実施形態例に
おけるデータ処理システムの入力インタフェースを示す
回路図である。同図では、図７で説明した第２の実施形
態例と同様の回路要素に同じ符号を付している。本実施
形態例のデータ処理システムでは、入力インタフェース
１６及びタイミング生成回路１７以外の基本的な構成
は、図１で説明したデータ処理システムと同様であるの
でその説明は省略する。また、本実施形態例における外
部クロックCLOCKと内部クロックPH1と比は、Ｍ：Ｎ
（Ｍ、Ｎは正の整数）である場合について説明する。
【０１６１】本実施形態例における入力インタフェース
１６は、夫々が図７と同様の構成を有するＭ個のラッチ
Ｌ１、Ｌ２・・・ＬＭと、１個の入力ラッチＬ４とを備
える。入力インタフェース１６は更に、外部同期デコー
ダ７５と、内部同期デコーダ７６と、インバータ６８、
６９とを備える。データDATAが入力されるインバータ６
８と各ラッチＬ１、Ｌ２・・・ＬＭとの間には、選択用
ＭＯＳトランジスタTA1〜TAMが夫々挿入されている。選
択用ＭＯＳトランジスタTA1〜TAMの各ゲートには、外部
同期デコーダ７５の駆動信号Ｃ１１〜Ｃ１Ｍが夫々与え
られる。また、入力ラッチＬ４と各ラッチＬ１、Ｌ２・
・・ＬＭとの間には、選択用ＭＯＳトランジスタTB1〜T
BMが夫々挿入されている。選択用ＭＯＳトランジスタTB
1〜TBMの各ゲートには、内部同期デコーダ７６の駆動信
号Ｃ２１〜Ｃ２Ｍが夫々与えられる。リセット時には、
リセット信号RESETが外部同期デコーダ７５及び内部同
期デコーダ７６に夫々与えられる。
１６は、夫々が図７と同様の構成を有するＭ個のラッチ
Ｌ１、Ｌ２・・・ＬＭと、１個の入力ラッチＬ４とを備
える。入力インタフェース１６は更に、外部同期デコー
ダ７５と、内部同期デコーダ７６と、インバータ６８、
６９とを備える。データDATAが入力されるインバータ６
８と各ラッチＬ１、Ｌ２・・・ＬＭとの間には、選択用
ＭＯＳトランジスタTA1〜TAMが夫々挿入されている。選
択用ＭＯＳトランジスタTA1〜TAMの各ゲートには、外部
同期デコーダ７５の駆動信号Ｃ１１〜Ｃ１Ｍが夫々与え
られる。また、入力ラッチＬ４と各ラッチＬ１、Ｌ２・
・・ＬＭとの間には、選択用ＭＯＳトランジスタTB1〜T
BMが夫々挿入されている。選択用ＭＯＳトランジスタTB
1〜TBMの各ゲートには、内部同期デコーダ７６の駆動信
号Ｃ２１〜Ｃ２Ｍが夫々与えられる。リセット時には、
リセット信号RESETが外部同期デコーダ７５及び内部同
期デコーダ７６に夫々与えられる。
【０１６２】入力インタフェース１６にはタイミング生
成回路１７に代わるタイミング設定回路９８が接続され
ており、タイミング設定回路９８は、外部同期設定レジ
スタ７７と、内部同期設定レジスタ７８とを備えてい
る。外部同期設定レジスタ７７及び内部同期設定レジス
タ７８は、図示しないＲＯＭなどから内部バス２１を経
由して送られるレジスタ設定コマンドに基づいて、選択
用ＭＯＳトランジスタTA1〜TAM、TB1〜TBMを駆動する信
号に関する情報が書き込まれる。
成回路１７に代わるタイミング設定回路９８が接続され
ており、タイミング設定回路９８は、外部同期設定レジ
スタ７７と、内部同期設定レジスタ７８とを備えてい
る。外部同期設定レジスタ７７及び内部同期設定レジス
タ７８は、図示しないＲＯＭなどから内部バス２１を経
由して送られるレジスタ設定コマンドに基づいて、選択
用ＭＯＳトランジスタTA1〜TAM、TB1〜TBMを駆動する信
号に関する情報が書き込まれる。
【０１６３】上述の第２実施形態例では、例えば、外部
クロックCLOCKと内部クロックPH1との周波数比Ｍ：Ｎが
３：４であり、外部クロックCLOCKの３周期分に対応し
て入力されるデータDATAを、４周期分の内部クロックPH
1の内の３クロックで取り込んでいた。連続する４つの
内部クロックの内PH1の１つを、タイミング信号生成回
路１７で生成した内部データ同期クロックSYNCに従って
削除するため、選択信号生成回路９７を設け、パイプラ
イン同期クロックSYNC_Pを生成していた。これに対し、
本第３実施形態例では、専用の回路であるタイミング信
号生成回路１７や選択信号生成回路９７を用いることな
く、周波数比Ｍ：Ｎに従って内部クロックのパターンを
生成する。
クロックCLOCKと内部クロックPH1との周波数比Ｍ：Ｎが
３：４であり、外部クロックCLOCKの３周期分に対応し
て入力されるデータDATAを、４周期分の内部クロックPH
1の内の３クロックで取り込んでいた。連続する４つの
内部クロックの内PH1の１つを、タイミング信号生成回
路１７で生成した内部データ同期クロックSYNCに従って
削除するため、選択信号生成回路９７を設け、パイプラ
イン同期クロックSYNC_Pを生成していた。これに対し、
本第３実施形態例では、専用の回路であるタイミング信
号生成回路１７や選択信号生成回路９７を用いることな
く、周波数比Ｍ：Ｎに従って内部クロックのパターンを
生成する。
【０１６４】本実施形態例における外部同期設定レジス
タ７７は、選択用ＭＯＳトランジスタＴＡ、ＴＢの使用
個数をＭ個に設定するためのものである。例えば、外部
クロックCLOCKと内部クロックPH1との比が、Ｍ：Ｎ＝
２：５のときには、選択用ＭＯＳトランジスタＴＡ１〜
ＴＡ２までを使用し、Ｍ：Ｎ＝３：４のときには選択用
ＭＯＳトランジスタＴＡ１〜ＴＡ３までを使用するとい
うように、外部同期設定レジスタ７７は、Ｍの値が設定
される。
タ７７は、選択用ＭＯＳトランジスタＴＡ、ＴＢの使用
個数をＭ個に設定するためのものである。例えば、外部
クロックCLOCKと内部クロックPH1との比が、Ｍ：Ｎ＝
２：５のときには、選択用ＭＯＳトランジスタＴＡ１〜
ＴＡ２までを使用し、Ｍ：Ｎ＝３：４のときには選択用
ＭＯＳトランジスタＴＡ１〜ＴＡ３までを使用するとい
うように、外部同期設定レジスタ７７は、Ｍの値が設定
される。
【０１６５】外部同期デコーダ７５と内部同期デコーダ
７６は、外部同期設定レジスタ７７から設定値Ｍを読み
込み、外部カウンタ部と内部カウンタ部（図７の６６、
６７相当）をＭ進カウンタに設定する。この結果、外部
同期デコーダ７５は、外部クロックCLOCKに同期して順
次駆動信号Ｃ１１〜Ｃ１Ｍを生成することができる。
７６は、外部同期設定レジスタ７７から設定値Ｍを読み
込み、外部カウンタ部と内部カウンタ部（図７の６６、
６７相当）をＭ進カウンタに設定する。この結果、外部
同期デコーダ７５は、外部クロックCLOCKに同期して順
次駆動信号Ｃ１１〜Ｃ１Ｍを生成することができる。
【０１６６】本実施形態例における内部同期設定レジス
タ７８は、内部クロックPH1のＮ個のクロックの内、Ｍ
個を選択する機能と、何番目のクロックを選択、或いは
非選択とするかを判断する機能を有する。例えば、前述
の第２実施形態例においては、図１０の(b)に示したパ
イプラインクロックPH1の４個の内、３個のクロックで
データDATAを取り込んでおり、更に、第２番目の内部ク
ロックPH1ではデータDATAを取り込まず、第１、３、４
番目の内部クロックPH1のみを有効にしていた。この実
現のため、内部同期設定レジスタ７８には、“１０１
１”などの選択パターンを書き込んでおく。この選択パ
ターンは、外部クロックCLOCKと内部クロックPH1との比
によって定まり、プログラマブルに設定できる。
タ７８は、内部クロックPH1のＮ個のクロックの内、Ｍ
個を選択する機能と、何番目のクロックを選択、或いは
非選択とするかを判断する機能を有する。例えば、前述
の第２実施形態例においては、図１０の(b)に示したパ
イプラインクロックPH1の４個の内、３個のクロックで
データDATAを取り込んでおり、更に、第２番目の内部ク
ロックPH1ではデータDATAを取り込まず、第１、３、４
番目の内部クロックPH1のみを有効にしていた。この実
現のため、内部同期設定レジスタ７８には、“１０１
１”などの選択パターンを書き込んでおく。この選択パ
ターンは、外部クロックCLOCKと内部クロックPH1との比
によって定まり、プログラマブルに設定できる。
【０１６７】内部同期デコーダ７６は、内部同期設定レ
ジスタ７８から選択パターンを読み込み、選択パターン
を内部クロックPH1に同期して出力することで、パイプ
ライン同期クロックSYNC_P（図１０（ｇ））に相当する
信号を生成することができる。このパイプライン同期ク
ロックSYNC_P相当信号を図８に示すカウンタ部に入力す
ることで、駆動信号Ｃ２１〜Ｃ２Ｍを得ることができ
る。なお、Ｍについては、上述のとおり、外部同期設定
レジスタ７７によって内部カウンタ部（図７の６７相
当）をＭ進カウンタに設定する。
ジスタ７８から選択パターンを読み込み、選択パターン
を内部クロックPH1に同期して出力することで、パイプ
ライン同期クロックSYNC_P（図１０（ｇ））に相当する
信号を生成することができる。このパイプライン同期ク
ロックSYNC_P相当信号を図８に示すカウンタ部に入力す
ることで、駆動信号Ｃ２１〜Ｃ２Ｍを得ることができ
る。なお、Ｍについては、上述のとおり、外部同期設定
レジスタ７７によって内部カウンタ部（図７の６７相
当）をＭ進カウンタに設定する。
【０１６８】図１２は、本実施形態例におけるクロック
生成回路１９の内部構成を示すブロック図である。クロ
ック生成回路１９は、外部クロックCLOCKをＭ分周して
第２クロックCLK2を出力する分周器７９と、第２クロッ
クCLK2が入力され、このＮ倍の周波数を生成するＰＬＬ
回路１９ａと、逓倍率を設定する逓倍率設定レジスタ８
３とから構成される。
生成回路１９の内部構成を示すブロック図である。クロ
ック生成回路１９は、外部クロックCLOCKをＭ分周して
第２クロックCLK2を出力する分周器７９と、第２クロッ
クCLK2が入力され、このＮ倍の周波数を生成するＰＬＬ
回路１９ａと、逓倍率を設定する逓倍率設定レジスタ８
３とから構成される。
【０１６９】ＰＬＬ回路１９ａは、ＰＤ８０、ＶＣＯ８
１、及び、Ｎ分周の分周器８２から構成される。ＰＤ８
０は、入力信号CLK2とＶＣＯ８１をＮ分周した信号とを
比較し、その位相差出力でＶＣＯ８１の発振周波数およ
び位相を制御する。
１、及び、Ｎ分周の分周器８２から構成される。ＰＤ８
０は、入力信号CLK2とＶＣＯ８１をＮ分周した信号とを
比較し、その位相差出力でＶＣＯ８１の発振周波数およ
び位相を制御する。
【０１７０】逓倍率設定レジスタ８３は、分周器７９，
８２の分周数Ｍ、Ｎを設定し、クロック生成回路１９の
逓倍率を決定するためのものである。逓倍率設定レジス
タ８３は、図示しないＲＯＭから内部バス２１を経由し
て送られるレジスタ設定コマンドに基づいて、分周器７
９、８２のクロック数Ｍ、Ｎに関する数値を書き替え
る。
８２の分周数Ｍ、Ｎを設定し、クロック生成回路１９の
逓倍率を決定するためのものである。逓倍率設定レジス
タ８３は、図示しないＲＯＭから内部バス２１を経由し
て送られるレジスタ設定コマンドに基づいて、分周器７
９、８２のクロック数Ｍ、Ｎに関する数値を書き替え
る。
【０１７１】このような構成のクロック生成回路１９に
より、外部クロックCLOCKをＭ分周してＭ分周クロック
（第２クロックCLK2）を生成すると共に、このＭ分周ク
ロックを更にＮ逓倍して内部クロック（パイプラインク
ロックPH1）を生成する。
より、外部クロックCLOCKをＭ分周してＭ分周クロック
（第２クロックCLK2）を生成すると共に、このＭ分周ク
ロックを更にＮ逓倍して内部クロック（パイプラインク
ロックPH1）を生成する。
【０１７２】外部同期デコーダ７５と内部同期デコーダ
７６は、クロック生成回路１９から出力される第２クロ
ックCLK2とパイプラインクロックPH1とを夫々取り込ん
で、駆動信号Ｃ１１〜Ｃ１Ｍ、及び、Ｃ２１〜Ｃ２Ｍを
夫々生成する。
７６は、クロック生成回路１９から出力される第２クロ
ックCLK2とパイプラインクロックPH1とを夫々取り込ん
で、駆動信号Ｃ１１〜Ｃ１Ｍ、及び、Ｃ２１〜Ｃ２Ｍを
夫々生成する。
【０１７３】以上の構成を有する本実施形態例では、外
部同期設定レジスタ７７及び内部同期設定レジスタ７８
が、内部バス２１から供給されるレジスタ設定コマンド
に基づいて、クロック数Ｍ、Ｎに関する値が書き替えら
れる。更に、外部同期設定レジスタ７７からの信号を受
けた外部同期デコーダ７５と内部同期デコーダ７６は、
選択用ＭＯＳトランジスタＴＡ１〜ＴＡＭ、ＴＢ１〜Ｔ
ＢＭの内から使用個数Ｍに対応する個数を選択して使用
する。また、内部同期設定レジスタ７８からの信号を受
けた内部同期デコーダ７６は、内蔵する選択パターンを
設定して、パイプラインクロックPH1のＮ個の内部クロ
ックの内のＭクロックを決定する。
部同期設定レジスタ７７及び内部同期設定レジスタ７８
が、内部バス２１から供給されるレジスタ設定コマンド
に基づいて、クロック数Ｍ、Ｎに関する値が書き替えら
れる。更に、外部同期設定レジスタ７７からの信号を受
けた外部同期デコーダ７５と内部同期デコーダ７６は、
選択用ＭＯＳトランジスタＴＡ１〜ＴＡＭ、ＴＢ１〜Ｔ
ＢＭの内から使用個数Ｍに対応する個数を選択して使用
する。また、内部同期設定レジスタ７８からの信号を受
けた内部同期デコーダ７６は、内蔵する選択パターンを
設定して、パイプラインクロックPH1のＮ個の内部クロ
ックの内のＭクロックを決定する。
【０１７４】これにより、外部同期デコーダ７５から、
使用する選択用ＭＯＳトランジスタＴＡに対応した駆動
信号Ｃ１１・・・が所定の時間間隔で順次に出力され
て、対応する選択用ＭＯＳトランジスタＴＡ１・・・が
順次にオンとなり、データDATAにおけるデータＤ０・・
・が、選択用ＭＯＳトランジスタＴＡ・・・に対応する
ラッチＬ１・・・によって夫々保持されつつ信号L1OUT
・・・として取り込まれる。
使用する選択用ＭＯＳトランジスタＴＡに対応した駆動
信号Ｃ１１・・・が所定の時間間隔で順次に出力され
て、対応する選択用ＭＯＳトランジスタＴＡ１・・・が
順次にオンとなり、データDATAにおけるデータＤ０・・
・が、選択用ＭＯＳトランジスタＴＡ・・・に対応する
ラッチＬ１・・・によって夫々保持されつつ信号L1OUT
・・・として取り込まれる。
【０１７５】また、内部同期デコーダ７６から、選択パ
ターンによって設定したＭクロックに対応する選択用Ｍ
ＯＳトランジスタＴＢ１・・・をオンするための駆動信
号Ｃ２１・・・を所定の時間間隔で順次に出力する。こ
れにより、選択された選択用ＭＯＳトランジスタＴＢ１
・・・が所定の時間間隔で順次にオンとなり、選択され
た選択用ＭＯＳトランジスタＴＡ１・・・に対応するラ
ッチＬ１・・・で保持される。更に、ラッチＬ１・・・
から、順次にオンする選択用ＭＯＳトランジスタＴＢ１
・・・を介して送られるデータDATAを、入力ラッチＬ４
が、元のデータＤ０・・・の入力順にラッチしつつ入力
データDATA_INとしてマイクロプロセッサ１５に入力す
る。
ターンによって設定したＭクロックに対応する選択用Ｍ
ＯＳトランジスタＴＢ１・・・をオンするための駆動信
号Ｃ２１・・・を所定の時間間隔で順次に出力する。こ
れにより、選択された選択用ＭＯＳトランジスタＴＢ１
・・・が所定の時間間隔で順次にオンとなり、選択され
た選択用ＭＯＳトランジスタＴＡ１・・・に対応するラ
ッチＬ１・・・で保持される。更に、ラッチＬ１・・・
から、順次にオンする選択用ＭＯＳトランジスタＴＢ１
・・・を介して送られるデータDATAを、入力ラッチＬ４
が、元のデータＤ０・・・の入力順にラッチしつつ入力
データDATA_INとしてマイクロプロセッサ１５に入力す
る。
【０１７６】以上のように、本実施形態例におけるデー
タ処理システムによっても、入力インタフェース１６に
おける入力ラッチＬ４の前段に入力保持レジスタとして
のラッチＬ１〜ＬＭを設け、且つ、ラッチＬ１〜ＬＭの
出力を入力ラッチＬ４によって順次にラッチするので、
ラッチタイミングが遅れる非同期ラッチサイクルが生じ
ても正しい入力信号を確実にラッチできる。即ち、入力
インタフェース１６の内部でパイプラインクロックPH1
と外部クロックCLOCKとの間の非同期性を吸収するの
で、ＭＰＵ内部と外部との間で信号の授受を適正に行う
ことができる。また、外部クロックCLOCKとパイプライ
ンクロックPH1との間におけるクロック周波数の関係
Ｍ：Ｎをプログラマブルに設定できるので、ＭＰＵ内部
及び外部の最高性能、即ち保証最大周波数に近い状態に
設定して動作させることができ、システム全体の最高性
能を引き出すことができるようになる。
タ処理システムによっても、入力インタフェース１６に
おける入力ラッチＬ４の前段に入力保持レジスタとして
のラッチＬ１〜ＬＭを設け、且つ、ラッチＬ１〜ＬＭの
出力を入力ラッチＬ４によって順次にラッチするので、
ラッチタイミングが遅れる非同期ラッチサイクルが生じ
ても正しい入力信号を確実にラッチできる。即ち、入力
インタフェース１６の内部でパイプラインクロックPH1
と外部クロックCLOCKとの間の非同期性を吸収するの
で、ＭＰＵ内部と外部との間で信号の授受を適正に行う
ことができる。また、外部クロックCLOCKとパイプライ
ンクロックPH1との間におけるクロック周波数の関係
Ｍ：Ｎをプログラマブルに設定できるので、ＭＰＵ内部
及び外部の最高性能、即ち保証最大周波数に近い状態に
設定して動作させることができ、システム全体の最高性
能を引き出すことができるようになる。
【０１７７】なお、リセット信号RESETは、外部同期デ
コーダ７５と内部同期デコーダ７６内のカウンタ部を初
期化するもので、クロックCLOCK、PH1がカウンタ部に連
続的に供給されるのであれば、マイクロプロセッサ１５
起動時に一度リセットするだけでもよい。または、マイ
クロプロセッサ１５がリード命令を発行する都度カウン
タ部をリセットするようにしてもよい。
コーダ７５と内部同期デコーダ７６内のカウンタ部を初
期化するもので、クロックCLOCK、PH1がカウンタ部に連
続的に供給されるのであれば、マイクロプロセッサ１５
起動時に一度リセットするだけでもよい。または、マイ
クロプロセッサ１５がリード命令を発行する都度カウン
タ部をリセットするようにしてもよい。
【０１７８】［第４実施形態例］次に、本発明の第４実
施形態例について説明する。第１〜第３実施形態例は、
外部からの非同期入力データをマイクロプロセッサ１５
内部に取り込む例であったが、本実施形態例は、マイク
ロプロセッサ１５内の内部データを外部に出力する例で
ある。本実施形態例においても、外部クロックCLOCKと
パイプラインクロックPH1との間の逓倍率は非整数倍で
あり、周波数比Ｍ：Ｎは４：７の場合について説明す
る。
施形態例について説明する。第１〜第３実施形態例は、
外部からの非同期入力データをマイクロプロセッサ１５
内部に取り込む例であったが、本実施形態例は、マイク
ロプロセッサ１５内の内部データを外部に出力する例で
ある。本実施形態例においても、外部クロックCLOCKと
パイプラインクロックPH1との間の逓倍率は非整数倍で
あり、周波数比Ｍ：Ｎは４：７の場合について説明す
る。
【０１７９】図１３は、本実施形態例における出力イン
タフェースの内部構成を示すブロック図である。この出
力インタフェース２０は、内部データDATA_INの入力側
に配設されたインバータ９１、９２と、ラッチＬ１〜Ｌ
４と、インバータ８９と、４入力ＯＲゲート９０と、外
部同期カウンタ部８５と、内部同期カウンタ部８６と、
外部同期カウンタ部８５及び内部同期カウンタ部８６双
方の出力に基づいて比較器出力を出力する比較器８７
と、書き込み同期信号生成回路８８とを有する。ラッチ
Ｌ１〜Ｌ４は、図７で説明した第２実施形態例における
ラッチＬ１〜Ｌ４と同様の構成を有するもので、取り込
んだ内部データDATA_INにおけるデータＤ０〜Ｄ３を夫
々保持する。
タフェースの内部構成を示すブロック図である。この出
力インタフェース２０は、内部データDATA_INの入力側
に配設されたインバータ９１、９２と、ラッチＬ１〜Ｌ
４と、インバータ８９と、４入力ＯＲゲート９０と、外
部同期カウンタ部８５と、内部同期カウンタ部８６と、
外部同期カウンタ部８５及び内部同期カウンタ部８６双
方の出力に基づいて比較器出力を出力する比較器８７
と、書き込み同期信号生成回路８８とを有する。ラッチ
Ｌ１〜Ｌ４は、図７で説明した第２実施形態例における
ラッチＬ１〜Ｌ４と同様の構成を有するもので、取り込
んだ内部データDATA_INにおけるデータＤ０〜Ｄ３を夫
々保持する。
【０１８０】インバータ９１と各ラッチＬ１〜Ｌ４との
間には、選択用ＭＯＳトランジスタＴ５〜Ｔ８が夫々挿
入されている。選択用ＭＯＳトランジスタＴ５〜Ｔ８の
各ゲートには、内部同期カウンタ部８６がライト信号Ｗ
Ｒに従って生成された駆動信号Ｃ２１〜Ｃ２４が夫々与
えられる。ここで、ライト信号ＷＲは、マイクロプロセ
ッサ１５が書き込みデータDATA_INに同期して出力する
信号であり、データDATA_INが有効になったときに立ち
上がる信号である。
間には、選択用ＭＯＳトランジスタＴ５〜Ｔ８が夫々挿
入されている。選択用ＭＯＳトランジスタＴ５〜Ｔ８の
各ゲートには、内部同期カウンタ部８６がライト信号Ｗ
Ｒに従って生成された駆動信号Ｃ２１〜Ｃ２４が夫々与
えられる。ここで、ライト信号ＷＲは、マイクロプロセ
ッサ１５が書き込みデータDATA_INに同期して出力する
信号であり、データDATA_INが有効になったときに立ち
上がる信号である。
【０１８１】また、インバータ８９と各ラッチＬ１〜Ｌ
４との間には、選択用ＭＯＳトランジスタＴ１〜Ｔ４が
夫々挿入されている。選択用ＭＯＳトランジスタＴ１〜
Ｔ４の各ゲートには、外部同期カウンタ部８５が外部ク
ロックCLOCKに基づいて生成した駆動信号Ｃ１１〜Ｃ１
４が夫々与えられる。マイクロプロセッサ１５のリセッ
ト時或いは書き込み開始前には、リセット信号RESETが
外部同期カウンタ部８５及び内部同期カウンタ部８６に
夫々与えられ、カウンタ部８５、８６を初期化する。
４との間には、選択用ＭＯＳトランジスタＴ１〜Ｔ４が
夫々挿入されている。選択用ＭＯＳトランジスタＴ１〜
Ｔ４の各ゲートには、外部同期カウンタ部８５が外部ク
ロックCLOCKに基づいて生成した駆動信号Ｃ１１〜Ｃ１
４が夫々与えられる。マイクロプロセッサ１５のリセッ
ト時或いは書き込み開始前には、リセット信号RESETが
外部同期カウンタ部８５及び内部同期カウンタ部８６に
夫々与えられ、カウンタ部８５、８６を初期化する。
【０１８２】比較器８７は、外部同期カウンタ部８５の
カウント値と内部同期カウンタ部８６のカウント値とを
比較して、外部同期カウンタ部８５のカウント値と内部
同期カウンタ部８６のカウント値がともに「０」のとき
ロウレベルを出力し、外部同期カウンタ部８５のカウン
ト値が内部同期カウンタ部８６のカウント値以下のとき
ハイレベルを出力する。即ち、比較器８７は、内部同期
カウンタ部８６がカウントを始めるとハイレベルにな
り、外部同期カウンタ部８５のカウント値が内部同期カ
ウンタ部８６のカウント値と同じになると、次の外部ク
ロックの立ち下がりでロウレベルになる。比較器８７の
出力は、終了信号O_ENDとしてマイクロプロセッサ１５
に入力され、マイクロプロセッサ１５は終了信号O_END
を検知すると次のデータが出力可能であると判断する。
カウント値と内部同期カウンタ部８６のカウント値とを
比較して、外部同期カウンタ部８５のカウント値と内部
同期カウンタ部８６のカウント値がともに「０」のとき
ロウレベルを出力し、外部同期カウンタ部８５のカウン
ト値が内部同期カウンタ部８６のカウント値以下のとき
ハイレベルを出力する。即ち、比較器８７は、内部同期
カウンタ部８６がカウントを始めるとハイレベルにな
り、外部同期カウンタ部８５のカウント値が内部同期カ
ウンタ部８６のカウント値と同じになると、次の外部ク
ロックの立ち下がりでロウレベルになる。比較器８７の
出力は、終了信号O_ENDとしてマイクロプロセッサ１５
に入力され、マイクロプロセッサ１５は終了信号O_END
を検知すると次のデータが出力可能であると判断する。
【０１８３】書き込み同期信号生成回路８８は、比較器
８７の出力O_ENDがハイレベルになった次の外部クロッ
クCLOCK立ち上がりから出力O_ENDがロウレベルになるま
で、外部クロックCLOCKに同期してライトイネーブル信
号ＷＥを出力し、周辺装置１２に対してデータの取り込
みタイミング信号を供給する。
８７の出力O_ENDがハイレベルになった次の外部クロッ
クCLOCK立ち上がりから出力O_ENDがロウレベルになるま
で、外部クロックCLOCKに同期してライトイネーブル信
号ＷＥを出力し、周辺装置１２に対してデータの取り込
みタイミング信号を供給する。
【０１８４】４入力ＯＲゲート９０は、駆動信号Ｃ１１
〜Ｃ１４のいずれかがハイレベルのときハイレベルを出
力し、全ての駆動信号Ｃ１１〜Ｃ１４がロウレベルのと
き、ロウレベルを出力する。この出力は、インバータ８
９の制御端子に供給される。
〜Ｃ１４のいずれかがハイレベルのときハイレベルを出
力し、全ての駆動信号Ｃ１１〜Ｃ１４がロウレベルのと
き、ロウレベルを出力する。この出力は、インバータ８
９の制御端子に供給される。
【０１８５】インバータ８９は、３つの出力状態を有す
るインバータ（３ステートインバータ）で、制御端子が
ハイレベルのとき、入力信号を反転増幅して出力し、制
御端子がロウレベルのときは、出力をフローティング状
態にする。このようにすることで、同一バスに接続され
た周辺装置１２の出力とマイクロプロセッサ１５の出力
とが衝突することを防ぐ。
るインバータ（３ステートインバータ）で、制御端子が
ハイレベルのとき、入力信号を反転増幅して出力し、制
御端子がロウレベルのときは、出力をフローティング状
態にする。このようにすることで、同一バスに接続され
た周辺装置１２の出力とマイクロプロセッサ１５の出力
とが衝突することを防ぐ。
【０１８６】図１４は、本実施形態例における出力イン
タフェース２０の各信号のタイミングを示すタイミング
チャートである。同図において、横方向はパイプライン
クロックPH1を基準とする時間軸を、縦方向は信号線軸
を夫々示す。同図の(a)〜(m)は、夫々、パイプラインク
ロックPH1、外部クロックCLOCK、内部データDATA_IN、
内部バス２１上のデータを取り込むタイミングを決める
ライト信号ＷＲ、ラッチＬ１の出力、ラッチＬ２の出
力、ラッチＬ３の出力、ラッチＬ４の出力、外部同期カ
ウンタ部８５の出力、比較器８７の出力、リセット信号
RESET、データDATA、及び、ライトイネーブル信号ＷＥ
を示す。
タフェース２０の各信号のタイミングを示すタイミング
チャートである。同図において、横方向はパイプライン
クロックPH1を基準とする時間軸を、縦方向は信号線軸
を夫々示す。同図の(a)〜(m)は、夫々、パイプラインク
ロックPH1、外部クロックCLOCK、内部データDATA_IN、
内部バス２１上のデータを取り込むタイミングを決める
ライト信号ＷＲ、ラッチＬ１の出力、ラッチＬ２の出
力、ラッチＬ３の出力、ラッチＬ４の出力、外部同期カ
ウンタ部８５の出力、比較器８７の出力、リセット信号
RESET、データDATA、及び、ライトイネーブル信号ＷＥ
を示す。
【０１８７】出力インタフェース２０では、リセット信
号RESETが与えられた後、時刻ｔ０で、パイプラインク
ロックPH1がハイレベルになり（図１４(a)）、ライト信
号ＷＲがロウレベルを維持し（図１４(d)）、内部デー
タDATA_INがＤ０をインバータ９１、９２を介して送り
（図１４(c)）、また、外部クロックCLOCKがハイレベル
になる（図１４(b)）。
号RESETが与えられた後、時刻ｔ０で、パイプラインク
ロックPH1がハイレベルになり（図１４(a)）、ライト信
号ＷＲがロウレベルを維持し（図１４(d)）、内部デー
タDATA_INがＤ０をインバータ９１、９２を介して送り
（図１４(c)）、また、外部クロックCLOCKがハイレベル
になる（図１４(b)）。
【０１８８】時刻ｔ１では、パイプラインクロックPH1
がロウレベルになり(a)、ライト信号ＷＲがハイレベル
になるので(d)、駆動信号Ｃ２１がハイレベルになって
選択用ＭＯＳトランジスタＴ５がオンとなる。これによ
り、ラッチＬ１が内部データDATA_INのＤ０をラッチし
て保持する(e)。同時に、比較器出力８７が時刻ｔ１５
を越えるまでハイレベルになる(j)。
がロウレベルになり(a)、ライト信号ＷＲがハイレベル
になるので(d)、駆動信号Ｃ２１がハイレベルになって
選択用ＭＯＳトランジスタＴ５がオンとなる。これによ
り、ラッチＬ１が内部データDATA_INのＤ０をラッチし
て保持する(e)。同時に、比較器出力８７が時刻ｔ１５
を越えるまでハイレベルになる(j)。
【０１８９】時刻ｔ１とｔ２との間で、外部クロックCL
OCKがロウレベルになり、外部同期カウンタ部８５の出
力である駆動信号Ｃ１１がハイレベルになるので(i)、
選択用ＭＯＳトランジスタＴ１がオンとなり、ラッチＬ
１の出力Ｄ０をインバータ８９を介して外部に送り始め
る。
OCKがロウレベルになり、外部同期カウンタ部８５の出
力である駆動信号Ｃ１１がハイレベルになるので(i)、
選択用ＭＯＳトランジスタＴ１がオンとなり、ラッチＬ
１の出力Ｄ０をインバータ８９を介して外部に送り始め
る。
【０１９０】時刻ｔ２では、パイプラインクロックPH1
がハイレベルになり(a)、ライト信号ＷＲがロウレベル
になるので(d)、駆動信号Ｃ２１がロウレベルになって
選択用ＭＯＳトランジスタＴ５がオフとなり、内部デー
タDATA_INのＤ０の送出が終了する(c)。
がハイレベルになり(a)、ライト信号ＷＲがロウレベル
になるので(d)、駆動信号Ｃ２１がロウレベルになって
選択用ＭＯＳトランジスタＴ５がオフとなり、内部デー
タDATA_INのＤ０の送出が終了する(c)。
【０１９１】時刻ｔ３では、パイプラインクロックPH1
がロウレベルになり(a)、ライト信号ＷＲがハイレベル
になるので(d)、駆動信号Ｃ２２がハイレベルになって
選択用ＭＯＳトランジスタＴ６がオンとなり、内部デー
タDATA_INのＤ１を送り、ラッチＬ２がＤ１をラッチし
て保持する(f)。
がロウレベルになり(a)、ライト信号ＷＲがハイレベル
になるので(d)、駆動信号Ｃ２２がハイレベルになって
選択用ＭＯＳトランジスタＴ６がオンとなり、内部デー
タDATA_INのＤ１を送り、ラッチＬ２がＤ１をラッチし
て保持する(f)。
【０１９２】時刻ｔ３とｔ４との間では、比較器出力が
ハイレベルで(j)、外部クロックCLOCKがハイレベルにな
り(b)、ライトイネーブル信号ＷＥがハイレベルになる
ので、時刻ｔ１とｔ２との間から送り出されたラッチＬ
１の出力Ｄ０が外部バス４０に供給される。
ハイレベルで(j)、外部クロックCLOCKがハイレベルにな
り(b)、ライトイネーブル信号ＷＥがハイレベルになる
ので、時刻ｔ１とｔ２との間から送り出されたラッチＬ
１の出力Ｄ０が外部バス４０に供給される。
【０１９３】時刻ｔ４では、パイプラインクロックPH1
がハイレベルになり(a)、ライト信号ＷＲがロウレベル
になるので(d)、駆動信号Ｃ２２がロウレベルになって
選択用ＭＯＳトランジスタＴ６がオフとなり、内部デー
タDATA_INのＤ１の送出が終了する(c)。
がハイレベルになり(a)、ライト信号ＷＲがロウレベル
になるので(d)、駆動信号Ｃ２２がロウレベルになって
選択用ＭＯＳトランジスタＴ６がオフとなり、内部デー
タDATA_INのＤ１の送出が終了する(c)。
【０１９４】時刻ｔ５では、パイプラインクロックPH1
がロウレベルになり(a)、ライト信号ＷＲがハイレベル
になるので(d)、駆動信号Ｃ２３がハイレベルになって
選択用ＭＯＳトランジスタＴ７がオンとなり、内部デー
タDATA_INのＤ２を送り、ラッチＬ３がＤ２をラッチし
て保持する(g)。
がロウレベルになり(a)、ライト信号ＷＲがハイレベル
になるので(d)、駆動信号Ｃ２３がハイレベルになって
選択用ＭＯＳトランジスタＴ７がオンとなり、内部デー
タDATA_INのＤ２を送り、ラッチＬ３がＤ２をラッチし
て保持する(g)。
【０１９５】時刻ｔ５とｔ６との間で、外部クロックCL
OCKがロウレベルになり、外部同期カウンタ部８５から
の駆動信号Ｃ１１がロウレベルになるので(i)、選択用
ＭＯＳトランジスタＴ１がオフとなり、ラッチＬ１から
の出力Ｄ０の取り込みが終了する(l)。同時に、外部ク
ロックCLOCKがロウレベルになり、駆動信号Ｃ１２がハ
イレベルになることにより、選択用ＭＯＳトランジスタ
Ｔ２がオンとなり、ラッチＬ２の出力Ｄ１をインバータ
８９を外部に送り始める。
OCKがロウレベルになり、外部同期カウンタ部８５から
の駆動信号Ｃ１１がロウレベルになるので(i)、選択用
ＭＯＳトランジスタＴ１がオフとなり、ラッチＬ１から
の出力Ｄ０の取り込みが終了する(l)。同時に、外部ク
ロックCLOCKがロウレベルになり、駆動信号Ｃ１２がハ
イレベルになることにより、選択用ＭＯＳトランジスタ
Ｔ２がオンとなり、ラッチＬ２の出力Ｄ１をインバータ
８９を外部に送り始める。
【０１９６】時刻ｔ６では、パイプラインクロックPH1
がハイレベルになり(a)、ライト信号ＷＲがロウレベル
になるので(d)、駆動信号Ｃ２３がロウレベルになって
選択用ＭＯＳトランジスタＴ７がオフとなり、内部デー
タDATA_INのＤ２の送出が終了する(c)。
がハイレベルになり(a)、ライト信号ＷＲがロウレベル
になるので(d)、駆動信号Ｃ２３がロウレベルになって
選択用ＭＯＳトランジスタＴ７がオフとなり、内部デー
タDATA_INのＤ２の送出が終了する(c)。
【０１９７】時刻ｔ７では、パイプラインクロックPH1
がロウレベルになり(a)、ライト信号ＷＲがハイレベル
になるので(d)、駆動信号Ｃ２４がハイレベルになって
選択用ＭＯＳトランジスタＴ８がオンとなり、内部デー
タDATA_INのＤ３を送り、ラッチＬ４がＤ３をラッチし
て保持する(f)。同時に、比較器出力がハイレベルで
(j)、外部クロックCLOCKがハイレベルになり(b)、ライ
トイネーブル信号ＷＥがハイレベルになるので、時刻ｔ
５とｔ６との間から送り出されたラッチＬ２の出力Ｄ１
が外部バス４０に供給される。
がロウレベルになり(a)、ライト信号ＷＲがハイレベル
になるので(d)、駆動信号Ｃ２４がハイレベルになって
選択用ＭＯＳトランジスタＴ８がオンとなり、内部デー
タDATA_INのＤ３を送り、ラッチＬ４がＤ３をラッチし
て保持する(f)。同時に、比較器出力がハイレベルで
(j)、外部クロックCLOCKがハイレベルになり(b)、ライ
トイネーブル信号ＷＥがハイレベルになるので、時刻ｔ
５とｔ６との間から送り出されたラッチＬ２の出力Ｄ１
が外部バス４０に供給される。
【０１９８】時刻ｔ８では、パイプラインクロックPH1
がハイレベルになり(a)、ライト信号ＷＲがロウレベル
になるので(d)、駆動信号Ｃ２４がロウレベルになって
選択用ＭＯＳトランジスタＴ８がオフとなり、内部デー
タDATA_INのＤ３の送出が終了する(c)。このＤ３の送出
後、時刻ｔ１５とｔ１６との間で外部クロックCLOCKが
ロウレベルになって比較器出力がロウレベルになるまで
は(b),(j)、マイクロプロセッサ１５が次のデータDATA_
INを出力しないＭＰＵ出力禁止期間となる。パイプライ
ンクロックPH1と外部クロックCLOCKとは時刻１４で一致
するが、比較器出力はこの時点ではロウレベルにされ
ず、更に外部クロックCLOCKの１クロック分が経過して
からロウレベルにされ、終了信号O_END（図１３）が出
力されることによりＭＰＵ出力禁止期間が解除される。
がハイレベルになり(a)、ライト信号ＷＲがロウレベル
になるので(d)、駆動信号Ｃ２４がロウレベルになって
選択用ＭＯＳトランジスタＴ８がオフとなり、内部デー
タDATA_INのＤ３の送出が終了する(c)。このＤ３の送出
後、時刻ｔ１５とｔ１６との間で外部クロックCLOCKが
ロウレベルになって比較器出力がロウレベルになるまで
は(b),(j)、マイクロプロセッサ１５が次のデータDATA_
INを出力しないＭＰＵ出力禁止期間となる。パイプライ
ンクロックPH1と外部クロックCLOCKとは時刻１４で一致
するが、比較器出力はこの時点ではロウレベルにされ
ず、更に外部クロックCLOCKの１クロック分が経過して
からロウレベルにされ、終了信号O_END（図１３）が出
力されることによりＭＰＵ出力禁止期間が解除される。
【０１９９】時刻ｔ８とｔ９との間で、外部クロックCL
OCKがロウレベルになり、外部同期カウンタ部８５から
の駆動信号Ｃ１２がロウレベルになるので(i)、選択用
ＭＯＳトランジスタＴ２がオフとなり、ラッチＬ２から
の出力Ｄ２の取り込みが終了する(l)。同時に、外部ク
ロックCLOCKがロウレベルになり、駆動信号Ｃ１３がハ
イレベルになることにより、選択用ＭＯＳトランジスタ
Ｔ３がオンとなり、ラッチＬ３の出力Ｄ２をインバータ
８９を介して外部バス４０に送り始める。以下、上記と
同様に処理が進められる。
OCKがロウレベルになり、外部同期カウンタ部８５から
の駆動信号Ｃ１２がロウレベルになるので(i)、選択用
ＭＯＳトランジスタＴ２がオフとなり、ラッチＬ２から
の出力Ｄ２の取り込みが終了する(l)。同時に、外部ク
ロックCLOCKがロウレベルになり、駆動信号Ｃ１３がハ
イレベルになることにより、選択用ＭＯＳトランジスタ
Ｔ３がオンとなり、ラッチＬ３の出力Ｄ２をインバータ
８９を介して外部バス４０に送り始める。以下、上記と
同様に処理が進められる。
【０２００】上述のように駆動する本実施形態例におけ
る出力インタフェース２０では、リセット信号RESETが
与えられた後、ライト信号ＷＲに基づいて内部同期カウ
ンタ部８６から駆動信号Ｃ２１〜Ｃ２４が所定の時間間
隔で順次に出力され、選択用ＭＯＳトランジスタＴ５〜
Ｔ８が所定時間間隔で順次にオンとなり、内部データDA
TA_INがラッチＬ１〜Ｌ４に順次に供給される。
る出力インタフェース２０では、リセット信号RESETが
与えられた後、ライト信号ＷＲに基づいて内部同期カウ
ンタ部８６から駆動信号Ｃ２１〜Ｃ２４が所定の時間間
隔で順次に出力され、選択用ＭＯＳトランジスタＴ５〜
Ｔ８が所定時間間隔で順次にオンとなり、内部データDA
TA_INがラッチＬ１〜Ｌ４に順次に供給される。
【０２０１】また、外部同期カウンタ部８５からの駆動
信号Ｃ１１〜Ｃ１４に従って、選択用ＭＯＳトランジス
タＴ１〜Ｔ４を所定の時間間隔で順次にオンすることに
より、ラッチＬ１〜Ｌ４からデータＤ０〜Ｄ４を順次に
出力し、比較器８７から比較器出力が出力される間に出
力することができる。
信号Ｃ１１〜Ｃ１４に従って、選択用ＭＯＳトランジス
タＴ１〜Ｔ４を所定の時間間隔で順次にオンすることに
より、ラッチＬ１〜Ｌ４からデータＤ０〜Ｄ４を順次に
出力し、比較器８７から比較器出力が出力される間に出
力することができる。
【０２０２】外部同期カウンタ部８５から駆動信号Ｃ１
１〜Ｃ１４の何れかがハイを出力されている間は４入力
ＯＲゲート９０がハイを出力するため、インバータ８９
は内部データDATA_INを外部バス４０に出力可能な状態
になっている。しかし、駆動信号Ｃ１１〜Ｃ１４の出力
が全てロウレベルになったときには、４入力ＯＲゲート
９０がロウを出力し、インバータ８９をフローティング
にして、外部バス４０に対する接続を絶つ。なお、イン
バータ８９をフローティングにする信号として、図１３
に破線で示した比較器出力をインバータ８９に入力する
こともできる。
１〜Ｃ１４の何れかがハイを出力されている間は４入力
ＯＲゲート９０がハイを出力するため、インバータ８９
は内部データDATA_INを外部バス４０に出力可能な状態
になっている。しかし、駆動信号Ｃ１１〜Ｃ１４の出力
が全てロウレベルになったときには、４入力ＯＲゲート
９０がロウを出力し、インバータ８９をフローティング
にして、外部バス４０に対する接続を絶つ。なお、イン
バータ８９をフローティングにする信号として、図１３
に破線で示した比較器出力をインバータ８９に入力する
こともできる。
【０２０３】以上のように、本実施形態例のデータ処理
システムでは、外部クロックCLOCKとパイプラインクロ
ックPH1との間の逓倍率が非整数倍であっても、出力イ
ンタフェース２０の内部でパイプラインクロックPH1と
外部クロックCLOCKとの間の非同期性を吸収し、ＭＰＵ
内部と外部との間で信号の授受を適正に行うことができ
る。これにより、ＭＰＵ内部及び外部の最高性能即ち最
高周波数で動作させ、システム全体の最高性能を引き出
すことができる。
システムでは、外部クロックCLOCKとパイプラインクロ
ックPH1との間の逓倍率が非整数倍であっても、出力イ
ンタフェース２０の内部でパイプラインクロックPH1と
外部クロックCLOCKとの間の非同期性を吸収し、ＭＰＵ
内部と外部との間で信号の授受を適正に行うことができ
る。これにより、ＭＰＵ内部及び外部の最高性能即ち最
高周波数で動作させ、システム全体の最高性能を引き出
すことができる。
【０２０４】ところで、第４実施形態例では、図１４に
示したように、時刻ｔ１５と時刻ｔ１６との間で比較器
出力がロウレベルになるまで、即ち、ラッチＬ１〜Ｌ４
にラッチしたデータを全て出力し終わるまでは、次の内
部データDATA_INをそれ以上受け付けないＭＰＵ出力禁
止期間を設けた。これに対して、ポインタ方式を採用す
ると、ＭＰＵ出力禁止期間を設けることなく、内部デー
タDATA_INのＤ３に連続して次のＤ４、Ｄ５・・・を受
け付けることができる。すなわち、比較器８７の機能を
変更し、ラッチＬ１〜Ｌ４の書き込みポイントと、読み
出しポイントを絶えず比較し、書き込みポイントが読み
出しポイントを追い越さないように制御すればよい。
示したように、時刻ｔ１５と時刻ｔ１６との間で比較器
出力がロウレベルになるまで、即ち、ラッチＬ１〜Ｌ４
にラッチしたデータを全て出力し終わるまでは、次の内
部データDATA_INをそれ以上受け付けないＭＰＵ出力禁
止期間を設けた。これに対して、ポインタ方式を採用す
ると、ＭＰＵ出力禁止期間を設けることなく、内部デー
タDATA_INのＤ３に連続して次のＤ４、Ｄ５・・・を受
け付けることができる。すなわち、比較器８７の機能を
変更し、ラッチＬ１〜Ｌ４の書き込みポイントと、読み
出しポイントを絶えず比較し、書き込みポイントが読み
出しポイントを追い越さないように制御すればよい。
【０２０５】例えば、全てのラッチＬ１〜Ｌ４にデータ
DATA_INがラッチされ、ラッチＬ３のデータDATAを外部
の周辺装置１２へ出力しているとする。このとき、外部
同期カウンタ部８５の値（第２ポインタ）は「０２」と
なっている。従って、比較器８７は、内部同期カウンタ
部８６のカウント値（第１ポインタ）を確認して、その
値が「０１」以下であれば、ラッチＬ１、Ｌ２に次のデ
ータDATA_INを書き込めるとして、マイクロプロセッサ
１５に対して書き込み可能であることを示すステータス
信号を出力し、マイクロプロセッサ１５はこれを検知し
て次のデータを出力する。ここで、ラッチＬ２までデー
タが書き込まれて、内部同期カウンタ部８６のカウント
値が「０１」になると、比較器８７は書き込み禁止のス
テータス信号を出力する。これは、現在出力中のラッチ
Ｌ３に次のデータを書き込むと出力するデータDATAが変
わってしまい、受け取り側である周辺装置１２で前のデ
ータを取り込むか、後のデータを取り込むか分からなく
なるという問題を回避するためである。
DATA_INがラッチされ、ラッチＬ３のデータDATAを外部
の周辺装置１２へ出力しているとする。このとき、外部
同期カウンタ部８５の値（第２ポインタ）は「０２」と
なっている。従って、比較器８７は、内部同期カウンタ
部８６のカウント値（第１ポインタ）を確認して、その
値が「０１」以下であれば、ラッチＬ１、Ｌ２に次のデ
ータDATA_INを書き込めるとして、マイクロプロセッサ
１５に対して書き込み可能であることを示すステータス
信号を出力し、マイクロプロセッサ１５はこれを検知し
て次のデータを出力する。ここで、ラッチＬ２までデー
タが書き込まれて、内部同期カウンタ部８６のカウント
値が「０１」になると、比較器８７は書き込み禁止のス
テータス信号を出力する。これは、現在出力中のラッチ
Ｌ３に次のデータを書き込むと出力するデータDATAが変
わってしまい、受け取り側である周辺装置１２で前のデ
ータを取り込むか、後のデータを取り込むか分からなく
なるという問題を回避するためである。
【０２０６】このように、第１及び第２ポインタに対す
る書込み／読出し状況を絶えずチェックする。これによ
り、内部データDATA_INの送出状況に対応して、送り側
である第１ポインタにおけるポイント位置,,,
に内部データDATA_INのＤ０〜Ｄ４が順次に書き込ま
れ、更に、受け側である第２ポインタにおけるポイント
位置,,,のデータＤ０〜Ｄ４が第１ポインタ側
より遅れて順次に読み出される。ここで、例えば、第２
ポインタにおけるポインタ値がより大きくなった時点
で第２ポインタのポインタが空いたと認識することに
より、内部データDATA_INのＤ０〜Ｄ４に続くデータの
受付けを続けて行うことができる。
る書込み／読出し状況を絶えずチェックする。これによ
り、内部データDATA_INの送出状況に対応して、送り側
である第１ポインタにおけるポイント位置,,,
に内部データDATA_INのＤ０〜Ｄ４が順次に書き込ま
れ、更に、受け側である第２ポインタにおけるポイント
位置,,,のデータＤ０〜Ｄ４が第１ポインタ側
より遅れて順次に読み出される。ここで、例えば、第２
ポインタにおけるポインタ値がより大きくなった時点
で第２ポインタのポインタが空いたと認識することに
より、内部データDATA_INのＤ０〜Ｄ４に続くデータの
受付けを続けて行うことができる。
【０２０７】［第５実施形態例］次に、本発明の第５実
施形態例について説明する。図１５は、本実施形態例に
おけるデータ処理システム９３を示すブロック図であ
る。
施形態例について説明する。図１５は、本実施形態例に
おけるデータ処理システム９３を示すブロック図であ
る。
【０２０８】通常、周辺装置１２は、一種類だけではな
く、多種多様な周辺装置が接続される。これらの周辺装
置の保証最大動作周波数は一様ではなく、それぞれ固有
の保証最大動作周波数を有している。第１〜第４実施形
態例では、保証最大動作周波数が一番低い周辺装置１２
に合わせて外部クロックCLOCKの周波数を決定してい
た。このため、一番低い周辺装置１２より速く動作する
第２の周辺装置（外部装置）９６を接続した場合、第２
の周辺装置９６の最大性能を発揮させることができなか
った。本実施形態例は、保証最大動作周波数がことなる
周辺装置１２，９６をＭＰＵ９４に接続してもそれぞれ
の最大性能が発揮できるようにするものである。
く、多種多様な周辺装置が接続される。これらの周辺装
置の保証最大動作周波数は一様ではなく、それぞれ固有
の保証最大動作周波数を有している。第１〜第４実施形
態例では、保証最大動作周波数が一番低い周辺装置１２
に合わせて外部クロックCLOCKの周波数を決定してい
た。このため、一番低い周辺装置１２より速く動作する
第２の周辺装置（外部装置）９６を接続した場合、第２
の周辺装置９６の最大性能を発揮させることができなか
った。本実施形態例は、保証最大動作周波数がことなる
周辺装置１２，９６をＭＰＵ９４に接続してもそれぞれ
の最大性能が発揮できるようにするものである。
【０２０９】本実施形態例で、マイクロプロセッサ９４
には、外部バス４０を介して接続された第１の外部クロ
ックCLOCKで動作する第１の周辺装置１２以外に、第２
の外部クロックCLOCK２で動作する第２の周辺装置（外
部装置）９６が外部バス４０を介して接続されている。
第２の外部クロックCLOCK２は、マイクロプロセッサ９
４と同じパイプラインクロックPH1であってもよいし、
１：Ｎの整数比、或いは、Ｍ：Ｎの非整数比であっても
よい。また、マイクロプロセッサ９４内には、周辺装置
９６との間でデータを授受するための入出力インタフェ
ース９５が配設されている。
には、外部バス４０を介して接続された第１の外部クロ
ックCLOCKで動作する第１の周辺装置１２以外に、第２
の外部クロックCLOCK２で動作する第２の周辺装置（外
部装置）９６が外部バス４０を介して接続されている。
第２の外部クロックCLOCK２は、マイクロプロセッサ９
４と同じパイプラインクロックPH1であってもよいし、
１：Ｎの整数比、或いは、Ｍ：Ｎの非整数比であっても
よい。また、マイクロプロセッサ９４内には、周辺装置
９６との間でデータを授受するための入出力インタフェ
ース９５が配設されている。
【０２１０】入出力インタフェース９５は、入力インタ
フェース１６や出力インタフェース２０におけるタイミ
ングとは異なる。例えば、マイクロプロセッサ９４の保
証最大動作周波数が２５０ＭＨｚ、周辺装置１２のそれ
が１００ＭＨｚであった場合、第２の周辺装置９６の保
証最大動作周波数が２００ＭＨｚであれば、前述のＭ：
Ｎを４：５にすればよいし、２５０ＭＨｚであれば１：
１にすればよい。
フェース１６や出力インタフェース２０におけるタイミ
ングとは異なる。例えば、マイクロプロセッサ９４の保
証最大動作周波数が２５０ＭＨｚ、周辺装置１２のそれ
が１００ＭＨｚであった場合、第２の周辺装置９６の保
証最大動作周波数が２００ＭＨｚであれば、前述のＭ：
Ｎを４：５にすればよいし、２５０ＭＨｚであれば１：
１にすればよい。
【０２１１】以上説明したように、マイクロプロセッサ
と周辺装置をそれぞれの保証最大動作周波数で動作させ
ることによって、データ処理システムのパフォーマンス
を最大にすることができる。即ち、マイクロプロセッサ
が単位時間に処理できる命令を最大にすることができ
る。また、マイクロプロセッサは、内部クロック周波数
が外部クロック周波数よりも高いので、内部処理に余裕
ができ、この余裕を利用して他の処理を実行すること
で、更にパフォーマンスを向上させることができる。例
えば、周辺装置をアクセスしてからデータを取り込むま
での空いた時間を利用して、キャッシュメモリなどにア
クセスして必要なデータを取得するなどの処理を行うこ
とができる。
と周辺装置をそれぞれの保証最大動作周波数で動作させ
ることによって、データ処理システムのパフォーマンス
を最大にすることができる。即ち、マイクロプロセッサ
が単位時間に処理できる命令を最大にすることができ
る。また、マイクロプロセッサは、内部クロック周波数
が外部クロック周波数よりも高いので、内部処理に余裕
ができ、この余裕を利用して他の処理を実行すること
で、更にパフォーマンスを向上させることができる。例
えば、周辺装置をアクセスしてからデータを取り込むま
での空いた時間を利用して、キャッシュメモリなどにア
クセスして必要なデータを取得するなどの処理を行うこ
とができる。
【０２１２】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明のデータ処理システムは、上
記実施形態例の構成にのみ限定されるものではなく、上
記実施形態例の構成から種々の修正及び変更を施したデ
ータ処理システムも、本発明の範囲に含まれる。
づいて説明したが、本発明のデータ処理システムは、上
記実施形態例の構成にのみ限定されるものではなく、上
記実施形態例の構成から種々の修正及び変更を施したデ
ータ処理システムも、本発明の範囲に含まれる。
【０２１３】
【発明の効果】以上説明したように、本発明のデータ処
理システムによれば、第１クロックと第２クロックとの
間の比が整数の場合は勿論、非整数の場合でも、第１装
置と第２装置との間で信号の授受を適正に行うことがで
き、双方の装置の最高周波数で動作させ、システム全体
の最高性能を引き出すことができる。
理システムによれば、第１クロックと第２クロックとの
間の比が整数の場合は勿論、非整数の場合でも、第１装
置と第２装置との間で信号の授受を適正に行うことがで
き、双方の装置の最高周波数で動作させ、システム全体
の最高性能を引き出すことができる。
【図１】本発明の第１実施形態例におけるデータ処理シ
ステムを示すブロック図である。
ステムを示すブロック図である。
【図２】入力インタフェースの内部構成の要部を示す回
路図である。
路図である。
【図３】図１及び図２に示した入力インタフェースにお
ける各信号の出力タイミングを示すタイミングチャート
である。
ける各信号の出力タイミングを示すタイミングチャート
である。
【図４】クロック生成回路の内部構成を示すブロック図
である。
である。
【図５】タイミング生成回路の内部構成を示すブロック
図である。
図である。
【図６】タイミング生成回路における各信号のタイミン
グを示すタイミングチャートである。
グを示すタイミングチャートである。
【図７】本発明の第２実施形態例における入力インタフ
ェースを示す回路図である。
ェースを示す回路図である。
【図８】第２実施形態例における外部カウンタ部の内部
構成を示す回路図である。
構成を示す回路図である。
【図９】第２実施形態例における外部カウンタ部の各信
号のタイミングを示すタイミングチャートである。
号のタイミングを示すタイミングチャートである。
【図１０】第２実施形態例における入力インタフェース
全体の各信号のタイミングを示すタイミングチャートで
ある。
全体の各信号のタイミングを示すタイミングチャートで
ある。
【図１１】本発明の第３実施形態例におけるデータ処理
システムの入力インタフェースを示す回路図である。
システムの入力インタフェースを示す回路図である。
【図１２】第３実施形態例におけるクロック生成回路の
内部構成を示すブロック図である。
内部構成を示すブロック図である。
【図１３】本発明の第４実施形態例における出力インタ
フェースの内部構成を示すブロック図である。
フェースの内部構成を示すブロック図である。
【図１４】第４実施形態例における出力インタフェース
の各信号のタイミングを示すタイミングチャートであ
る。
の各信号のタイミングを示すタイミングチャートであ
る。
【図１５】本発明の第５実施形態例におけるデータ処理
システムを示すブロック図である。
システムを示すブロック図である。
【図１６】従来のセットアップ／ホールドタイムにおけ
る制約を説明するためのタイミングチャートである。
る制約を説明するためのタイミングチャートである。
１１：ＭＰＵ １２、９６：周辺装置 １３：発振回路 １５、９４：マイクロプロセッサ １６：入力インタフェース １７：タイミング生成回路 １９：クロック生成回路 ２０、９５：出力インタフェース ２１：内部バス ４０：外部バス ４２：入力バッファ ４３：入力保持レジスタ ４６：入力ラッチ ６６：外部カウンタ ６７：内部カウンタ ７０：３進カウンタ ７７：外部同期設定レジスタ ７８：内部同期設定レジスタ ９５：入出力インタフェース Ｌ１〜ＬＭ：ラッチ Ｔ１〜Ｔ８：選択用ＭＯＳトランジスタ TA1〜TAM：選択用ＭＯＳトランジスタ TB1〜TBM：選択用ＭＯＳトランジスタ CLOCK：外部クロック CLK_REG：外部同期ラッチクロック DATA：データ PH1：パイプラインクロック（内部クロック） SYNC：内部データ同期クロック SYNC_RE：内部同期ラッチクロック
Claims (15)
- 【請求項１】 第１クロックで動作する第１装置と、第
２クロックで動作し前記第１装置との間でデータを授受
する第２装置とを備えたデータ処理システムであって、 前記第１クロック及び第２クロックが夫々、前記第１装
置と第２装置とで動作可能な略保証最大速度の周波数に
設定されることを特徴とするデータ処理システム。 - 【請求項２】 前記第１クロックで動作し、前記第１装
置との間でデータを授受する第３装置を更に備えること
を特徴とする請求項１に記載のデータ処理システム。 - 【請求項３】 前記第１装置が第１及び第２インタフェ
ースを有し、前記第２装置が前記第１インタフェースを
介して前記第１装置に接続され、前記第３装置が前記第
２インタフェースを介して前記第１装置に接続されるこ
とを特徴とする請求項２に記載のデータ処理システム。 - 【請求項４】 前記第１装置がマイクロプロセッサから
成り、前記第２装置が該マイクロプロセッサに接続され
た外部装置から成り、前記第３装置が前記マイクロプロ
セッサに接続された別の外部装置から成ることを特徴と
する請求項３に記載のデータ処理システム。 - 【請求項５】 前記第１クロックが、前記第２クロック
の非整数倍の周波数であることを特徴とする請求項１乃
至４の内の何れか１項に記載のデータ処理システム。 - 【請求項６】 外部クロックに同期して外部装置から送
られる入力データが、非同期サイクルを含む内部クロッ
クで動作するマイクロプロセッサに入力されるデータ処
理システムであって、 前記外部クロック及び内部クロックを夫々、前記外部装
置とマイクロプロセッサとで動作可能な略保証最大動作
速度の周波数に設定してデータの授受を行う入出力手段
を備え、 前記外部装置とマイクロプロセッサとを最大パフォーマ
ンスで動作させることを特徴とするデータ処理システ
ム。 - 【請求項７】 前記入出力手段が、前記入力データを前
記内部クロックでラッチ可能な所定のタイミングまで保
持して前記マイクロプロセッサに入力する保持手段を備
えることを特徴とする請求項６に記載のデータ処理シス
テム。 - 【請求項８】 前記外部装置からの入力データを取り込
む入力インタフェースと、該入力インタフェースにおけ
るラッチタイミングを調整するためのタイミング信号を
生成するタイミング生成回路とを備え、 前記保持手段が、入力データを前記タイミング信号に応
答してラッチする入力保持レジスタと、該入力保持レジ
スタの出力を前記内部クロックのレベル変化に応答して
ラッチする入力ラッチとを備えることを特徴とする請求
項７に記載のデータ処理システム。 - 【請求項９】 前記入力インタフェースが、前記外部ク
ロックに同期して順次に入力される入力データを夫々ラ
ッチする複数の第１ラッチ回路と、前記内部クロックに
応答して作動し前記複数の第１ラッチ回路の出力を元の
入力データの入力順にラッチする第２ラッチ回路とを備
えることを特徴とする請求項８に記載のデータ処理シス
テム。 - 【請求項１０】 外部クロックをＭ分周してＭ分周クロ
ックを生成すると共に、該Ｍ分周クロックを更にＮ逓倍
して前記内部クロックとして生成するクロック生成回路
を備え、 前記タイミング生成回路が、前記クロック生成回路から
のＭ分周クロックと内部クロックとを夫々取り込んで、
外部同期ラッチクロック、内部同期ラッチクロック、及
び内部データ同期クロックを夫々生成することを特徴と
する請求項８又は９に記載のデータ処理システム。 - 【請求項１１】 キャッシュメモリを更に備えており、
前記内部クロックの周波数が前記外部クロックの周波数
よりも高いとき、該外部クロックに同期する入力データ
を取り込んだことによって空いた時間に、前記キャッシ
ュメモリに必要なデータ及びアドレスをアクセスする処
理を行うことを特徴とする請求項６乃至１０の内の何れ
か１項に記載のデータ処理システム。 - 【請求項１２】 内部クロックに同期してマイクロプロ
セッサから送られる内部データが、外部クロックで動作
する外部装置に出力されるデータ処理システムであっ
て、 前記内部クロック及び外部クロックを夫々、前記マイク
ロプロセッサと外部装置とで動作可能な略保証最大動作
速度の周波数に設定してデータを授受する入出力手段を
備え、 前記マイクロプロセッサと外部装置とを最大パフォーマ
ンスで動作させることを特徴とするデータ処理システ
ム。 - 【請求項１３】 前記入出力手段が、前記内部データを
前記外部クロックでラッチ可能な所定のタイミングまで
保持して前記外部装置に出力する保持手段を備えること
を特徴とする請求項１２に記載のデータ処理システム。 - 【請求項１４】 前記マイクロプロセッサの内部データ
を取り込む出力インタフェースと、該出力インタフェー
スにおけるラッチタイミングを調整するためのタイミン
グ信号を生成するタイミング発生手段とを備え、 前記保持手段が、内部データを前記タイミング信号に応
答してラッチする出力保持レジスタと、該出力保持レジ
スタの出力を前記外部クロックのレベル変化に応答して
出力する出力手段とを備えることを特徴とする請求項１
３に記載のデータ処理システム。 - 【請求項１５】 前記出力インタフェースが、前記内部
クロックに同期して順次に出力される出力データを夫々
ラッチする複数のラッチ回路を備え、 前記外部クロックに応答して作動し前記複数の第１ラッ
チ回路の出力を元の内部データの出力順に出力すること
を特徴とする請求項１４に記載のデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20508698A JP3185207B2 (ja) | 1998-07-21 | 1998-07-21 | データ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20508698A JP3185207B2 (ja) | 1998-07-21 | 1998-07-21 | データ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000035886A true JP2000035886A (ja) | 2000-02-02 |
| JP3185207B2 JP3185207B2 (ja) | 2001-07-09 |
Family
ID=16501201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20508698A Expired - Fee Related JP3185207B2 (ja) | 1998-07-21 | 1998-07-21 | データ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185207B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007079904A (ja) * | 2005-09-14 | 2007-03-29 | Seiko Epson Corp | 半導体集積回路 |
| US7290158B2 (en) | 2003-07-31 | 2007-10-30 | Fujitsu Limited | Method of controlling data transfer within a semiconductor integrated circuit based on a clock sync control signal |
-
1998
- 1998-07-21 JP JP20508698A patent/JP3185207B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7290158B2 (en) | 2003-07-31 | 2007-10-30 | Fujitsu Limited | Method of controlling data transfer within a semiconductor integrated circuit based on a clock sync control signal |
| JP2007079904A (ja) * | 2005-09-14 | 2007-03-29 | Seiko Epson Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3185207B2 (ja) | 2001-07-09 |
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