JPH0831832B2

JPH0831832B2 - 非同期フレーム変換回路

Info

Publication number: JPH0831832B2
Application number: JP24421788A
Authority: JP
Inventors: 裕一郎別府
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-09-30
Filing date: 1988-09-30
Publication date: 1996-03-27
Anticipated expiration: 2011-03-27
Also published as: JPH0294833A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、デジタル通信における非同期フレーム変換
回路に関し、特に、データが１バイト単位で管理された
非同期通信におけるフレーム変換に使用して好適な非同
期フレーム変換回路に関する。

［従来の技術］第３図は、非同期データにおけるフレーム変換を行な
う従来の非同期フレーム変換回路のブロック図である。

同図において、200はフレーム変換に用いられるラン
ダムアクセスメモリ（以下、RAMという。）、201はRAM2
00における入力側のタイミングを制御する書き込み側タ
イミング制御回路、202はRAM200における出力側のタイ
ミングを制御する読み出し側タイミング制御回路、203
は入出力間の位相状態を管理する位相状態カウンタ回路
である。なお、位相状態カウンタ回路203は、制御線210
によってカウンタの設定値を変更できる。

上記構成において、まず、書き込み側タイミング制御
回路201は、フレーム変換の入力データ204に同期して書
き込みタイミングを発生すする。また、読み出し側タイ
ミング制御回路202に同期して出力データ205が出力され
る。

ところが、書き込み側と読み出し側のタイミングは非
同期なため、フレーム変換を行なって正しいタイムスロ
ット上にデータを読み書きするためには、入出力間をあ
る範囲で一定の位相状態に保たねばならない。この位相
状態の管理を位相状態カウンタ回路203で行なってい
る。

第４図は、第３図に示す非同期フレーム変換回路にお
ける位相状態の管理過程を示すタイムチャートである。

メモリの読み書きの際、同一アドレスのアクセスがRE
AD,WRITEで同時にされた場合、なんら措置を構じなけれ
ばデータの不足状態が発生する。従って、このような事
態を回避するため、入出力データの処理を３フレーム単
位で行なう。すなわち、第４図に示す入力側データ204
のように３フレーム分のデータを書き込む。その際、信
号208に示すタイミングにより、２フレーム目のタイミ
ングのみを"L"として位相状態カウンタ回路203へ送る。
また、読み出し側のタイミング発生回路202では、信号2
09のタイミングにより１フレーム周期の"L"パルスを
位相状態カウンタ回路203へ送る。そして、信号208と信
号209をNOR論理すると、信号203のようになる。

この信号203について"H"パルスが一個であった場合
は、RAM200の入出力間は正常とみなすことができ、こ
の"L"パルスによって読み出しがスタートする。

しかし、出力側の"L"パルスが信号209のように位相
状態カウンタ回路203た入力されると、信号208と信号20
9のNOR論理は、信号203のようたなる。すなわち、"
H"パルスが二つとなり、入出力間の位相が不良であると
判定する。

従来の非同期フレーム変換回路では、以上のような判
定基準を持って入出力間の位相を監視し、制御線211に
よって読み出し側タイミング制御回路202に制御を加え
ていた。

このように、RAM200のREAD,WRITEの同時アドレスアク
セスを禁止するベく、３フレーム単位のREAD,WRITEを行
なう構成となっていると、例えば、１バイト単位のデー
タの管理を行なう際、１バイごとの"L"パルスを入力
し、信号208の"L"区間にこのパルスが何個入るか監視す
ることになる。そして、規定値なら位相状態良好、規定
値より少なかったり多かったりした場合には位相状態不
良と判断できることになる。

しかし、汎用的に使う場合には、パルスのカウント数
の設定を外部から加える必要があり、常にデータ数など
を意識していないと回路ができなくなる。

［解決すべき課題］上述した従来の非同期フレーム変換回路は、データ数
などを意識していないと回路ができないため、回路構成
が複雑になるという課題があった。

また、必ず３フレーム分のメモリ容量が必要になるた
め、１フレーム中のデータ数が増してくると大容量メモ
リが必要となり、さらには、読み出しスタートのポイン
トが書き込み側の２フレーム以内にあり、もし、２フレ
ーム目の終わり方で読み出し始めた場合には、入出力間
のデータの遅延は最大３フレーム弱になってしまうとい
う課題もあった。

本発明は、上記課題にかんがみてなされたもので、デ
ータ数などを意識することなく容易に回路構成を行なう
ことが可能な非同期フレーム変換回路の提供を目的とす
る。

［課題の解決手段］上記目的を達成するため、本発明の非同期フレーム変
換回路は、メモリによるフレーム変換手段と、このフレ
ーム変換手段におけるメモリの書き込みタイミングを制
御し、メモリにデータを書き込む入力制御用タイミング
発生手段と、同じく上記フレーム変換手段におけるメモ
リの読み出しタイミングを制御し、メモリからデータを
読み出す出力制御用タイミング発生手段と、メモリへの
書き込み，読み出しの時間関係を監視し、上記フレーム
変換手段におけるメモリに対して同一アドレスの読み書
きが生じないように上記出力制御用タイミング発生手段
による読み出しを禁止せしめる入出力位相監視回路と、
上記フレーム変換手段がフレーム変換動作を行なうのに
必要なだけの情報の上記メモリへの書き込みが終わった
後、上記出力制御用タイミング発生手段におけるタイミ
ングカウンタをスタートさせるためのメモリの読み出し
スタート情報を出力する読み出し開始制御回路とを具備
する構成としてある。

［実施例］以下、図面にもとづいて本発明の実施例を説明する。

第１図は、本発明の一実施例に係る非同期フレーム変
換回路のブロック図、第２図は第１図に示す非同期フレ
ーム変換回路のタイムチャートである。

第１図において、100はフレーム変換用のRAM100aを有
するフレーム変換手段、101は書き込み側タイミング制
御回路101aを有する入力制御用タイミング発生手段、10
2は読み出し側タイミング制御回路102aと図示しないタ
イミングカウンタを有する出力制御用タイミング発生手
段、103は入出力間の位相を監視する入出力位相監視回
路、113は読み出し開始制御回路、104〜112はそれぞれ
の回路を接続するデータもしくは制御線である。

なお、第２図は、制御線108〜111における信号のタイ
ミングであり、信号108,111は、２フレーム周期の信号
である。

上記構成において、データ104が入力された場合、入
力データと同期した入力制御用タイミング発生手段101
の書き込み側タイミング制御回路101aでは、制御線106
を通じてフレーム変換手段100のRAM100aにアドレス信号
と書き込み信号を、また、読み出し開始制御回路113に
は信号111を、入出力位相監視回路103には信号108をそ
れぞれ送出する。

さて、第２図において、信号111は"L"の位置でフレー
ム１のデータの位置を示す。また、信号108は、データ
位置の直後から開始し、入力側のデータの１ビット分
の"H"パルスである。

こうした書き込み側の動作に対して全く非同期な出力
制御用タイミング発生手段102の読み出し側タイミング
制御回路102aは、初期状態では全く自由なタイミングで
ある。しかし、前述したようにRAM100aは入出力で同一
アドレスをアクセスした場合、データが確定できないた
め、その保護を設ける必要がある。このため、読み出し
開始制御回路113で次のような制御を行なう。

まず、出力制御用タイミング発生手段102の読み出し
側タイミング制御回路102aでは、８ビットごとのパルス
を作り、読み出し開始制御回路113に送出する。これに
対し、読み出し開始制御回路113では、信号111がＬ→Ｈ
に立ち上がった瞬間、すなわち、１フレーム分の変換デ
ータがRAM（メモリ）100aに書き込み終わってから、時
間軸上で最初のパルス109から読み出し側フレームが開
始するように読み出し側タイミング制御回路102aに対し
てカウンタリセット用制御信号112を送出し、読み出し
側の２フレーム周期で回るタイミングカウンタを初期値
からスタートさせる。このようにすることにより、１フ
レーム中に含まれるデータ数は入出力で必ず等しくなる
ため、入力側のアドレスを出力側が追い越すことは有り
得ない。

すなわち、制御が信号111の"L"パルスと信号109の
パルスの位相で決定するため、データの数に関与する回
路構成をとる必要もなくなる。また、書き込んだ後、す
ぐに読み出すため、メモリに蓄えるデータは２フレーム
分でよく、従来例に比べて１フレーム分減少した。さら
に、変換データ１はフレーム２の変換データ２の終わり
から８ビット以内に読み出されるため、データの遅延は
最大１フレーム分となる。これは、従来例が３フレーム
弱であったのに比べて２フレーム弱の減少である。

また、入出力位相監視回路103では、信号108の"H"パ
ルスと信号109をAND論理で監視している。これは、信
号110の監視結果となり、この信号状況は入出力の位
相状態が良好であることを示している。

ここで、信号109が少しづつ位相スリップを起こし、
信号109の状態になった場合、信号108と信号109のA
ND論理結果110にパルスが発生し、読み出し側タイミ
ング制御回路102aではこのトリガによって位相の不良を
知り、信号107を止めて、メモリの読み出し中止する。
そして、次に信号112がきたときに、位相状態が良好で
あれば、再び信号107を出しはじめる。

以上説明した非同期フレーム変換回路では、信号111
のＬ→Ｈのトリガに対して読み出し側タイミング制御回
路102aから出力される８ビットごとの"H"パルスのう
ち、時間軸上最初に現れるパルスが、遅延位相状態を知
る基準であり、これによれば１フレーム中の８ビット単
位の数などが無視できる。このため、８ビット単位のデ
ータ管理を行なうフレーム変換においても容易な回路構
成となる。

（発明の効果）以上説明したように本発明は、読み出しのための開始
を制御することにより、メモリ容量の減少、入出力のデ
ータ遅延の減少、１バイト単位におけるデータ管理が容
易となる非同期フレーム変換回路を提供できるという効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係る非同期フレーム変換回
路のブロック図、第２図は第１図に示す非同期フレーム
変換回路のタイムチャート、第３図は非同期データにお
けるフレーム変換を行なう従来の非同期フレーム変換回
路のブロック図、第４図は第３図に示す非同期フレーム
変換回路における位相状態の管理過程を示すタイムチャ
ートである。 100:フレーム変換手段 100a:RAM 101:入力制御用タイミング発生手段 101a:書き込み側タイミング制御回路 102:出力制御用タイミング発生手段 102a:読み出し側タイミング制御回路 103:入出力位相監視回路 113:読み出し開始制御回路

Claims

【特許請求の範囲】

【請求項１】メモリによるフレーム変換手段と、このフレーム変換手段におけるメモリの書き込みタイミ
ングを制御し、メモリにデータを書き込む入力制御用タ
イミング発生手段と、同じく上記フレーム変換手段におけるメモリの読み出し
タイミングを制御し、メモリからデータを読み出す出力
制御用タイミング発生手段と、メモリへの書き込み，読み出しの時間関係を監視し、上
記フレーム変換手段におけるメモリに対して同一アドレ
スの読み書きが生じないように上記出力制御用タイミン
グ発生手段による読み出しを禁止せしめる入出力位相監
視回路と、上記フレーム変換手段がフレーム変換動作を行なうのに
必要なだけの情報の上記メモリへの書き込みが終わった
後、上記出力制御用タイミング発生手段におけるタイミ
ングカウンタをスタートさせるためのメモリの読み出し
スタート情報を出力する読み出し開始制御回路とを具備することを特徴とする非同期フレーム変換回路。