JP2695847B2 - ループ式通信装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ループ式通信装置に関する。

（従来の技術） 情報化社会の発展に伴い、複数の情報システム（局）
をデータ伝送路を介して相互に接続し、より高度な情報
処理を実現するネットワークシステムが、例えばプロセ
ス制御ネットワークシステムやOA用ネットワークシステ
ム、ファクトリー・オートーメーション用ネットワーク
システム等として種々開発されている。

ところで最近の傾向としては、独立に存在する各種の
ネットワークを統合し、あるいは複合して、さらに高度
な情報処理を可能とする大規模で高度なネットワークの
開発が要求されている。

第５図はこのような要求に応えるものとして近年注目
されているループ式通信システムの一例を示す図であ
る。

同図に示すループ式通信システムは、制御局１と局3
a、3b、3cを伝送路５によってループ状に接続し、伝送
路５上にフレームを周回させることにより各局間で通信
を行うようにしたものである。なお、ここでの伝送路５
とは、制御局１が有するメモリを含んでおり、以下注釈
がない限り同じ意味とする。

第６図は制御局１の構成を示すブロック図であり、第
７図は伝送路５上を周回するフレームのフォーマット図
である。

第６図に示す制御局１は、受信シフトレジスタ７、フ
レームヘッダ検出部９、受信カウンタ11、発振器13、送
信カウンタ15、送信シフトレジスタ17、メモリ制御部1
9、フレームヘッダ発生部23からなる。

また、第７図に示すフレーム25は複数のスロット27か
らなり、最初のスロット27はフレームの最初を示すフレ
ームヘッダ29からなり、スロット27は送信すべきデータ
が搭載される８ビットのデータフィールド31と制御情報
が搭載される２ビットの制御フィールド33からなる。

さて、第６図に示す受信シフトレジスタ７は伝送路５
から送出される受信データおよび受信クロックを入力
し、シリアル型の受信データをパラレル型のデータに変
換してフレームヘッダ検出部９およびメモリ21に出力す
る。

フレームヘッダ検出部９は受信シフトレジスタ７から
送られてくるデータがあらかじめ定まっているフレーム
ヘッダパターンと一致しているかどうかを検出、一致し
た場合には受信カウンタ11およびフレームヘッダ発生部
23にヘッダ検出信号を送る。

受信カウンタ11はフレームヘッダ検出部９からヘッダ
検出信号が送られるとカウントを開始し、カウント値を
メモリ制御部19に送る。

メモリ制御部19は受信カウンタ11から送られてくるカ
ウント値をメモリ21の書き込み用のアドレスとしてメモ
リ21に与える。

メモリ21はメモリ制御部19から送られるアドレスに応
じて受信シフトレジスタ７から送られるデータを１スロ
ット毎に書込む。

発振器13は32MHzのクロック信号を送信クロックとし
て発生させるとともに、これを送信カウンタ15および送
信シフトレジスタ17に送る。

送信カウンタ15は発振器13で発生するクロック信号を
カウントし、そのカウント値をメモリ制御部19、送信シ
フトレジスタ17、フレームヘッダ発生部23に送る。

メモリ制御部19は送信カウンタ15から送られるカウン
ト値をメモリ21の読み出し用のアドレスとしてメモリ21
に与える。

メモリ21はメモリ制御部19から送られる読み出し用の
アドレスに応じて記憶されていた１スロット分のデータ
をパラレル型で出力する。

送信シフトレジスタ17はメモリ21からの送信データお
よび発振器13からの送信クロックを入力し、パラレル型
の送信データをシリアル型のデータに変換して伝送路５
に送出する。なお、この際、フレームヘッダ発生部23で
発生されるフレームヘッダをフレームの先頭に付加す
る。

ここで、第７図に示すフレーム25がたとえば400組の
スロット27からなり、そのフレーム長が125μｓとされ
ている場合、制御局１は、第８図（ａ）に示すように、
フレームを125μｓ毎に伝送路５上を周回させることに
なる。

そして、伝送路５上に１つのフレームが周回している
場合、制御局１は、第８図（ｂ）に示すように、フレー
ムを送信したこのフレームを受信した後から次のフレー
ムを送信するまでの時間T₁に相当するデータをメモリ21
に保持する必要がある。

また、伝送路５上に２つのフレームが周回している場
合も同様に、制御局１は、第９図（ａ）および（ｂ）に
示すように、フレームを送信しこのフレームを受信した
後から次のフレームを発信するまでの時間T₂に相当する
データをメモリ21に保持する必要がある。

すなわち、制御局１は、いずれの場合においても、最
大で１フレーム長に相当するメモリ21を備えればよいこ
とがわかる。

ところで、このようなループ式通信システムにおいて
は、フレームが伝送路を１巡する時間がフレーム周期の
整数倍に近いとき、伝送路のジッタやワンダ等によりル
ープ上を周回するフレーム数が頻繁に変化するため、た
とえば伝送路５上に３フレームが周回しているとき、相
手局に届かないうちに周回しているフレーム数が２フレ
ームになった場合等、１フレーム分のデータが失われる
ということが生じる。また、フレーム数が増大し、同じ
データを２度送信するようなことが生じる。

（発明が解決しようとする課題） このように従来のループ式通信システムにおいては、
フレームが伝送路を１巡する時間がフレーム周期の整数
倍に近いときには、フレーム数の変動が頻繁に発生し、
データが消失するという問題がある。

本発明はこのような課題を基礎としてなされたもので
あって、伝送路を１巡するフレーム数が変動する環境に
あっても、これに起因するデータの消失を最小限に止
め、信頼性の高い通信を行えるループ式通信装置を提供
することを目的としている。

［発明の構成］ （課題を解決するための手段） 本発明は、制御局を含む複数の局を伝送路を介しルー
プ状に接続し、前記伝送路に少なくとも先頭を示す制御
情報が含まれたフレームを周回させて各局間で通信を行
うループ式通信システムにあって、制御局が、２フレー
ムのデータ量を越えるデータ量に相当する記憶容量を有
し伝送路から送出されるフレームのデータを記憶する記
憶手段を有するとともに、伝送路上に存在するフレーム
数の増減を検出し、フレーム数の増減を検出したときこ
の増減に応じて伝送路に送出するフレームヘッダ中に含
まれた制御ビットを制御するようにしたものである。前
記伝送路を周回するフレーム数が変動するループ式通信
システムにおいて、前記制御局に２フレーム分以上容量
を有するメモリとその制御回路、および伝送路上で周回
するフレーム数の増減を検出する検出手段とを有し、伝
送路上のフレーム数が頻繁に変動しても、その変動を吸
収し、伝送路上のフレーム数を安定に保つ機能を有する
ことを特徴とする。

（作用） 本発明では、制御局が、伝送路上に存在するフレーム
数の増減を検出し、フレーム数の増減を検出したときこ
の増減に応じて伝送路に送出するフレームヘッダ中に含
まれた制御ビットを制御しているので、伝送路上のフレ
ーム数が頻繁に変動してもその変動を吸収しシステム上
に存在するフレーム数を安定に保つことができ、またこ
れとともに本発明に係る制御局は２フレーム分以上のデ
ータ量に相当する記憶容量を有し伝送路から送出される
フレームのデータを記憶する記憶手段を有しているの
で、データの消失を最小限とすることができる。

（実施例） 以下、図面に基づいて本発明の実施例を詳細に説明す
る。

本実施例に係るループ式通信システムの概略構成は第
５図に示すものと同様であり、そのうち制御局１の構成
が第１図に示すものとされている。

すなわち本実施例の制御局１は、第１図に示すよう
に、第６図に示したものと同様の受信シフトレジスタ
７、フレームヘッダ検出部９、発振器13、送信シフトレ
ジスタ17、フレームヘッダ発生部23を具備するととも
に、新たにメモリ21a、このメモリ21aを制御するメモリ
制御手段45、伝送路５上のフレーム数の増減を検出する
フレーム数検出手段43を備える。

そして、制御手段45は、カウンタ制御部35、受信カウ
ンタ11a、送信カウンタ15a、カウンタ制御部35、第５図
に示したものと同様のメモリ制御部19から構成され、フ
レーム数検出手段43は最大遅延カウンタ37、遅延カウン
タ39、比較器41から構成される。

受信シフトレジスタ７は伝送路５から送出される受信
データおよび受信クロックを入力し、シリアル型の受信
データをパラレル型のデータに変換してフレームヘッダ
検出部９およびメモリ21aに出力する。

フレームヘッダ検出部９は受信シフトレジスタ７から
送られてくるデータがあらかじめ定まっているフレーム
ヘッダパターンと一致しているかどうかを検出し、一致
した場合にはカウンタ制御部35、最大遅延カウンタ37お
よび遅延カウンタ39にヘッダ検出信号を送る。

カウンタ制御部35はフレームヘッダ検出部９からヘッ
ダ検出信号受信および比較器41から比較信号を入力し、
カウンタ11aのイニシャライズおよびフレームの増減が
発生した場合の受信カウンタ11aの設定を行う。

受信カウンタ11aは伝送路５から送出される受信クロ
ックを入力し、フレームヘッダ検出部９からヘッダ検出
信号が送られるとカウントを開始し、２フレーム分のデ
ータ量をカウントし、そのカウント値をメモリ制御部19
に送る。

メモリ制御部19は受信カウンタ11aから送られてくる
カウント値をメモリ21aの書き込み用のアドレスとして
メモリ21aに与える。

メモリ21aは、第２図に示すように、２フレーム分の
データを記憶できるすなわち800スロットのデータ容量
を備えたものであって、メモリ制御部19から送られるア
ドレスに応じて受信シフトレジスタ７から送られるデー
タを１スロット毎に書込むとともに、メモリ制御部19か
ら送られる読み出し用のアドレスに応じて記憶されてい
た１スロット分のデータをパラレル型で出力する。

発振器13は32MHzのクロック信号を送信クロックとし
て発生させるとともに、これを送信カウンタ15aおよび
送信シフトレジスタ17に送る。

送信カウンタ15aは発振器13で発生するクロック信号
から２フレーム分のデータ量を相当するクロックをカウ
ントし、そのカウント値をメモリ制御部19、送信シフト
レジスタ17、フレームヘッダ発生部23に送る。

送信シフトレジスタ17はメモリ21aからの送信データ
および発振器13からの送信クロックを入力し、パラレル
型の送信データをシリアル型のデータに変換して伝送路
５に送出する。なお、この際、フレームヘッダ発生部23
で発生されるフレームヘッダをフレームの先頭に付加す
る。

遅延カウンタ39はフレームヘッダ検出部９からヘッダ
検出信号およびフレームヘッダ発生部23からフレームヘ
ッダ信号を入力し、所定のフレームを送信してからその
フレームを受信するまでの間に送信したフレーム数をカ
ウントする。

最大遅延カウンタ37はフレームヘッダ検出部９からの
ヘッダ検出信号、フレームヘッダ発生部23からフレーム
ヘッダ信号および比較器41から比較信号を入力し、遅延
カウンタ39でのカウントに関する送信フレームと同一の
フレームを送信してからそのフレームを受信するまでの
間に送信したフレーム数をカウントしその最大値を保持
する。

比較器41は遅延カウンタ39と最大遅延カウンタ37の値
を比較し、カウンタ部制御35およびフレームヘッダ発生
部23に比較信号を送る。

第３図は本実施例におけるフレームフォーマットを示
すもので、伝送路上に１フレームが周回している場合の
フレームのフォーマットである。

第１スロットと第２スロットはＸビットおよびその補
数でもあるＸビット以外はすべて“1"であるフレームヘ
ッダである。これに８ビットのデータフィールドと２ビ
ットの制御フィールドをもつ第３スロットから第400ス
ロットが続く。そして、伝送路５上に複数個のフレーム
がのるような場合、制御局１において先頭フレームを決
め、その先頭フレームのみフレームヘッダ中のＸビット
を“0"とし残りのフレームはＸビットを“1"として送信
する。伝送路５上に１つのフレームしかのらない場合は
Ｘビットは常に“0"である。

次に、この実施例の動作について説明する。

まず、カウンタ制御35によって受信カウンタ11aの初
期値設定が行われる。この受信カウンタ11aの初期値
は、送信カウンタ15aメモリアドレス“0"〜“399"を示
している場合、受信カウンタ11aをメモリアドレス“40
0"に設定し、送信カウンタ15aがメモリアドレス“400"
〜“799"を示している場合、受信カウンタ11aをメモリ
アドレス“0"に設定することにより行う。

そして、第４図（ａ）に示すように、フレームヘッダ
中のＸビットが“0"として送信されると、これと同時に
遅延カウンタ39、最大遅延カウンタ37がリセットされ
る。

その後、先頭フレームがフレームヘッダ検出部９で受
信されるまで、Ｘビットが“1"として送信されたフレー
ム数が遅延カウンタ39および最大遅延カウンタ37の両方
でカウントされる。

なお、この際、最大遅延カウンタ37は伝送路５上のフ
レーム数が増加するまでカウントしたフレーム数の値を
保持する。

そして、Ｘビットが“0"のフレームが受信された後、
次のフレーム送信タイミングでフレームヘッダ中のＸビ
ットが“0"として送信され、同時に遅延カウンタ39がリ
セットされる。

それから、先頭フレームが受信されるまで送信したフ
レーム数が遅延カウンタ39でカウントされる。

そして、フレームヘッダ検出部９でＸビットが“0"の
フレームが受信されると、最大遅延カウンタ37の値と遅
延カウンタ39の値とが比較器41で比較され、一致した場
合は次のフレーム送信タイミングでフレームヘッダ中の
Ｘビットが“0"として送信される。

以後、このような動作が繰り返し行われ、伝送路５上
のフレーム数に変動のない場合には安定状態となり、伝
送路５上のフレーム数は最大遅延カウンタ37の値とな
る。

ここで、第４図（ｂ）に示すように、伝送路５上のフ
レーム数が減少した場合、このことは上述した比較器41
での比較が一致せずかつ遅延をカウンタ39の値の方が小
さくなることが判別されることにより検出されるのであ
るが、受信データはメモリ21aが２フレーム分のメモリ
を持つことで失われることはなく、またこの場合、Ｘビ
ットが“0"のフレームが受信されたので次のフレーム送
信タイミングでＸビットが“0"のフレームが送信される
と、伝送路５上に先頭フレームを示すＸビット“0"のフ
レームが２個存在することになるので、Ｘビットが“0"
のフレームが受信された後Ｘビットが“1"のフレームが
送信され、次のフレーム送信タイミングでＸビットが
“0"のフレームが送信される。これにより、最大遅延カ
ウンタ37の値は変更する必要がなく伝送路５上のフレー
ム数は変動しない。

また、第４図（ｃ）に示すように、伝送路５上のフレ
ーム数が増加した場合、このことは上述した比較器41で
の比較が一致せずかつ遅延カウンタ39の値の方が大きく
なることが判別されることにより検出されるのである
が、次のフレーム送信タイミングでＸビットが“0"のフ
レームが送信され、遅延カウンタ39がリセットされ、最
大遅延カウンタ37がインクリメントされる。ところで、
遅延が増大する場合には、途中で受信カウンタ11aによ
るメモリ21aへのデータの書き込みが送信カウンタ15aに
よる読み込みに追い付き追い越してしまいデータが失わ
れるが、このことは回避できないので、本実施例ではＸ
ビットが“0"のフレームが受信された時点で受信カウン
タ11aが設定し直されるようになっている。また、本実
施例では、受信カウンタ11aが送信カウンタ15aに追いつ
いた時点から次のＸビットが“0"のフレーム送信タイミ
ングまでメモリ21aに残っている以前のデータが出力さ
れるのを防ぐため、空フレームデータが送信されるよう
になっている。すなわち、遅延増が発生した後のフレー
ムは、次のＸビット“0"のフレーム送信まで１回のみ空
フレームデータが挿入される。その後はフレームの増減
が新たに発生するまで安定状態となり、伝送路５上のフ
レーム数は最大遅延カウンタ値37の値となる。

このように本実施例のシステムによれば、メモリ21a
が２フレーム分のメモリ容量を持ち、また伝送路５上を
周回するフレーム数に応じてフレームヘッダ中のＸビッ
トの内容を制御しているので、伝送路５上に存在するフ
レーム数を安定にし、データの消失を最少限に止めるこ
とができる。

なお、本発明のその技術的思想の範囲内で種々の変形
が可能である。

たとえば本実施例ではスロットの構成はデータフィー
ルドが10ビットであるが８ビットのデータフィールドと
１ビットの制御フィールドとすることもできる。そし
て、１フレームのスロット数をたとえば1536スロットと
することもできる。

また、メモリ21aは必ずしも連続的に使用する必要は
ない。たとえば１フレームが1536スロットの場合、“0"
〜“1535"番地までを１フレーム分、さらに“2048"〜
“3583"番地を１フレーム分とし、計２フレームの容量
とすることもできる。そしてメモリ21aへの書込みもス
ロット単位ではなく、たとえば４スロット単位とするこ
ともできる。

さらに、ループの一巡時間は125μＳである必要はな
く、たとえば10μＳでも100μＳでもよい。さらにメモ
リの容量も２フレーム以上に拡張可能である。

［発明の効果］ 以上説明したように本発明によれば、制御局が、伝送
路上に存在するフレーム数の増減を検出し、フレーム数
の増減を検出したときにこの増減に応じて伝送路に送出
するフレームヘッダ中に含まれた制御ビットを制御して
いるので、伝送路上のフレーム数が頻繁に変動してもそ
の変動を吸収しシステム上に存在するフレーム数を安定
に保つことができ、またこれとともに本発明に係る制御
局は２フレーム分以上のデータ量に相当する記憶容量を
有し伝送路から送出されるフレームのデータを記憶する
記憶手段を有しているので、データの消失を最少限とす
ることができる。したがって、伝送路を１巡する時間が
フレーム周期の整数倍に近い場合でも伝送路上のフレー
ム数を安定に保ち、データの消失を最少限に止め、信頼
性の高い通信が行える。

【図面の簡単な説明】

第１図は本発明の一実施例に係るループ式通信システム
の制御局の構成を示すブロック図、第２図はこの実施例
の制御局が有するメモリのメモリマップ、第３図はこの
実施例に係るフレームのフォーマット図、第４図はこの
実施例における送信と受信のタイミングを示す図、第５
図はループ式通信システムの概略構成図、第６図は従来
の制御局の構成を示すブロック図、第７図は従来例にお
けるフレームのフォーマット図、第８図および第９図は
従来例における送信と受信のタイミングを示す図であ
る。 11a……受信カウンタ、15a……送信カウンタ、19……メ
モリ制御部、21a……メモリ、35……カウンタ制御部、3
7……遅延カウンタ、39……最大遅延カウンタ、41……
比較器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 慎一郎 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (72)発明者 森 真一 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 昭62−45247（ＪＰ，Ａ) 特開 昭56−114460（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】制御局を含む複数の局を伝送路を介してル
   ープ状に接続し、前記伝送路上を１または２以上のフレ
   ームを周回させて各局間で通信を行うループ式通信装置
   において、 前記制御局が、 ２フレーム分以上のデータ量に相当する量の記憶容量を
   有し、前記伝送路から受信して前記伝送路に送信するフ
   レームのデータを記憶する記憶手段と、 前記各フレームの先頭に付加されるフレームヘッダであ
   って、前記伝送路に存在するフレームのうち先頭フレー
   ムには第１のコード、残りのフレームには第２のコード
   が含まれるフレームヘッダを発生するフレームヘッダ発
   生手段と、 前記伝送路に存在するフレームの数の増減を検出するフ
   レーム数検出手段と、 前記フレーム数検出手段によりフレームの数の減少が検
   出されたとき、前記伝送路に存在するフレームの数が減
   少前の数となり、前記フレーム数検出手段によりフレー
   ムの数の増加が検出されたとき、前記伝送路に存在する
   フレームの数が当該増加の数となるように、前記フレー
   ムヘッダ発生手段を制御する手段と を具備することを特徴とするループ式通信装置。