JPS6144333B2 - - Google Patents
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- JPS6144333B2 JPS6144333B2 JP14633578A JP14633578A JPS6144333B2 JP S6144333 B2 JPS6144333 B2 JP S6144333B2 JP 14633578 A JP14633578 A JP 14633578A JP 14633578 A JP14633578 A JP 14633578A JP S6144333 B2 JPS6144333 B2 JP S6144333B2
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- Japan
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- write
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Links
- 238000001514 detection method Methods 0.000 description 14
- 230000000630 rising effect Effects 0.000 description 10
- 230000005540 biological transmission Effects 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000001960 triggered effect Effects 0.000 description 3
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
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- 230000003111 delayed effect Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Description
【発明の詳細な説明】
本発明は、ランダムアクセスメモリー
（RAM）の制御回路に関する。
（RAM）の制御回路に関する。
RAMは、データの書込み及び読み出しを同時
に行なうことができないので、Ｒ／Ｗ（リード・
ライト）信号で書込み動作及び読出し動作が重複
しないように制御している。書込びデータ及び読
出しデータの両者のデータ伝送速度が等しい場合
には、書込み及び読出しを同期して行なうことが
できる。しかし、両者のデータ伝送速度を異なら
せる場合には、書込み及び読出しを非同期で行な
う必要がある。例えば連続しているデータを時間
軸圧縮して一定区間毎に所定の長さのデータ欠如
期間を形成するときには、書込みデータより読出
しデータの伝送速度を早くしなければならず、書
込みクロツクパルスの周波数に比して読出しクロ
ツクパルスの周波数が高くされる。
に行なうことができないので、Ｒ／Ｗ（リード・
ライト）信号で書込み動作及び読出し動作が重複
しないように制御している。書込びデータ及び読
出しデータの両者のデータ伝送速度が等しい場合
には、書込み及び読出しを同期して行なうことが
できる。しかし、両者のデータ伝送速度を異なら
せる場合には、書込み及び読出しを非同期で行な
う必要がある。例えば連続しているデータを時間
軸圧縮して一定区間毎に所定の長さのデータ欠如
期間を形成するときには、書込みデータより読出
しデータの伝送速度を早くしなければならず、書
込みクロツクパルスの周波数に比して読出しクロ
ツクパルスの周波数が高くされる。
本発明は、このように書込み及び読出しを非同
期で行なうことを可能とするランダムアクセスメ
モリ制御回路の提供を目的とするものである。ま
た、本発明は、その制御のためのＲ／Ｗ信号を簡
単な構成により発生できるようにしたものであ
る。
期で行なうことを可能とするランダムアクセスメ
モリ制御回路の提供を目的とするものである。ま
た、本発明は、その制御のためのＲ／Ｗ信号を簡
単な構成により発生できるようにしたものであ
る。
例えば第１図Ａに示す周期がｔRでデユーテイ
フアクタが50〔％〕の読出しクロツクパルスRC
と、（ｔR＞ｔW）なる関係で例えば（ｔR＝
1.2tW）の周期ｔWの書込みクロツクパルスWCと
を用いる場合において、ｔOを中心として（ｔＷ／２〜 （ｔR−ｔW））の間で“１”（高レベル）となる第
１図Ｂに示す位相検出パルスP1を形成する。この
位相検出パルスP1は、読み出しクロツクパルス
RCの立ち下がりエツジを基準タイミングt0とし
て検出された書き込みクロツクパルスWCの立ち
上がりエツジの位相が、所定の範囲内にあるか否
かを調べるために設けられたものである。読み出
しクロツクパルスRCの立ち下がりエツジを基準
タイミングt0として形成されるこの位相検出パル
スP1の“１”の期間内に書き込みクロツクパルス
WCの立ち上がりエツジが存在しており、この書
き込みクロツクパルスWCの立ち上がりエツジの
位相が基準タイミングt0より進んでいる場合に
は、第１図Ｃに示すように例えば、ｔR−ｔWに相
当する位相が限度となるように、また基準タイミ
ングt0より遅れている場合には第１図Ｄに示すよ
うに例えば、ｔW／２に相当する位相が限度とな
るように位相検出パルスP1のパルス幅が設定され
る。かくして、位相検出パルスP1は読み出しクロ
ツクパルスRC及び書き込みクロツクパルスWC
に同期して形成される。このようにしてパルス幅
が設定された位相検出パルスP1の“１”の期間内
に書き込みクロツクパルスWCの立ち上がりエツ
ジが含まれるときにはその位相を反転させる。す
なわち、位相検出パルスP1の“１”の期間内に書
き込みクロツクパルスWCの立ち上がりエツジが
含まれる場合には、読み出しクロツクパルスRC
の１周期内に書き込みクロツクパルスWCの立ち
上がりエツジが２個存在していることを意味して
いる。従つてこの書き込みクロツクパルスWCを
位相反転することで、この立ち上がりエツジの数
を１にすることができる。これによつて、この書
き込みクロツクパルスWCの立ち上がりエツジで
ランダムアクセスメモリにデータを書き込み、立
ち下がりエツジでランダムアクセスメモリからデ
ータを読み出すためのＲ／Ｗ信号が形成される。
フアクタが50〔％〕の読出しクロツクパルスRC
と、（ｔR＞ｔW）なる関係で例えば（ｔR＝
1.2tW）の周期ｔWの書込みクロツクパルスWCと
を用いる場合において、ｔOを中心として（ｔＷ／２〜 （ｔR−ｔW））の間で“１”（高レベル）となる第
１図Ｂに示す位相検出パルスP1を形成する。この
位相検出パルスP1は、読み出しクロツクパルス
RCの立ち下がりエツジを基準タイミングt0とし
て検出された書き込みクロツクパルスWCの立ち
上がりエツジの位相が、所定の範囲内にあるか否
かを調べるために設けられたものである。読み出
しクロツクパルスRCの立ち下がりエツジを基準
タイミングt0として形成されるこの位相検出パル
スP1の“１”の期間内に書き込みクロツクパルス
WCの立ち上がりエツジが存在しており、この書
き込みクロツクパルスWCの立ち上がりエツジの
位相が基準タイミングt0より進んでいる場合に
は、第１図Ｃに示すように例えば、ｔR−ｔWに相
当する位相が限度となるように、また基準タイミ
ングt0より遅れている場合には第１図Ｄに示すよ
うに例えば、ｔW／２に相当する位相が限度とな
るように位相検出パルスP1のパルス幅が設定され
る。かくして、位相検出パルスP1は読み出しクロ
ツクパルスRC及び書き込みクロツクパルスWC
に同期して形成される。このようにしてパルス幅
が設定された位相検出パルスP1の“１”の期間内
に書き込みクロツクパルスWCの立ち上がりエツ
ジが含まれるときにはその位相を反転させる。す
なわち、位相検出パルスP1の“１”の期間内に書
き込みクロツクパルスWCの立ち上がりエツジが
含まれる場合には、読み出しクロツクパルスRC
の１周期内に書き込みクロツクパルスWCの立ち
上がりエツジが２個存在していることを意味して
いる。従つてこの書き込みクロツクパルスWCを
位相反転することで、この立ち上がりエツジの数
を１にすることができる。これによつて、この書
き込みクロツクパルスWCの立ち上がりエツジで
ランダムアクセスメモリにデータを書き込み、立
ち下がりエツジでランダムアクセスメモリからデ
ータを読み出すためのＲ／Ｗ信号が形成される。
このようなＲ／Ｗ信号を用いれば、書込み動作
と読出し動作とが重複することなくRAMを制御
することができる。本発明は、両クロツクパルス
の周期の長さの比が（１〜1.5）の場合に特に有
効である。また、一方のクロツクパルスを基準と
して書込み動作と読出し動作との夫々のタイミン
グを時間的に振り分けるように制御するときに
は、単安定マルチバイブレータのような時間を規
定する回路を必要とする。しかし、本発明に依れ
ば、位相を反転させるだけで良いので、単安定マ
ルチバイブレータを必要とせず、回路構成を簡略
化できる。
と読出し動作とが重複することなくRAMを制御
することができる。本発明は、両クロツクパルス
の周期の長さの比が（１〜1.5）の場合に特に有
効である。また、一方のクロツクパルスを基準と
して書込み動作と読出し動作との夫々のタイミン
グを時間的に振り分けるように制御するときに
は、単安定マルチバイブレータのような時間を規
定する回路を必要とする。しかし、本発明に依れ
ば、位相を反転させるだけで良いので、単安定マ
ルチバイブレータを必要とせず、回路構成を簡略
化できる。
以下、本発明の一実施例について説明すると、
第２図は、本例の全体の構成を示し、１は、スタ
チツクMOS・RAMを示す。書込みデータDiが入
力バツフア２及び書込み回路３を介してRAM１
に書込まれ、RAM１からの読出しデータDoが読
出し回路４と出力バツフア５と出力同期回路６と
を介して取り出される。７Ｗは、書込みアドレス
カウンタを示し、７Ｒは読出しアドレスカウンタ
を示し、夫々には、書込みクロツクパルスWCと
読出しクロツクパルスRCとが供給され、書込み
アドレスコード及び読出しアドレスコードの何れ
か一方がセレクタ８で選択されてデコーダ９に供
給される。このデコーダ９からのアドレス信号に
よりRAM１の書込み番地又は読出し番地が指定
される。
第２図は、本例の全体の構成を示し、１は、スタ
チツクMOS・RAMを示す。書込みデータDiが入
力バツフア２及び書込み回路３を介してRAM１
に書込まれ、RAM１からの読出しデータDoが読
出し回路４と出力バツフア５と出力同期回路６と
を介して取り出される。７Ｗは、書込みアドレス
カウンタを示し、７Ｒは読出しアドレスカウンタ
を示し、夫々には、書込みクロツクパルスWCと
読出しクロツクパルスRCとが供給され、書込み
アドレスコード及び読出しアドレスコードの何れ
か一方がセレクタ８で選択されてデコーダ９に供
給される。このデコーダ９からのアドレス信号に
よりRAM１の書込み番地又は読出し番地が指定
される。
１０は、書き込みクロツクパルスWC及び読み
出しクロツクパルスRCからＲ／Ｗ信号を形成す
る制御信号発生回路を示す。この制御信号発生回
路１０から後述のようにして形成されたＲ／Ｗ信
号が書込み回路３、出力バツフア５、セレクタ８
に与えられ、書込み動作及び読出し動作が制御さ
れる。また、入力バツフア２に書込みクロツクパ
ルスWCが供給されると共に、出力同期回路６に
読出しクロツクパルスRCが供給されて書込みデ
ータDi及び読出しデータDoが夫々クロツクパル
スWC及びRCと同期するものとされている。
出しクロツクパルスRCからＲ／Ｗ信号を形成す
る制御信号発生回路を示す。この制御信号発生回
路１０から後述のようにして形成されたＲ／Ｗ信
号が書込み回路３、出力バツフア５、セレクタ８
に与えられ、書込み動作及び読出し動作が制御さ
れる。また、入力バツフア２に書込みクロツクパ
ルスWCが供給されると共に、出力同期回路６に
読出しクロツクパルスRCが供給されて書込みデ
ータDi及び読出しデータDoが夫々クロツクパル
スWC及びRCと同期するものとされている。
制御信号発生回路１０は、第３図に示すように
アンドゲート１１と、ナンドゲート１２と、２個
のJKフリツプフロツプ１３，１４と、インバー
タ１５と、エクスクルーシブオアゲート１６とか
ら構成され、エクスクルーシブオアゲート１６か
らＲ／Ｗ信号が発生する。
アンドゲート１１と、ナンドゲート１２と、２個
のJKフリツプフロツプ１３，１４と、インバー
タ１５と、エクスクルーシブオアゲート１６とか
ら構成され、エクスクルーシブオアゲート１６か
らＲ／Ｗ信号が発生する。
この例では、第４図Ａ及び同図Ｂに示すよう
に、読出しクロツクパルスRCの周期ｔRと書込み
クロツクパルスWCの周期（ｔW）とが（ｔW＞ｔ
R、ｔW＝1.2tR）とされ、時間軸圧縮された読出
しデータを得るようにされており、従つて、書き
込み動作を開始しランダムアクセスメモリに所定
量のデータが格納された段階で、すなわち書き込
み動作開始時から所定時間経過した後に読み出し
動作が開始され、このランダムアクセスメモリに
格納されたデータが高速に読み出される。ランダ
ムアクセスメモリから所定量のデータを読み出し
た後は、連続してなされる書き込み動作によつて
このランダムアクセスメモリに格納されるデータ
が所定量となるまでその動作を休止する。このよ
うにして書き込み動作及び読み出し動作が行われ
る。その後、再び読出し動作が行なわれるように
なされる。第４図Ｃは、書き込みクロツクパルス
WCが２倍の周波数とされたパルス2WCを示し、
この両者がアンドゲート１１に供給されることに
より、アンドゲート１１から位相検出パルスP10
（第４図Ｄ）が発生する。この位相検出パルスP10
は、書込みクロツクパルスWCの立下りの基準の
タイミングからｔＷ／４前の期間で高レベルとなるもの である。この位相検出パルスP10に対して読出し
クロツクパルスRCの“１”の期間が重複しない
ときにＲ／Ｗ信号を位相反転するようにしてい
る。この位相検出パルスP10は、第１図Ｂに示す
位相検出パルスP1と本質的に同一の判別を行なつ
ている。
に、読出しクロツクパルスRCの周期ｔRと書込み
クロツクパルスWCの周期（ｔW）とが（ｔW＞ｔ
R、ｔW＝1.2tR）とされ、時間軸圧縮された読出
しデータを得るようにされており、従つて、書き
込み動作を開始しランダムアクセスメモリに所定
量のデータが格納された段階で、すなわち書き込
み動作開始時から所定時間経過した後に読み出し
動作が開始され、このランダムアクセスメモリに
格納されたデータが高速に読み出される。ランダ
ムアクセスメモリから所定量のデータを読み出し
た後は、連続してなされる書き込み動作によつて
このランダムアクセスメモリに格納されるデータ
が所定量となるまでその動作を休止する。このよ
うにして書き込み動作及び読み出し動作が行われ
る。その後、再び読出し動作が行なわれるように
なされる。第４図Ｃは、書き込みクロツクパルス
WCが２倍の周波数とされたパルス2WCを示し、
この両者がアンドゲート１１に供給されることに
より、アンドゲート１１から位相検出パルスP10
（第４図Ｄ）が発生する。この位相検出パルスP10
は、書込みクロツクパルスWCの立下りの基準の
タイミングからｔＷ／４前の期間で高レベルとなるもの である。この位相検出パルスP10に対して読出し
クロツクパルスRCの“１”の期間が重複しない
ときにＲ／Ｗ信号を位相反転するようにしてい
る。この位相検出パルスP10は、第１図Ｂに示す
位相検出パルスP1と本質的に同一の判別を行なつ
ている。
フリツプフロツプ１３は、その出力Q1がＫ入
力とされ、Q1の反転されたものがＪ入力とされ
ると共に、クリア端子にナンドゲート１２から発
生するパルスP2が供給される。
力とされ、Q1の反転されたものがＪ入力とされ
ると共に、クリア端子にナンドゲート１２から発
生するパルスP2が供給される。
このフリツプフロツプ１３は、Ｒ／Ｗ信号の立
下りをクロツク入力として動作する。また、フリ
ツプフロツプ１４のＪ及びＫ入力としてフリツプ
フロツプ１３の出力Q1が供給されると共に、そ
のクロツク入力にインバータ１５で反転された
Ｒ／Ｗ信号が供給され、この出力Q2と読み出し
クロツクパルスRCとがエクスクルーシブオゲー
ト１６に供給されることによつてＲ／Ｗ信号が発
生する。
下りをクロツク入力として動作する。また、フリ
ツプフロツプ１４のＪ及びＫ入力としてフリツプ
フロツプ１３の出力Q1が供給されると共に、そ
のクロツク入力にインバータ１５で反転された
Ｒ／Ｗ信号が供給され、この出力Q2と読み出し
クロツクパルスRCとがエクスクルーシブオゲー
ト１６に供給されることによつてＲ／Ｗ信号が発
生する。
第４図に示すように、クロツクパルスRC及び
WCの立下りが一致している最初のタイミング
で、同図Ｆに示すようにＲ／Ｗ信号が“０”（読
出し動作期間Ｒとなる）で、同図Ｇ及びＨに示す
ように、フリツプフロツプ１３及び１４の出力
Q1及びQ2が“０”であると、次にクロツクパル
スRCが“１”となる期間と一致する期間でＲ／
Ｗ信号が“１”（書込み期間Ｗとなる）となる。
尚、第４図Ｆの期間Ｒ，Ｒの間のひげパルスは、
フリツプフロツプ１３，１４の遅延時間によつて
生じるもので、このひげパルスの存在は無視する
ものとし、期間Ｒ，Ｒは連続した読み出し期間を
意味する。このＲ／Ｗ信号の立上りでは（Q1＝
“０”）のためにフリツプフロツプ１４の状態が変
化しない。また、Ｒ／Ｗ信号の“１”の期間が位
相検出パルスP10の“１”の期間内にくるので、
ナンドゲート１２から第４図Ｅに示すように
“０”となるパルスP2が発生し、従つてＲ／Ｗ信
号の立下りでフリツプフロツプ１３が反転するこ
とが阻止される。
WCの立下りが一致している最初のタイミング
で、同図Ｆに示すようにＲ／Ｗ信号が“０”（読
出し動作期間Ｒとなる）で、同図Ｇ及びＨに示す
ように、フリツプフロツプ１３及び１４の出力
Q1及びQ2が“０”であると、次にクロツクパル
スRCが“１”となる期間と一致する期間でＲ／
Ｗ信号が“１”（書込み期間Ｗとなる）となる。
尚、第４図Ｆの期間Ｒ，Ｒの間のひげパルスは、
フリツプフロツプ１３，１４の遅延時間によつて
生じるもので、このひげパルスの存在は無視する
ものとし、期間Ｒ，Ｒは連続した読み出し期間を
意味する。このＲ／Ｗ信号の立上りでは（Q1＝
“０”）のためにフリツプフロツプ１４の状態が変
化しない。また、Ｒ／Ｗ信号の“１”の期間が位
相検出パルスP10の“１”の期間内にくるので、
ナンドゲート１２から第４図Ｅに示すように
“０”となるパルスP2が発生し、従つてＲ／Ｗ信
号の立下りでフリツプフロツプ１３が反転するこ
とが阻止される。
この次のＲ／Ｗ信号の“１”のタイミングは、
位相検出パルスP10の“１”の期間より前に来る
ので、第４図Ｅに示すようにパルスP2が“０”と
ならず、従つてこの立下りでフリツプフロツプ１
３がトリガーされ、その出力Q1が第４図Ｇに示
すように“１”となる。この次のＲ／Ｗ信号の立
上りでフリツプフロツプ１４がトリガーされる
と、（Q1＝“１”）となつているためその出力Q2が
反転し、第４図Ｈに示すように（Q2＝“１”）と
なる。従つてＲ／Ｗ信号は、直ちに立下つて反転
し、読出し期間Ｒが連続すると共に、この立下り
でフリツプフロツプ１３がトリガーされ、その出
力Q1が“０”となる。以下、上述と同様の動作
が繰り返されて第４図Ｆに示すようなＲ／Ｗ信号
によつて書込み動作及び読出し動作が制御され
る。
位相検出パルスP10の“１”の期間より前に来る
ので、第４図Ｅに示すようにパルスP2が“０”と
ならず、従つてこの立下りでフリツプフロツプ１
３がトリガーされ、その出力Q1が第４図Ｇに示
すように“１”となる。この次のＲ／Ｗ信号の立
上りでフリツプフロツプ１４がトリガーされる
と、（Q1＝“１”）となつているためその出力Q2が
反転し、第４図Ｈに示すように（Q2＝“１”）と
なる。従つてＲ／Ｗ信号は、直ちに立下つて反転
し、読出し期間Ｒが連続すると共に、この立下り
でフリツプフロツプ１３がトリガーされ、その出
力Q1が“０”となる。以下、上述と同様の動作
が繰り返されて第４図Ｆに示すようなＲ／Ｗ信号
によつて書込み動作及び読出し動作が制御され
る。
上述の本発明の一実施例の説明から理解される
ように、本発明に依れば、RAMに書き込まれる
データとRAMから読み出されるデータの伝送速
度が異なる場合であつても、時定数回路が含まれ
るような単安定マルチバイブレータを使用しない
簡単な構成で、その読み出し／書き込み制御を行
うことができる。従つてオーデイオPCM信号等
の連続しているデジタル情報信号の所定区間毎に
データ欠如期間を形成するような時間軸圧縮処理
に用いられるRAMのように、データの書き込み
速度と読み出し速度が異なる場合のランダムアク
セスメモリ制御回路に適用して大なる利益があ
る。
ように、本発明に依れば、RAMに書き込まれる
データとRAMから読み出されるデータの伝送速
度が異なる場合であつても、時定数回路が含まれ
るような単安定マルチバイブレータを使用しない
簡単な構成で、その読み出し／書き込み制御を行
うことができる。従つてオーデイオPCM信号等
の連続しているデジタル情報信号の所定区間毎に
データ欠如期間を形成するような時間軸圧縮処理
に用いられるRAMのように、データの書き込み
速度と読み出し速度が異なる場合のランダムアク
セスメモリ制御回路に適用して大なる利益があ
る。
第１図は本発明の説明に用いる波形図、第２図
は本発明の一実施例の全体のブロツク図、第３図
はその要部のブロツク図、第４図はその説明に用
いるタイムチヤートである。 １はRAM、１０は制御信号発生回路である。
は本発明の一実施例の全体のブロツク図、第３図
はその要部のブロツク図、第４図はその説明に用
いるタイムチヤートである。 １はRAM、１０は制御信号発生回路である。
Claims (1)
- １ ランダムアクセスメモリにデータを書き込む
ために使用される書き込み信号と上記ランダムア
クセスメモリに記憶されたデータを読み出すため
に使用される読み出し信号が非同期に供給され、
これらの信号から上記ランダムアクセスメモリを
書き込み状態または読み出し状態に設定するため
の制御信号を形成するランダムアクセスメモリ制
御回路において、上記書き込み信号と上記読み出
し信号のうちパルス幅の広い信号を基準として他
方の信号との位相差を検出した場合には、該位相
差が所定値以下になつたときに上記基準となる信
号に基づいて形成された制御信号の位相を反転す
ることにより非同期に供給される上記書き込み信
号と上記読み出し信号に基づく上記ランダムアク
セスメモリの書き込み動作と読み出し動作のタイ
ミングの整合をとる様にしたことを特徴とするラ
ンダムアクセスメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14633578A JPS5573981A (en) | 1978-11-27 | 1978-11-27 | Memory control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14633578A JPS5573981A (en) | 1978-11-27 | 1978-11-27 | Memory control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5573981A JPS5573981A (en) | 1980-06-04 |
| JPS6144333B2 true JPS6144333B2 (ja) | 1986-10-02 |
Family
ID=15405353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14633578A Granted JPS5573981A (en) | 1978-11-27 | 1978-11-27 | Memory control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5573981A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07120255B2 (ja) * | 1985-04-19 | 1995-12-20 | 日本電気株式会社 | ビットバッファ回路 |
| US4989853A (en) * | 1988-11-28 | 1991-02-05 | Xerox Corporation | Apparatus for offsetting sheets |
-
1978
- 1978-11-27 JP JP14633578A patent/JPS5573981A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5573981A (en) | 1980-06-04 |
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