JP2959446B2 - メモリ監視回路 - Google Patents
メモリ監視回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、データの書き込み
及び読み出しが行われるメモリに対し、書き込みオーバ
ーフロー或いはアンダーフローによるデータの欠落や重
複を防止するためのメモリ監視回路に関する。
及び読み出しが行われるメモリに対し、書き込みオーバ
ーフロー或いはアンダーフローによるデータの欠落や重
複を防止するためのメモリ監視回路に関する。
【０００２】
【従来の技術】従来、メモリに対してデータを書き込む
際には、データに遅延を与えて書き込むデータ遅延書き
込みモードと、データに遅延を与えずに書き込むデータ
無遅延書き込みモードとがあり、これらの何れかの書き
込みモードが選択可能になっている。そして、メモリへ
のデータの書き込み位相に対し、読み出し位相が近づい
てくると、メモリ監視回路は、現在選択されている書き
込みモードと異なる書き込みモードを選択してメモリへ
データが書き込まれるように制御している。
際には、データに遅延を与えて書き込むデータ遅延書き
込みモードと、データに遅延を与えずに書き込むデータ
無遅延書き込みモードとがあり、これらの何れかの書き
込みモードが選択可能になっている。そして、メモリへ
のデータの書き込み位相に対し、読み出し位相が近づい
てくると、メモリ監視回路は、現在選択されている書き
込みモードと異なる書き込みモードを選択してメモリへ
データが書き込まれるように制御している。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来のメモリ監視回路の制御では、データの書き込み位相
に対して読み出し位相が近づいて、やがて双方の位相が
一致し位相差が０になると、読み出し位相が書き込み位
相を追い越すような状況が発生する恐れがあり、このよ
うな場合はデータの欠落や重複につながるという問題が
あった。従って本発明は、メモリに対するデータの書き
込み及び読み出しを行う場合データの欠落や重複を防止
することを目的とする。
来のメモリ監視回路の制御では、データの書き込み位相
に対して読み出し位相が近づいて、やがて双方の位相が
一致し位相差が０になると、読み出し位相が書き込み位
相を追い越すような状況が発生する恐れがあり、このよ
うな場合はデータの欠落や重複につながるという問題が
あった。従って本発明は、メモリに対するデータの書き
込み及び読み出しを行う場合データの欠落や重複を防止
することを目的とする。
【０００４】
【課題を解決するための手段】このような課題を解決す
るために本発明は、データの書き込み及び読み出しが行
われるメモリに対し出力される書き込みイネーブル信号
と読み出しイネーブル信号とに基づいて書き込み位相と
読み出し位相の差をカウントし「０」から「ｎ−１」ま
での各値として出力するアップダウンカウンタと、メモ
リにデータが書き込まれる際に値「０」から値「ｎ−
１」への方向にカウントアップするアップダウンカウン
タの出力値が値「ｎ−１」を示すときオーバーフロー信
号を出力する第１のデコード回路と、メモリからデータ
が読み出される際に値「ｎ−１」から値「０」の方向に
カウントダウンするアップダウンカウンタの出力値が値
「１」を示すときアンダーフロー信号を出力する第２の
デコード回路と、第１及び第２のデコード回路の各出力
信号のうち先に出力された信号を入力してこの先出力信
号に対応するデータの書き込み停止信号及び読み出し停
止信号の何れか一方を保持出力する先着優先回路と、ア
ップダウンカウンタから出力される値「ｎ−１」，値
「１」及び値「０」以外の所定値を入力すると、先着優
先回路に保持出力されている信号を解除する第３のデコ
ード回路とを設けたものである。この結果、メモリに対
するデータの書き込み及び読み出しの際に、書き込み位
相と読み出し位相との間の位相差が最適の値（即ち、前
記所定値）になるまでデータの書き込み及び読み出しの
何れかの動作を停止させることが可能になり、従ってメ
モリへのデータの読み書きの際にデータの欠落及び重複
を確実に防止することができる。
るために本発明は、データの書き込み及び読み出しが行
われるメモリに対し出力される書き込みイネーブル信号
と読み出しイネーブル信号とに基づいて書き込み位相と
読み出し位相の差をカウントし「０」から「ｎ−１」ま
での各値として出力するアップダウンカウンタと、メモ
リにデータが書き込まれる際に値「０」から値「ｎ−
１」への方向にカウントアップするアップダウンカウン
タの出力値が値「ｎ−１」を示すときオーバーフロー信
号を出力する第１のデコード回路と、メモリからデータ
が読み出される際に値「ｎ−１」から値「０」の方向に
カウントダウンするアップダウンカウンタの出力値が値
「１」を示すときアンダーフロー信号を出力する第２の
デコード回路と、第１及び第２のデコード回路の各出力
信号のうち先に出力された信号を入力してこの先出力信
号に対応するデータの書き込み停止信号及び読み出し停
止信号の何れか一方を保持出力する先着優先回路と、ア
ップダウンカウンタから出力される値「ｎ−１」，値
「１」及び値「０」以外の所定値を入力すると、先着優
先回路に保持出力されている信号を解除する第３のデコ
ード回路とを設けたものである。この結果、メモリに対
するデータの書き込み及び読み出しの際に、書き込み位
相と読み出し位相との間の位相差が最適の値（即ち、前
記所定値）になるまでデータの書き込み及び読み出しの
何れかの動作を停止させることが可能になり、従ってメ
モリへのデータの読み書きの際にデータの欠落及び重複
を確実に防止することができる。
【０００５】
【発明の実施の形態】以下、本発明について図面を参照
して説明する。図１は本発明に係るメモリ監視回路の構
成を示すブロック図である。同図において、１はアップ
ダウンカウンタ、２〜４はデコード回路、５は先着優先
回路である。ここで、先着優先回路５は、フリップフロ
ップ５１，５２、アンドゲート５３，５６，５９、及び
オアゲート５４，５５，５７，５８からなる。
して説明する。図１は本発明に係るメモリ監視回路の構
成を示すブロック図である。同図において、１はアップ
ダウンカウンタ、２〜４はデコード回路、５は先着優先
回路である。ここで、先着優先回路５は、フリップフロ
ップ５１，５２、アンドゲート５３，５６，５９、及び
オアゲート５４，５５，５７，５８からなる。
【０００６】ところで、図１において、初期設定信号ａ
により図示しないメモリへのデータの書き込みの位相と
読み出しの位相の差を示す位相差の初期値が信号ｂとし
てアップダウンカウンタ１にロードされると、アップダ
ウンカウンタ１では、メモリへ与えられている書き込み
イネーブル信号ｃ及び読み出しイネーブル信号ｄを入力
して、書き込みイネーブル信号ｃが書き込み禁止でかつ
読み出しイネーブル信号ｄが読み出し状態を示している
ときにこのロードされている初期値を、クロック信号ｅ
に基づきカウントダウンする。
により図示しないメモリへのデータの書き込みの位相と
読み出しの位相の差を示す位相差の初期値が信号ｂとし
てアップダウンカウンタ１にロードされると、アップダ
ウンカウンタ１では、メモリへ与えられている書き込み
イネーブル信号ｃ及び読み出しイネーブル信号ｄを入力
して、書き込みイネーブル信号ｃが書き込み禁止でかつ
読み出しイネーブル信号ｄが読み出し状態を示している
ときにこのロードされている初期値を、クロック信号ｅ
に基づきカウントダウンする。
【０００７】また、アップダウンカウンタ１は、書き込
みイネーブル信号ｃが書き込み状態を示しかつ読み出し
イネーブル信号ｄが読み出し禁止状態を示しているとき
にロードされている初期値を、クロック信号ｅに基づき
カウントアップする。なお、アップダウンカウンタ１
は、上記以外の条件の場合はカウント動作を行わない。
みイネーブル信号ｃが書き込み状態を示しかつ読み出し
イネーブル信号ｄが読み出し禁止状態を示しているとき
にロードされている初期値を、クロック信号ｅに基づき
カウントアップする。なお、アップダウンカウンタ１
は、上記以外の条件の場合はカウント動作を行わない。
【０００８】このようなアップダウンカウンタ１の動作
により、メモリへの書き込み位相と読み出し位相の差を
示す位相差が計算され、出力信号ｆとして各デコード回
路２〜４へ与えられる。ここで出力信号ｆとしては、メ
モリの奥行きを例えばｎビットとした場合、０〜ｎ−１
の各ビットのうち何れかのビットが出力される。
により、メモリへの書き込み位相と読み出し位相の差を
示す位相差が計算され、出力信号ｆとして各デコード回
路２〜４へ与えられる。ここで出力信号ｆとしては、メ
モリの奥行きを例えばｎビットとした場合、０〜ｎ−１
の各ビットのうち何れかのビットが出力される。
【０００９】デコード回路２では、アップダウンカウン
タ１の出力値がｎ−１か０かを検出し、これらの値に該
当する場合に書き込みのオーバーフロー信号ｇを出力す
る。また、デコード回路３では、アップダウンカウンタ
１の出力値が１か０かを検出して、これらの値に該当す
る場合に書き込みのアンダーフロー信号ｈを出力する。
タ１の出力値がｎ−１か０かを検出し、これらの値に該
当する場合に書き込みのオーバーフロー信号ｇを出力す
る。また、デコード回路３では、アップダウンカウンタ
１の出力値が１か０かを検出して、これらの値に該当す
る場合に書き込みのアンダーフロー信号ｈを出力する。
【００１０】このようなオーバーフロー信号ｇ及びアン
ダーフロー信号ｈを入力する先着優先回路５では、これ
らの信号ｇ，ｈのうち先に出力された信号の優先処理を
行い、その結果を書き込みオーバーフロー信号ｉまたは
書き込みアンダーフロー信号ｊとして出力する。この書
き込みオーバーフロー信号ｉは、実際にはデータの発信
源の出力を停止する制御信号として用いられ、従ってこ
の書き込みオーバーフロー信号ｉが出力されている間は
書き込み位相と読み出し位相との間の位相差は接近す
る。一方、書き込みアンダーフロー信号ｊは実際には読
み出しを停止する制御信号として用いられることから、
この信号ｊが出力されている間は、書き込み位相との間
の位相差は開く。
ダーフロー信号ｈを入力する先着優先回路５では、これ
らの信号ｇ，ｈのうち先に出力された信号の優先処理を
行い、その結果を書き込みオーバーフロー信号ｉまたは
書き込みアンダーフロー信号ｊとして出力する。この書
き込みオーバーフロー信号ｉは、実際にはデータの発信
源の出力を停止する制御信号として用いられ、従ってこ
の書き込みオーバーフロー信号ｉが出力されている間は
書き込み位相と読み出し位相との間の位相差は接近す
る。一方、書き込みアンダーフロー信号ｊは実際には読
み出しを停止する制御信号として用いられることから、
この信号ｊが出力されている間は、書き込み位相との間
の位相差は開く。
【００１１】なお、デコード回路４では、先着優先回路
５内の各フリップフロップ５１，５２の出力を解除する
ための解除信号ｋを生成しており、この解除信号ｋによ
りメモリに対する書き込み位相と読み出し位相との間の
位相差が適正値（この例では適正値は１）に定められ
る。
５内の各フリップフロップ５１，５２の出力を解除する
ための解除信号ｋを生成しており、この解除信号ｋによ
りメモリに対する書き込み位相と読み出し位相との間の
位相差が適正値（この例では適正値は１）に定められ
る。
【００１２】次に図２のタイミングチャートに基づき本
メモリ監視回路の動作をさらに詳細に説明する。まず、
図２（ａ）に示す初期設定信号ａが「Ｌ」レベルになる
ことにより、メモリへのデータの書き込みの位相と読み
出しの位相の差を示す位相差の初期値ｍが図２（ｂ）に
示す信号ｂとしてアップダウンカウンタ１にロードされ
た場合を考える。この場合、アップダウンカウンタ１で
は、図２（ｃ）に示す書き込みイネーブル信号ｃが書き
込み可能状態（書き込みＯＫ；「Ｈ」レベル）を示し、
かつ図２（ｄ）の読み出しイネーブル信号ｄが読み出し
禁止状態（読み出しＮＧ；「Ｌ」レベル）を示している
ときにロードされている初期値ｍを、図２（ｅ）のクロ
ック信号ｅに基づきｍ＋１，ｍ＋２，・・・と順次カウ
ントアップし、この値を図２（ｆ）に示す出力信号ｆと
して出力する。なお、この場合このクロック信号ｅに同
期してメモリには順次データが書き込まれてゆく。
メモリ監視回路の動作をさらに詳細に説明する。まず、
図２（ａ）に示す初期設定信号ａが「Ｌ」レベルになる
ことにより、メモリへのデータの書き込みの位相と読み
出しの位相の差を示す位相差の初期値ｍが図２（ｂ）に
示す信号ｂとしてアップダウンカウンタ１にロードされ
た場合を考える。この場合、アップダウンカウンタ１で
は、図２（ｃ）に示す書き込みイネーブル信号ｃが書き
込み可能状態（書き込みＯＫ；「Ｈ」レベル）を示し、
かつ図２（ｄ）の読み出しイネーブル信号ｄが読み出し
禁止状態（読み出しＮＧ；「Ｌ」レベル）を示している
ときにロードされている初期値ｍを、図２（ｅ）のクロ
ック信号ｅに基づきｍ＋１，ｍ＋２，・・・と順次カウ
ントアップし、この値を図２（ｆ）に示す出力信号ｆと
して出力する。なお、この場合このクロック信号ｅに同
期してメモリには順次データが書き込まれてゆく。
【００１３】ここでアップダウンカウンタ１からの出力
信号ｆとしては、メモリの奥行きを例えばｎビットとし
た場合、上述したように０〜ｎ−１の各ビットのうち何
れかのビットが出力されるが、引き続いて図２（ｃ）の
書き込みイネーブル信号ｃが書き込み可能状態を示して
いれば、出力信号ｆは順次ｎ−２，ｎ−１とカウントア
ップしてゆき、次にカウントアップした時点で０とな
る。デコード回路２では、アップダウンカウンタ１の出
力値がｎ−１になると、図２（ｇ）に示すように「Ｌ」
レベルの書き込みのオーバーフロー信号ｇを出力する。
信号ｆとしては、メモリの奥行きを例えばｎビットとし
た場合、上述したように０〜ｎ−１の各ビットのうち何
れかのビットが出力されるが、引き続いて図２（ｃ）の
書き込みイネーブル信号ｃが書き込み可能状態を示して
いれば、出力信号ｆは順次ｎ−２，ｎ−１とカウントア
ップしてゆき、次にカウントアップした時点で０とな
る。デコード回路２では、アップダウンカウンタ１の出
力値がｎ−１になると、図２（ｇ）に示すように「Ｌ」
レベルの書き込みのオーバーフロー信号ｇを出力する。
【００１４】このオーバーフロー信号ｇは先着優先回路
５内のオアゲート５５，アンドゲート５６を介してフリ
ップフロップ５１の入力端子Ｄに入り、この結果、フリ
ップフロップ５１ではクロック信号ｅの１クロック後に
その出力端子Ｑから図２（ｉ）に示す「Ｌ」レベルの書
き込みオーバーフロー信号ｉを出力する。なお、アップ
ダウンカウンタ１からの出力値が０になった時点でデコ
ーダ回路３から図２（ｈ）に示すように「Ｌ」レベルの
書き込みのアンダーフロー信号ｈが出力されるが、この
ときには、先着優先回路５内のフリップフロップ５２か
らは「Ｌ」レベルの書き込みアンダーフロー信号ｊは出
力されない。
５内のオアゲート５５，アンドゲート５６を介してフリ
ップフロップ５１の入力端子Ｄに入り、この結果、フリ
ップフロップ５１ではクロック信号ｅの１クロック後に
その出力端子Ｑから図２（ｉ）に示す「Ｌ」レベルの書
き込みオーバーフロー信号ｉを出力する。なお、アップ
ダウンカウンタ１からの出力値が０になった時点でデコ
ーダ回路３から図２（ｈ）に示すように「Ｌ」レベルの
書き込みのアンダーフロー信号ｈが出力されるが、この
ときには、先着優先回路５内のフリップフロップ５２か
らは「Ｌ」レベルの書き込みアンダーフロー信号ｊは出
力されない。
【００１５】こうして、先着優先回路５から書き込みオ
ーバーフロー信号ｉが出力されることにより、図２
（ｃ）の書き込みイネーブル信号ｃの出力が停止され、
続いて図２（ｄ）の読み出しイネーブル信号ｄが出力さ
れると、アップダウンカウンタ１は、クロック信号ｅに
基づき順次ｎ−１，ｎ−２とカウントダウンしてゆく。
また、このようなアンプダウンカウンタ１のカウントダ
ウン動作が行われている場合は、クロック信号ｅに同期
してメモリから順次データが読み出される。こうしたア
ップダウンカウンタ１のカウント動作が継続して順次ｌ
＋２，ｌ＋１，ｌとカウントダウンが行われているとき
に、デコード回路４が所定のカウント値ｌを入力して図
２（ｋ）に示す解除信号ｋを先着優先回路５の各フリッ
プフロップ５１，５２に出力すると、フリップフロップ
５１では図２（ｉ）に示すように書き込みオーバーフロ
ー信号ｉの出力を停止する。
ーバーフロー信号ｉが出力されることにより、図２
（ｃ）の書き込みイネーブル信号ｃの出力が停止され、
続いて図２（ｄ）の読み出しイネーブル信号ｄが出力さ
れると、アップダウンカウンタ１は、クロック信号ｅに
基づき順次ｎ−１，ｎ−２とカウントダウンしてゆく。
また、このようなアンプダウンカウンタ１のカウントダ
ウン動作が行われている場合は、クロック信号ｅに同期
してメモリから順次データが読み出される。こうしたア
ップダウンカウンタ１のカウント動作が継続して順次ｌ
＋２，ｌ＋１，ｌとカウントダウンが行われているとき
に、デコード回路４が所定のカウント値ｌを入力して図
２（ｋ）に示す解除信号ｋを先着優先回路５の各フリッ
プフロップ５１，５２に出力すると、フリップフロップ
５１では図２（ｉ）に示すように書き込みオーバーフロ
ー信号ｉの出力を停止する。
【００１６】そして、読み出しイネーブル信号ｄの出力
が継続することにより、アップダウンカウンタ１のクロ
ック信号ｅに同期したカウントダウンがｌ−１，ｌ−
２，ｌ−３，・・・，３，２，とさらに継続しその出力
値が１になると、デコーダ回路３ではこれを検出して図
２（ｈ）に示すように「Ｌ」レベルの書き込みのアンダ
ーフロー信号ｈを出力する。このアンダーフロー信号ｈ
は先着優先回路５内のオアゲート５８，アンドゲート５
９を介してフリップフロップ５２の入力端子Ｄに入り、
この結果、フリップフロップ５２ではクロック信号ｅの
１クロック後にその出力端子Ｑから図２（ｊ）に示す
「Ｌ」レベルの書き込みアンダーフロー信号ｊを出力す
る。
が継続することにより、アップダウンカウンタ１のクロ
ック信号ｅに同期したカウントダウンがｌ−１，ｌ−
２，ｌ−３，・・・，３，２，とさらに継続しその出力
値が１になると、デコーダ回路３ではこれを検出して図
２（ｈ）に示すように「Ｌ」レベルの書き込みのアンダ
ーフロー信号ｈを出力する。このアンダーフロー信号ｈ
は先着優先回路５内のオアゲート５８，アンドゲート５
９を介してフリップフロップ５２の入力端子Ｄに入り、
この結果、フリップフロップ５２ではクロック信号ｅの
１クロック後にその出力端子Ｑから図２（ｊ）に示す
「Ｌ」レベルの書き込みアンダーフロー信号ｊを出力す
る。
【００１７】この書き込みアンダーフロー信号ｊの出力
により、図２（ｄ）の読み出しイネーブル信号ｄの出力
が停止されて、今度は図２（ｃ）の書き込みイネーブル
信号ｃの出力が開始され、この結果、アップダウンカウ
ンタ１のカウントアップ動作と共にメモリに対して順次
データの書き込みが行われる。
により、図２（ｄ）の読み出しイネーブル信号ｄの出力
が停止されて、今度は図２（ｃ）の書き込みイネーブル
信号ｃの出力が開始され、この結果、アップダウンカウ
ンタ１のカウントアップ動作と共にメモリに対して順次
データの書き込みが行われる。
【００１８】このように、本発明では、データの書き込
み及び読み出しの各位相差が０の前後でそれぞれオーバ
ーフロー信号及びアンダーフロー信号を出力するデコー
ド回路２，３と、各デコード回路２，３から出力される
信号のうち先に出力された信号を保持出力する先着優先
回路５とを有することにより、オーバーフロー及びアン
ダーフローを特定できることから、メモリに対するデー
タの書き込み及び読み出しの際に、書き込み位相と読み
出し位相との間の位相差が最適の値になるまでデータの
書き込み及び読み出しの何れかの動作を停止させること
が可能になり、この結果、メモリへのデータの読み書き
の際にデータの欠落及び重複を確実に防止することがで
きる。
み及び読み出しの各位相差が０の前後でそれぞれオーバ
ーフロー信号及びアンダーフロー信号を出力するデコー
ド回路２，３と、各デコード回路２，３から出力される
信号のうち先に出力された信号を保持出力する先着優先
回路５とを有することにより、オーバーフロー及びアン
ダーフローを特定できることから、メモリに対するデー
タの書き込み及び読み出しの際に、書き込み位相と読み
出し位相との間の位相差が最適の値になるまでデータの
書き込み及び読み出しの何れかの動作を停止させること
が可能になり、この結果、メモリへのデータの読み書き
の際にデータの欠落及び重複を確実に防止することがで
きる。
【００１９】
【発明の効果】以上説明したように本発明によれば、デ
ータの書き込み及び読み出しが行われるメモリに対して
出力される書き込みイネーブル信号と読み出しイネーブ
ル信号とに基づいて書き込み位相と読み出し位相の差を
アップダウンカウンタにより「０」から「ｎ−１」まで
の各値としてカウントし、第１のデコード回路はメモリ
にデータが書き込まれる際に値「０」から値「ｎ−１」
への方向にカウントアップするアップダウンカウンタの
出力値が値「ｎ−１」を示すときオーバーフロー信号を
出力する一方、第２のデコード回路はメモリからデータ
が読み出される際に値「ｎ−１」から値「０」の方向に
カウントダウンするアップダウンカウンタの出力値が値
「１」を示すときアンダーフロー信号を出力し、先着優
先回路は各デコード回路の各検出出力のうち先に検出さ
れた出力を入力してメモリに対するデータの書き込み停
止信号及び読み出し停止信号の何れか一方を保持出力す
るとともに、第３のデコード回路は、アップダウンカウ
ンタから出力される値「ｎ−１」，値「１」及び値
「０」以外の所定値を入力すると先着優先回路に保持出
力されている信号を解除するようにしたので、メモリに
対するデータの書き込み及び読み出しの際に、書き込み
位相と読み出し位相との間の位相差が最適の値になるま
で書き込み及び読み出しの何れかの動作を停止させるこ
とが可能になり、従って、メモリへのデータの読み書き
の際にデータの欠落及び重複を確実に防止することがで
きる。
ータの書き込み及び読み出しが行われるメモリに対して
出力される書き込みイネーブル信号と読み出しイネーブ
ル信号とに基づいて書き込み位相と読み出し位相の差を
アップダウンカウンタにより「０」から「ｎ−１」まで
の各値としてカウントし、第１のデコード回路はメモリ
にデータが書き込まれる際に値「０」から値「ｎ−１」
への方向にカウントアップするアップダウンカウンタの
出力値が値「ｎ−１」を示すときオーバーフロー信号を
出力する一方、第２のデコード回路はメモリからデータ
が読み出される際に値「ｎ−１」から値「０」の方向に
カウントダウンするアップダウンカウンタの出力値が値
「１」を示すときアンダーフロー信号を出力し、先着優
先回路は各デコード回路の各検出出力のうち先に検出さ
れた出力を入力してメモリに対するデータの書き込み停
止信号及び読み出し停止信号の何れか一方を保持出力す
るとともに、第３のデコード回路は、アップダウンカウ
ンタから出力される値「ｎ−１」，値「１」及び値
「０」以外の所定値を入力すると先着優先回路に保持出
力されている信号を解除するようにしたので、メモリに
対するデータの書き込み及び読み出しの際に、書き込み
位相と読み出し位相との間の位相差が最適の値になるま
で書き込み及び読み出しの何れかの動作を停止させるこ
とが可能になり、従って、メモリへのデータの読み書き
の際にデータの欠落及び重複を確実に防止することがで
きる。
【図１】 本発明に係るメモリ監視回路の構成を示すブ
ロック図である。
ロック図である。
【図２】 メモリ監視回路の各部の動作タイミングを示
すタイミングチャートである。
すタイミングチャートである。
１…アップダウンカウンタ、２〜４…デコード回路、５
…先着優先回路、５１，５２…フリップフロップ、５
３，５６，５９…アンドゲート、５４，５５，５７，５
８…オアゲート。
…先着優先回路、５１，５２…フリップフロップ、５
３，５６，５９…アンドゲート、５４，５５，５７，５
８…オアゲート。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/16 G06F 5/06 G11C 7/00 318
Claims (1)
- 【請求項１】 データの書き込み及び読み出しが行われ
るメモリに対し出力される書き込みイネーブル信号と読
み出しイネーブル信号とに基づいて書き込み位相と読み
出し位相の差をカウントし「０」から「ｎ−１」までの
各値として出力するアップダウンカウンタと、メモリに
データが書き込まれる際に値「０」から値「ｎ−１」へ
の方向にカウントアップするアップダウンカウンタの出
力値が値「ｎ−１」を示すときオーバーフロー信号を出
力する第１のデコード回路と、メモリからデータが読み
出される際に値「ｎ−１」から値「０」の方向にカウン
トダウンするアップダウンカウンタの出力値が値「１」
を示すときアンダーフロー信号を出力する第２のデコー
ド回路と、第１及び第２のデコード回路の各出力信号の
うち先に出力された信号を入力してこの先出力信号に対
応するデータの書き込み停止信号及び読み出し停止信号
の何れか一方を保持出力する先着優先回路と、アップダ
ウンカウンタから出力される値「ｎ−１」，値「１」及
び値「０」以外の所定値を入力すると先着優先回路に保
持出力されている信号を解除する第３のデコード回路と
を備えたことを特徴とするメモリ監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7239860A JP2959446B2 (ja) | 1995-09-19 | 1995-09-19 | メモリ監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7239860A JP2959446B2 (ja) | 1995-09-19 | 1995-09-19 | メモリ監視回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0981417A JPH0981417A (ja) | 1997-03-28 |
| JP2959446B2 true JP2959446B2 (ja) | 1999-10-06 |
Family
ID=17050963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7239860A Expired - Fee Related JP2959446B2 (ja) | 1995-09-19 | 1995-09-19 | メモリ監視回路 |
Country Status (1)
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-
1995
- 1995-09-19 JP JP7239860A patent/JP2959446B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0981417A (ja) | 1997-03-28 |
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