JPH07105073A - スクラッチパッドメモリ制御装置 - Google Patents
スクラッチパッドメモリ制御装置Info
- Publication number
- JPH07105073A JPH07105073A JP24679493A JP24679493A JPH07105073A JP H07105073 A JPH07105073 A JP H07105073A JP 24679493 A JP24679493 A JP 24679493A JP 24679493 A JP24679493 A JP 24679493A JP H07105073 A JPH07105073 A JP H07105073A
- Authority
- JP
- Japan
- Prior art keywords
- register
- write
- read
- scratch pad
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【構成】 ＳＰＭに対する書込みサイクル中およびＳＰ
Ｍに対する読出し禁止サイクル中のデータの保証を、マ
イクロプログラムによらずにハードウエアで行うことが
できるようにする。 【効果】 マイクロプログラムに対する制約を解除で
き、またマイクロプログラムのステップ数を削減でき
る。
Ｍに対する読出し禁止サイクル中のデータの保証を、マ
イクロプログラムによらずにハードウエアで行うことが
できるようにする。 【効果】 マイクロプログラムに対する制約を解除で
き、またマイクロプログラムのステップ数を削減でき
る。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に含まれ
ているスクラッチパッドメモリを制御するための制御装
置に関し、特にその書込みサイクルまたは読出し禁止サ
イクルを保証するための制御装置に関する。
ているスクラッチパッドメモリを制御するための制御装
置に関し、特にその書込みサイクルまたは読出し禁止サ
イクルを保証するための制御装置に関する。
【０００２】
【従来の技術】情報処理装置に含まれているスクラッチ
パッドメモリ（以下ＳＰＭと称す）は、一般的に大容量
であるため、ランダムアクセスメモリ（ＲＡＭ）で構成
されている。このため、次のような制約を受けている。
パッドメモリ（以下ＳＰＭと称す）は、一般的に大容量
であるため、ランダムアクセスメモリ（ＲＡＭ）で構成
されている。このため、次のような制約を受けている。
【０００３】（１） ＳＰＭに対する書込みサイクル中
は、書込みデータレジスタおよびアドレスレジスタおよ
びライトイネーブルレジスタの更新を抑止しなければな
らない。
は、書込みデータレジスタおよびアドレスレジスタおよ
びライトイネーブルレジスタの更新を抑止しなければな
らない。
【０００４】（２） ＳＰＭに対する書込みサイクル中
と、書込みサイクルの直後から読出しデータが不定とな
る一定のマシンサイクルの間は、ＳＰＭからの読出しを
禁止しなければならない。
と、書込みサイクルの直後から読出しデータが不定とな
る一定のマシンサイクルの間は、ＳＰＭからの読出しを
禁止しなければならない。
【０００５】スクラッチパッドメモリに対する従来の上
述の制約事項の保証は、マイクロプログラムによって行
われていた。図３は、このような従来のスクラッチパッ
ドメモリに対する制約事項の保証方式の一例を示すフロ
ーチャートである。
述の制約事項の保証は、マイクロプログラムによって行
われていた。図３は、このような従来のスクラッチパッ
ドメモリに対する制約事項の保証方式の一例を示すフロ
ーチャートである。
【０００６】図３のフローチャートは、書込みサイクル
が２マシンサイクルであり、書込みサイクルの直後の２
マシンサイクルが読出し禁止となるＲＡＭをＳＰＭとし
て使用した場合に、ＳＰＭに対する書込み後から最も早
いタイミングでＳＰＭを読出すときの制御方法を示して
いる。
が２マシンサイクルであり、書込みサイクルの直後の２
マシンサイクルが読出し禁止となるＲＡＭをＳＰＭとし
て使用した場合に、ＳＰＭに対する書込み後から最も早
いタイミングでＳＰＭを読出すときの制御方法を示して
いる。
【０００７】すなわち、まずステップ４１において、Ｓ
ＰＭに対する書込みを指示し、同時に、（１）の制約事
項を保証するため、書込みデータレジスタおよびアドレ
スレジスタおよびライトイネーブルレジスタの更新を抑
止する。続いて、（２）の制約事項を保証するため、ス
テップ４２〜４４において、読出しデータレジスタの更
新を抑止する。この後、ＳＰＭからの読出し禁止が終了
するステップ４５においてＳＰＭの読出し指示が発行可
能となる。
ＰＭに対する書込みを指示し、同時に、（１）の制約事
項を保証するため、書込みデータレジスタおよびアドレ
スレジスタおよびライトイネーブルレジスタの更新を抑
止する。続いて、（２）の制約事項を保証するため、ス
テップ４２〜４４において、読出しデータレジスタの更
新を抑止する。この後、ＳＰＭからの読出し禁止が終了
するステップ４５においてＳＰＭの読出し指示が発行可
能となる。
【０００８】
【発明が解決しようとする課題】上述したような従来の
ＳＰＭに対する制約事項の保証手段は、マイクロプログ
ラムによって各レジスタの更新を抑止しなければなら
ず、また、ＳＰＭに対する書込み後から一定のマシンサ
イクルを経過した後でなければＳＰＭに対して読出しの
指示を発行してはならないというマイクロプログラムに
対する制約を設けなければならないため、ステップ４２
〜４４のような保証サイクルを加える必要があり、従っ
てマイクロプログラムのステップ数が増えるという問題
点を有している。
ＳＰＭに対する制約事項の保証手段は、マイクロプログ
ラムによって各レジスタの更新を抑止しなければなら
ず、また、ＳＰＭに対する書込み後から一定のマシンサ
イクルを経過した後でなければＳＰＭに対して読出しの
指示を発行してはならないというマイクロプログラムに
対する制約を設けなければならないため、ステップ４２
〜４４のような保証サイクルを加える必要があり、従っ
てマイクロプログラムのステップ数が増えるという問題
点を有している。
【０００９】
【課題を解決するための手段】本発明のスクラッチパッ
ドメモリ制御装置は、情報処理装置に含まれているスク
ラッチパッドメモリに対する書込み指示信号が出力され
たタイミングを保持するレジスタと、前記書込み指示信
号が出力された時点からの経過マシンサイクルを計数す
るカウンタと、前記スクラッチパッドメモリの読出しデ
ータレジスタに対する更新指示信号が出力されたタイミ
ングが読出し禁止サイクル中のタイミングであるか否か
を前記カウンタの出力によって判定する判定部とを設
け、前記レジスタからの出力によって前記スクラッチパ
ッドメモリに対する書込みサイクルの一定のマシンサイ
クルの間前記情報処理装置の動作を停止させて前記スク
ラッチパッドメモリに対する書込みサイクルを保証し、
前記スクラッチパッドメモリに対する読出し禁止サイク
ル中であるとき前記判定部からの出力によって前記スク
ラッチパッドメモリに対する読出しサイクルの一定のマ
シンサイクルの間前記情報処理装置の動作を停止し、前
記情報処理装置の動作を再開した後前記スクラッチパッ
ドメモリから読出しデータレジスタにデータを読出すこ
とによって前記スクラッチパッドメモリの読出し禁止サ
イクルを保証することを含むものである。
ドメモリ制御装置は、情報処理装置に含まれているスク
ラッチパッドメモリに対する書込み指示信号が出力され
たタイミングを保持するレジスタと、前記書込み指示信
号が出力された時点からの経過マシンサイクルを計数す
るカウンタと、前記スクラッチパッドメモリの読出しデ
ータレジスタに対する更新指示信号が出力されたタイミ
ングが読出し禁止サイクル中のタイミングであるか否か
を前記カウンタの出力によって判定する判定部とを設
け、前記レジスタからの出力によって前記スクラッチパ
ッドメモリに対する書込みサイクルの一定のマシンサイ
クルの間前記情報処理装置の動作を停止させて前記スク
ラッチパッドメモリに対する書込みサイクルを保証し、
前記スクラッチパッドメモリに対する読出し禁止サイク
ル中であるとき前記判定部からの出力によって前記スク
ラッチパッドメモリに対する読出しサイクルの一定のマ
シンサイクルの間前記情報処理装置の動作を停止し、前
記情報処理装置の動作を再開した後前記スクラッチパッ
ドメモリから読出しデータレジスタにデータを読出すこ
とによって前記スクラッチパッドメモリの読出し禁止サ
イクルを保証することを含むものである。
【００１０】すなわち、本発明のスクラッチパッドメモ
リ制御装置は、スクラッチパッドメモリに対する書込み
データを保持する書込みデータレジスタと、書込み指示
信号を入力して前記スクラッチパッドメモリに対する指
示信号を出力するライトイネーブルレジスタと、前記ス
クラッチパッドメモリのアドレスを保持し前記ライトイ
ネーブルレジスタによって指示されたタイミングで前記
アドレスを前記スクラッチパッドメモリに出力するアド
レスレスタと、読出し指示信号を入力して更新信号を出
力する更新指示レジスタと、前記スクラッチパッドメモ
リの前記アドレスレジスタで指定されたアドレスから読
出したデータを前記更新信号によって指示されたタイミ
ングで格納する読出しデータレジスタと、前記書込み指
示信号を入力してそれぞれ１マシンサイクルおよび２マ
シンサイクルおよび３マシンサイクルだけ遅延させる第
一および第二および第三の遅延レジスタと、前記読出し
指示信号を入力してそれを遅延させる第三のレジスタ
と、前記第一および第二および第三の遅延レジスタの出
力信号を入力する第一のオアゲートと、前記第二および
第三の遅延レジスタの出力信号を入力する第二のオアゲ
ートと、前記第一のオアゲートの出力信号および第四の
遅延レジスタの出力信号を入力する第一のアンドゲート
と、前記第二のオアゲートの出力信号および前記読出し
指示信号を入力する第二のアンドゲートと、前記第一お
よび第二のアンドゲートの出力信号並びに前記書込み指
示信号を入力する第三のオアゲートと、前記第三のオア
ゲートの出力信号を入力して前記第四の遅延レジスタお
よび前記更新指示レジスタおよび前記読出しデータレジ
スタに対してホールド信号を出力する装置停止指示レジ
スタとを備えたものである。
リ制御装置は、スクラッチパッドメモリに対する書込み
データを保持する書込みデータレジスタと、書込み指示
信号を入力して前記スクラッチパッドメモリに対する指
示信号を出力するライトイネーブルレジスタと、前記ス
クラッチパッドメモリのアドレスを保持し前記ライトイ
ネーブルレジスタによって指示されたタイミングで前記
アドレスを前記スクラッチパッドメモリに出力するアド
レスレスタと、読出し指示信号を入力して更新信号を出
力する更新指示レジスタと、前記スクラッチパッドメモ
リの前記アドレスレジスタで指定されたアドレスから読
出したデータを前記更新信号によって指示されたタイミ
ングで格納する読出しデータレジスタと、前記書込み指
示信号を入力してそれぞれ１マシンサイクルおよび２マ
シンサイクルおよび３マシンサイクルだけ遅延させる第
一および第二および第三の遅延レジスタと、前記読出し
指示信号を入力してそれを遅延させる第三のレジスタ
と、前記第一および第二および第三の遅延レジスタの出
力信号を入力する第一のオアゲートと、前記第二および
第三の遅延レジスタの出力信号を入力する第二のオアゲ
ートと、前記第一のオアゲートの出力信号および第四の
遅延レジスタの出力信号を入力する第一のアンドゲート
と、前記第二のオアゲートの出力信号および前記読出し
指示信号を入力する第二のアンドゲートと、前記第一お
よび第二のアンドゲートの出力信号並びに前記書込み指
示信号を入力する第三のオアゲートと、前記第三のオア
ゲートの出力信号を入力して前記第四の遅延レジスタお
よび前記更新指示レジスタおよび前記読出しデータレジ
スタに対してホールド信号を出力する装置停止指示レジ
スタとを備えたものである。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明の一実施例を示すブロック図
である。
である。
【００１３】図１の実施例は、書込みサイクルが２マシ
ンサイクルであり、書込みサイクルの直後の２マシンサ
イクルが読出し禁止となるＲＡＭをＳＰＭとして使用し
た場合の例である。
ンサイクルであり、書込みサイクルの直後の２マシンサ
イクルが読出し禁止となるＲＡＭをＳＰＭとして使用し
た場合の例である。
【００１４】図１において、スクラッチパッドメモリ
（ＳＰＭ）１１に書込まれるデータは、書込みデータレ
ジスタ１に保持され、ライトイネーブルレジスタ４によ
って指示されたタイミングでアドレスレジスタ５で指定
されたＳＰＭ１１のアドレスに格納される。ライトイネ
ーブルレジスタ４は、マイクロプログラムによるＳＰＭ
１１に対する書込み指示信号１０１を入力し、ＳＰＭ１
１に対して指示信号１０３を出力するレジスタである。
（ＳＰＭ）１１に書込まれるデータは、書込みデータレ
ジスタ１に保持され、ライトイネーブルレジスタ４によ
って指示されたタイミングでアドレスレジスタ５で指定
されたＳＰＭ１１のアドレスに格納される。ライトイネ
ーブルレジスタ４は、マイクロプログラムによるＳＰＭ
１１に対する書込み指示信号１０１を入力し、ＳＰＭ１
１に対して指示信号１０３を出力するレジスタである。
【００１５】ＳＰＭ１１に格納されているデータは、ア
ドレスレジスタ５で指定されたアドレス１０４から、更
新指示レジスタ３によって指示されたタイミングで読出
されて読出しデータレジスタ２に格納される。更新指示
レジスタ３は、マイクロプログラムによる読出し指示信
号１００を入力し、読出しデータレジスタ２に対して更
新信号１０２を出力する。
ドレスレジスタ５で指定されたアドレス１０４から、更
新指示レジスタ３によって指示されたタイミングで読出
されて読出しデータレジスタ２に格納される。更新指示
レジスタ３は、マイクロプログラムによる読出し指示信
号１００を入力し、読出しデータレジスタ２に対して更
新信号１０２を出力する。
【００１６】ブロック１２は、本実施例の骨子となる部
分である。レジスタ７および８および９は、それぞれ書
込み指示信号１０１を１マシンサイクルおよび２マシン
サイクルおよび３マシンサイクルだけ遅延させるレジス
タであり、ＳＰＭ１１に対する書込みサイクルの開始時
点からの経過マシンサイクル数を保持している。レジス
タ６は、ＳＰＭからの読出し指示が出力されたタイミン
グを示すレジスタである。
分である。レジスタ７および８および９は、それぞれ書
込み指示信号１０１を１マシンサイクルおよび２マシン
サイクルおよび３マシンサイクルだけ遅延させるレジス
タであり、ＳＰＭ１１に対する書込みサイクルの開始時
点からの経過マシンサイクル数を保持している。レジス
タ６は、ＳＰＭからの読出し指示が出力されたタイミン
グを示すレジスタである。
【００１７】レジスタ６〜９の出力信号および読出し指
示信号１００および書込み指示信号１０１は、３個のオ
アゲート２０および２個のアンドゲート２１を組合わせ
た判定回路によってタイミング判定がなされ、装置停止
指示レジスタ１０を点灯する。本判定回路によって検出
されるタイミングは次のものである。
示信号１００および書込み指示信号１０１は、３個のオ
アゲート２０および２個のアンドゲート２１を組合わせ
た判定回路によってタイミング判定がなされ、装置停止
指示レジスタ１０を点灯する。本判定回路によって検出
されるタイミングは次のものである。
【００１８】（１） ＳＰＭ１１に対する書込みサイク
ル中。
ル中。
【００１９】（２） ＳＰＭ１１に対する読出し禁止サ
イクル中にＳＰＭ１１から読出そうとしたとき。
イクル中にＳＰＭ１１から読出そうとしたとき。
【００２０】次に、上述のように構成したスクラッチパ
ッドメモリ制御装置の動作について説明する。
ッドメモリ制御装置の動作について説明する。
【００２１】まず、ＳＰＭ１１に対する書込み動作につ
いて説明する。
いて説明する。
【００２２】マイクロプログラムは、ＳＰＭ１１に対す
る書込み指示信号１０１によりライトイネーブルレジス
タ４を点灯させる。このとき同時に、装置停止指示レジ
スタ１０も１マシンサイクルの間だけ点灯する。これは
上述の（１）のタイミングに相当し、点灯するマシンサ
イクル数は、（ＳＰＭ１１に対する書込みマシンサイク
ル数−１）である。（本実施例においては、ＳＰＭ１１
に対する書込みマシンサイクル数は２である。）装置停
止指示レジスタ１０の出力のホールド信号１０５は、制
御記憶部（図示省略）を含む各レジスタの送信を抑止
し、装置の動作を１マシンサイクルの間だけ停止させ
る。これにより、書込みデータレジスタ１およびライト
イネーブルレジスタ４およびアドレスレジスタ５は、２
マシンサイクルの書込みマシンサイクル中、同じ値を保
持する。これによって書込みサイクル中のデータは保証
される。
る書込み指示信号１０１によりライトイネーブルレジス
タ４を点灯させる。このとき同時に、装置停止指示レジ
スタ１０も１マシンサイクルの間だけ点灯する。これは
上述の（１）のタイミングに相当し、点灯するマシンサ
イクル数は、（ＳＰＭ１１に対する書込みマシンサイク
ル数−１）である。（本実施例においては、ＳＰＭ１１
に対する書込みマシンサイクル数は２である。）装置停
止指示レジスタ１０の出力のホールド信号１０５は、制
御記憶部（図示省略）を含む各レジスタの送信を抑止
し、装置の動作を１マシンサイクルの間だけ停止させ
る。これにより、書込みデータレジスタ１およびライト
イネーブルレジスタ４およびアドレスレジスタ５は、２
マシンサイクルの書込みマシンサイクル中、同じ値を保
持する。これによって書込みサイクル中のデータは保証
される。
【００２３】次に、ＳＰＭ１１に対する書込み後の読出
し動作について説明する。
し動作について説明する。
【００２４】レジスタ７および８および９は、ホールド
信号１０５によってはホールドされないレジスタであ
る。これらのうち、レジスタ８および９のいずれかが点
灯中に読出し指示信号１００が出力されると、装置停止
指示レジスタ１０が点灯する。また、レジスタ７および
８および９のいずれかが点灯中に読出し指示信号１００
を遅延させるレジスタ６が点灯すると、装置停止指示レ
ジスタ１０が点灯する。これらは上述の（２）のタイミ
ングに相当する。
信号１０５によってはホールドされないレジスタであ
る。これらのうち、レジスタ８および９のいずれかが点
灯中に読出し指示信号１００が出力されると、装置停止
指示レジスタ１０が点灯する。また、レジスタ７および
８および９のいずれかが点灯中に読出し指示信号１００
を遅延させるレジスタ６が点灯すると、装置停止指示レ
ジスタ１０が点灯する。これらは上述の（２）のタイミ
ングに相当する。
【００２５】装置停止指示レジスタ１０の出力のホール
ド信号１０５により、更新指示レジスタ３およびアドレ
スレジスタ５および読出しデータレジスタ２は、更新を
抑止される。この場合、ホールド信号１０５は、更新信
号１０２よりも優先される。すなわち、ＳＰＭ１１から
読出しデータレジスタ２に対してデータが転送されるの
は、ホールド信号１０５の解除後である。これにより、
ＳＰＭ１１に対する書込み直後から２マシンサイクルの
間は、ＳＰＭ１１からのデータの読出しが抑止されるた
め、不定なデータが読出しデータレジスタ２に格納され
るのが防止される。
ド信号１０５により、更新指示レジスタ３およびアドレ
スレジスタ５および読出しデータレジスタ２は、更新を
抑止される。この場合、ホールド信号１０５は、更新信
号１０２よりも優先される。すなわち、ＳＰＭ１１から
読出しデータレジスタ２に対してデータが転送されるの
は、ホールド信号１０５の解除後である。これにより、
ＳＰＭ１１に対する書込み直後から２マシンサイクルの
間は、ＳＰＭ１１からのデータの読出しが抑止されるた
め、不定なデータが読出しデータレジスタ２に格納され
るのが防止される。
【００２６】図２は、図１の実施例のマイクロプログラ
ムによる制御手順を示すフローチャートで、ＳＰＭに対
する書込み後から最も早いタイミングでＳＰＭを読出す
ときの制御手順を示している。
ムによる制御手順を示すフローチャートで、ＳＰＭに対
する書込み後から最も早いタイミングでＳＰＭを読出す
ときの制御手順を示している。
【００２７】図２に示すように、ステップ３１において
ＳＰＭ１１に対する書込み指示を発行した直後、ステッ
プ３２においてＳＰＭ１１に対する読出し指示を発行す
ることが可能であり、従来例のように、読出しデータレ
ジスタの更新を抑止するためのステップを必要としな
い。
ＳＰＭ１１に対する書込み指示を発行した直後、ステッ
プ３２においてＳＰＭ１１に対する読出し指示を発行す
ることが可能であり、従来例のように、読出しデータレ
ジスタの更新を抑止するためのステップを必要としな
い。
【００２８】
【発明の効果】以上説明したように、本発明のスクラッ
チパッドメモリ制御装置は、ＳＰＭに対する書込みサイ
クル中およびＳＰＭに対する読出し禁止サイクル中のデ
ータの保証を、マイクロプログラムによらずにハードウ
エアで行うことができるようにすることにより、マイク
ロプログラムに対する制約を解除でき、またマイクロプ
ログラムのステップ数を削減できるという効果がある。
チパッドメモリ制御装置は、ＳＰＭに対する書込みサイ
クル中およびＳＰＭに対する読出し禁止サイクル中のデ
ータの保証を、マイクロプログラムによらずにハードウ
エアで行うことができるようにすることにより、マイク
ロプログラムに対する制約を解除でき、またマイクロプ
ログラムのステップ数を削減できるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の実施例のマイクロプログラムによる制御
手順を示すフローチャートである。
手順を示すフローチャートである。
【図３】従来のスクラッチパッドメモリに対する制約事
項の保証方式の一例を示すフローチャートである。
項の保証方式の一例を示すフローチャートである。
１ 書込みデータレジスタ ２ 読出しデータレジスタ ３ 更新指示レジスタ ４ ライトイネーブルレジスタ ５ アドレスレジスタ ６〜９ レジスタ １０ 装置停止指示レジスタ １１ スクラッチパッドメモリ（ＳＰＭ） １２ ブロック ２０ オアゲート ２１ アンドゲート ３１〜３２・４１〜４５ ステップ １００ 書込み指示信号 １０１ 書込み指示信号 １０２ 更新信号 １０３ 指示信号 １０４ アドレス １０５ ホールド信号
Claims (2)
- 【請求項１】 情報処理装置に含まれているスクラッチ
パッドメモリに対する書込み指示信号が出力されたタイ
ミングを保持するレジスタと、前記書込み指示信号が出
力された時点からの経過マシンサイクルを計数するカウ
ンタと、前記スクラッチパッドメモリの読出しデータレ
ジスタに対する更新指示信号が出力されたタイミングが
読出し禁止サイクル中のタイミングであるか否かを前記
カウンタの出力によって判定する判定部とを設け、前記
レジスタからの出力によって前記スクラッチパッドメモ
リに対する書込みサイクルの一定のマシンサイクルの間
前記情報処理装置の動作を停止させて前記スクラッチパ
ッドメモリに対する書込みサイクルを保証し、前記スク
ラッチパッドメモリに対する読出し禁止サイクル中であ
るとき前記判定部からの出力によって前記スクラッチパ
ッドメモリに対する読出しサイクルの一定のマシンサイ
クルの間前記情報処理装置の動作を停止し、前記情報処
理装置の動作を再開した後前記スクラッチパッドメモリ
から読出しデータレジスタにデータを読出すことによっ
て前記スクラッチパッドメモリの読出し禁止サイクルを
保証することを含むことを特徴とするスクラッチパッド
メモリ制御装置。 - 【請求項２】 スクラッチパッドメモリに対する書込み
データを保持する書込みデータレジスタと、書込み指示
信号を入力して前記スクラッチパッドメモリに対する指
示信号を出力するライトイネーブルレジスタと、前記ス
クラッチパッドメモリのアドレスを保持し前記ライトイ
ネーブルレジスタによって指示されたタイミングで前記
アドレスを前記スクラッチパッドメモリに出力するアド
レスレスタと、読出し指示信号を入力して更新信号を出
力する更新指示レジスタと、前記スクラッチパッドメモ
リの前記アドレスレジスタで指定されたアドレスから読
出したデータを前記更新信号によって指示されたタイミ
ングで格納する読出しデータレジスタと、前記書込み指
示信号を入力してそれぞれ１マシンサイクルおよび２マ
シンサイクルおよび３マシンサイクルだけ遅延させる第
一および第二および第三の遅延レジスタと、前記読出し
指示信号を入力してそれを遅延させる第三のレジスタ
と、前記第一および第二および第三の遅延レジスタの出
力信号を入力する第一のオアゲートと、前記第二および
第三の遅延レジスタの出力信号を入力する第二のオアゲ
ートと、前記第一のオアゲートの出力信号および第四の
遅延レジスタの出力信号を入力する第一のアンドゲート
と、前記第二のオアゲートの出力信号および前記読出し
指示信号を入力する第二のアンドゲートと、前記第一お
よび第二のアンドゲートの出力信号並びに前記書込み指
示信号を入力する第三のオアゲートと、前記第三のオア
ゲートの出力信号を入力して前記第四の遅延レジスタお
よび前記更新指示レジスタおよび前記読出しデータレジ
スタに対してホールド信号を出力する装置停止指示レジ
スタとを備えることを特徴とするスクラッチパッドメモ
リ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24679493A JPH07105073A (ja) | 1993-10-01 | 1993-10-01 | スクラッチパッドメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24679493A JPH07105073A (ja) | 1993-10-01 | 1993-10-01 | スクラッチパッドメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07105073A true JPH07105073A (ja) | 1995-04-21 |
Family
ID=17153774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24679493A Withdrawn JPH07105073A (ja) | 1993-10-01 | 1993-10-01 | スクラッチパッドメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105073A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114265670A (zh) * | 2022-03-02 | 2022-04-01 | 阿里云计算有限公司 | 一种内存块整理方法、介质及计算设备 |
-
1993
- 1993-10-01 JP JP24679493A patent/JPH07105073A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114265670A (zh) * | 2022-03-02 | 2022-04-01 | 阿里云计算有限公司 | 一种内存块整理方法、介质及计算设备 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100274326B1 (ko) | 중복기재를 방지하는 기록병행 | |
| KR960005605A (ko) | 반도체 기억장치 | |
| JPH06139191A (ja) | バスサイクルタイミング制御回路 | |
| JPH07105073A (ja) | スクラッチパッドメモリ制御装置 | |
| JP3142084B2 (ja) | 情報処理装置 | |
| JPS58105363A (ja) | 記憶装置 | |
| JP2959446B2 (ja) | メモリ監視回路 | |
| JPH0447350A (ja) | 主記憶読み出し応答制御方式 | |
| JPH09146769A (ja) | パイプライン処理装置 | |
| JPH06103171A (ja) | 記憶装置 | |
| JPH087562A (ja) | ダイナミックランダムアクセスメモリ | |
| JP2919176B2 (ja) | リクエスト受付制御回路 | |
| JP2584528Y2 (ja) | 情報処理装置 | |
| JPH0247785B2 (ja) | Paipurainseigyokairo | |
| JPH03134754A (ja) | データ処理装置 | |
| JPH03211655A (ja) | 多段ウェイト制御中央処理装置 | |
| JPH02310660A (ja) | Ｉ／ｏアクセス方式 | |
| JPH01318128A (ja) | キャッシュ・エラー処理方式 | |
| JPS62194282A (ja) | 画像メモリ書込み制御回路 | |
| JPS59144090A (ja) | スタツクメモリ装置 | |
| JPH05341988A (ja) | プロセッサ | |
| JPH04137148A (ja) | ライト突き放し制御装置 | |
| JPH06290581A (ja) | ファースト・イン・ファースト・アウトメモリ書き込み 制御方式 | |
| JPH0321941B2 (ja) | ||
| JPH01283635A (ja) | バッファ制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001226 |