JPH0247785B2 - Paipurainseigyokairo - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は、パイプライン方式を用いたベクトル
データ処理装置において、ベクトルレジスタに連
鎖が生じた時のパイプライン制御回路に関する。

(b) 技術の背景 第１図に、本発明に関連するベクトルデータ処
理装置の概略図を示す。

ベクトルデータ処理のプロセスとしては、先ず
主記憶装置１からデータバツフア２を通して、ベ
クトルデータがベクトルレジスタ３にロードされ
る。次に、該ベクトルレジスタ３上のロードデー
タが演算パイプライン４に供給され、演算を施さ
れた後、その演算結果が再びベクトルレジスタ３
上に書き込まれると云うものである。

今、ここで、次の場合について考えて見る。即
ち、ロード命令の次の命令が、演算命令、或いは
ストア命令であり、且つこの命令が上記ロード命
令によつて、ベクトルレジスタ３上に書き込まれ
たデータを使用する場合である。

このような状態を“ベクトルレジスタが連鎖し
ている”と言い、第２図のように表す。

この場合においても、ベクトルロードデータの
全要素がベクトルレジスタ３に書き込まれてか
ら、次の演算、或いはストア命令を起動させれば
全く問題はなく、後述する本発明の手法も必要な
くなる。

所が、上記方法でベクトル命令を実行しようと
すると、第３図に示すように、ベクトルロード命
令の完了迄、次の命令を実行するパイプラインは
待たされることになり、大量のベクトルデータを
一命令で処理するベクトルデータ処理装置におい
ては、著しい性能の低下を招くことになる。

この為、ベクトルデータ処理装置においては、
通常第２図に示すように、ロードパイプラインと
演算（ストア）パイプライン４を平行して動作さ
せるようにしている。

この場合においても、ベクトルロード命令を実
行中、主記憶装置１から毎サイクル確実に、ベク
トルレジスタ３上にベクトルデータが供給されれ
ば別に問題はないが、主記憶装置１をアクセスす
る際には、主記憶装置１を構成するバンクをアク
セスする場合に生ずるバンク衝突や、データバス
の競合の結果、優先順位が低くてベクトルデータ
を読み取ることができない場合があり、この時は
ベクトルデータがベクトルレジスタ３上に毎サイ
クル供給されないことになる。

所が、演算（ストア）パイプライン４では、毎
サイクル、ベクトルデータ処理を続けようとす
る。このことは、何れはベクトルレジスタ３上の
ロードデータは涸渇し、正常な演算（ストア）処
理ができなくなることを意味する。

そこで、このような場合に対処する為に必要な
ベクトルデータが、ベクトルレジスタ３上にロー
ドされるのを待つ意味で、演算（ストア）パイプ
ライン４を一定のサイクルだけ停止させ、ベクト
ルレジスタ３よりベクトルデータが読み出される
のを一時的に中断するような制御が必要になつて
くる。

このような制御を可能とする為に、第４図のよ
うな構成を考える。第４図において、１〜４は第
１図で説明したものと同じものであり、５が命令
処理部、６がパイプライン制御部である。

ここで、主記憶装置１からベクトルレジスタ３
へのロードデータのバス幅は、複数エレメント分
あるものとし、又、ベクトルレジスタ３へのデー
タ書き込みタイミングは規定されているものとす
る。この為には、主記憶装置１とベクトルレジス
タ３の間にデータバツフア２を設けて、ベクトル
データを一時保持しておく必要がある。この時、
該データバツフア２は一定のサイクル数だけ、ベ
クトルデータを保持できるものとする。以下、上
記中断制御の概略を説明する。

先ず、命令処理部５からパイプライン制御部６
に各種連鎖情報が送出され、この情報に基づいて
パイプライン制御部６は演算（ストア）パイプラ
インを停止するかどうかを決定する。

該連鎖情報には、‘ベクトルレジスタ書き込
み開始信号’、‘ベクトルレジスタ書き込み終
了信号’、‘エレメント有効化信号’及び‘
ベクトルレジスタ連鎖検出信号’等がある。

第５図に示すように、はベクトルレジスタ３
に、最初のエレメントが書き込まれるタイミング
でオンとなる信号であり、は最後のエレメント
が書き込まれるタイミングでオンとなる信号であ
り、は書き込まれるエレメントが有効であるこ
とを示す信号である。従つて、〜の間でが
オフになると、ベクトルロードデータが連続して
ベクトルレジスタ３に送られていない状態である
ことを意味する。は演算（ストア）パイプライ
ン４がベクトルレジスタ３の最初のエレメントを
読み出そうとするタイミングでオンとなる信号で
ある。よつて、〜の信号は命令処理部５から
パイプライン制御部６へ、毎サイクル送出され、
その度に演算（ストア）パイプライン４を停止さ
せるかどうかが決められる。

前述したように、ベクトルレジスタ３にベクト
ルデータを書き込むタイミング、及びベクトルレ
ジスタ３からベクトルデータを読み出すタイミン
グはエレメントにより固定であるから、一旦停止
すると、次のタイミングが来る迄、演算（スト
ア）パイプライン４は停止した侭であり、その間
に主記憶装置１より読み出されたベクトルデータ
はベクトルレジスタ３には書き込まれないで、デ
ータバツフア２に保持されるように動作する。

そして、停止が解除になつた時、ベクトルレジ
スタ３へのベクトルデータの書き込み、及び読み
出しが開始される。このように制御することによ
り、ベクトルロード命令と演算（ストア）命令と
の順序性を保つことができる。

ここで、主記憶装置１からベクトルレジスタ３
に書き込むタイミングが固定であることの意味を
詳しく説明する。ベクトルレジスタ３は複数個の
バンクと呼ばれる部分に分かれており、それぞれ
のバンクに書き込むタイミングは規定されてい
る。

今、一例として８個のバンクに分けられている
ベクトルレジスタ３を第６図に示し、それぞれの
バンクに書き込むタイミングをＴ０，Ｔ１，…，
Ｔ７とする。Ｔ０はバンク０に書き込むタイミン
グを示し、Ｔ１はバンク１に書き込むタイミング
であることを意味する。そして、Ｔ７でバンク７
に書き込むと、次はＴ０へ戻り、バンク０に書き
込みを行い、以後同じことを繰り返して、順次各
バンクに書き込むように動作する。

この時（即ち、Ｔ７からＴ０に戻つた時）、当
然ベクトルレジスタ３をアクセスするアドレスは
更新（＋１）される。ここで、若し、該ベクトル
レジスタ３に対して主記憶装置１からベクトルデ
ータが供給されなくなつた時（但し、非同期に起
きる）、次のバンクに書き込むことはできないか
ら、この場合は８サイクル待たなければならない
ことになる。

例えば、若しT2のタイミングでバンク２に書
き込んだ直後に、前述のエレメント有効化信号
がオフとなつたと仮定する。該エレメント有効化
信号の無効化が１サイクルで終わつたとして
も、今度書き込むタイミングはＴ４であり、バン
ク４に書き込むことはできるが、これではバンク
３を飛び越してバンク４に書き込んでいることに
なり、順次ベクトルレジスタ３の各バンクに書き
込んでいることはならない。

従つて、主記憶装置１からベクトルレジスタ３
に対するデータ転送の中断が１サイクルだけであ
つても余り意味を待たないことになる。その為、
次のＴ３のタイミングが巡回してくる迄（即ち、
本例では８サイクル）、当該書き込み動作を停止
するように制御され、この間の主記憶装置１から
のベクトルデータはデータバツフア２に蓄積され
ることになる。

この結果、該ベクトルレジスタ３からベクトル
ロードデータを読み出す演算（ストア）パイプラ
インも、上記８サイクルの間、読み出し動作を中
断する必要があるが、この中断動作は当該演算
（ストア）の動作とは非同期的に発生する為、該
演算（ストア）パイプラインにおける中断動作の
把握が困難である云う問題を持つていた。

本発明は、例えばベクトルロード命令によつ
て、主記憶装置１からベクトルレジスタ３にデー
タ転送が行われている時に、該データ転送の中断
が発生すると、例え１サイクルの中断であつて
も、１パイプラインサイクル（例えば、８サイク
ル）の間、データ転送の中断を行つて、次のサイ
クルからベクトルレジスタ３にデータ転送を再開
するような制御機構を備えているベクトルデータ
処理装置において、該ベクトルレジスタが連鎖し
ている場合、次の演算（ストア）パイプライン
も、１パイプラインサイクル停止状態とする必要
があることに着目して、該演算（ストア）パイプ
ラインに障害が発生した時の原因を追跡するのに
効果的な擬似障害発生回路として、任意のタイミ
ングから１パイプラインサイクル、当該演算（ス
トア）パイプラインを疑似的に停止させるパイプ
ライン制御回路を構成して、当該演算（ストア）
パイプラインでの障害追跡を容易にしようとする
ものである。

(c) 従来技術と問題点 従来採られてきたパイプライン制御回路の一例
を第７図に示す。

第７図において、〜は前述の連鎖情報であ
り、はベクトルレジスタ書き込み開始信号、
はベクトルレジスタ書き込み終了信号、はエレ
メント有効信号、はベクトルレジスタ連鎖検出
信号で、第４図で説明した命令処理部５から当該
パイプライン制御部６に送出されてくるものであ
る。

今、端子ａにベクトルレジスタ書き込み開始信
号が入力され、オア回路６１を通して、ラツチ
Ａ６２がセツトされると、このタイミングにおい
ては端子ｂのベクトルレジスタ書き込み終了信号
は入力されていないので、否定回路６４の出力
は論理‘1'の侭であり、アンド回路６３において
論理積がとれる為、オア回路６１を通して、ラツ
チＡ６２をオンの侭に保持するように動作する。

この状態で、端子ｄにエレメント有効信号
が、１エレメント毎に入力されると、該有効信号
が続く限り、ラツチＢ６８はオンの状態を続け
ることになる。

ここで、端子ｃにレジスタ連鎖検出信号が入
力されると、オア回路６６を通してラツチＣ６７
がオンとなり、その出力信号はアンド回路６５で
論理積がとれ、該ラツチＣ６７の出力を保持する
ように動作する。

この時点で、若しエレメント有効信号が途切
れると、アンド回路６９の出力は論理‘1'とな
り、固定サイクルホールド回路Ｄ６０が起動さ
れ、演算（ストア）パイプラインのサイクル数
（８サイクル）だけ、クロツクを停止するように
制御される。

そして、最後に端子ｂより、ベクトルレジスタ
書き込み終了信号が入力されると、否定回路６
４が‘0'に反転することにより、アンド回路６
３，６５が閉塞され、ラツチＡ６２、ラツチＣ６
７に対する保持ループが切断される結果、ラツチ
Ａ６２、ラツチＣ６７はリセツトされて、初期状
態に戻るように動作する。

第８図は、上記動作をタイムチヤートで示した
もので、はベクトルレジスタ書き込み開始信
号、はベクトルレジスタ書き込み終了信号、
はエレメント有効信号、はレジスタ連鎖検出信
号である。そして、ＡはラツチＡの出力信号、Ｂ
はラツチＢの出力信号、ＣはラツチＣの出力信
号、Ｄは固定サイクルホールド回路の出力信号を
示している。

本タイムチヤートを見ることにより、上記第７
図で説明した動作が良く理解できる。

次に第９図において、第７図で説明した固定サ
イクルホールド回路６０の具体例を示す。

ここで、（１）は３ビツトのカウンタであつて、
毎サイクル毎に＋１される。

（２）は上記（１）のコピーレジスタであつ
て、（３）がオンになつた時、その時の状態を８
サイクル間保持するように動作する。

（３）はパイプライン停止信号をホールドする
レジスタ（HR）で、一度パイプラインを停止状
態にすると、８サイクル間自己保持するように動
作する。

（４）は（１）と（２）の一致、不一致を調べ
る回路で、一致した時、パイプラインの停止状態
を解除するように動作する。

先ず、通常の状態においては、３ビツトカウン
タ（１）の値は、１サイクル毎に加算器７７によ
つてカウントアツプされ、その値は常にコピーレ
ジスタ（２）にコピーされているが、パイプライ
ン制御回路のアンド回路６９からパイプライン停
止信号PSTPが、例えば１サイクルタイム出力さ
れると、オア回路７１を通してホールドレジスタ
（HR）（３）をオンとして、演算（ストア）パイ
プラインに対してクロツクストツプ信号
CLKSTPを出力する。

該ホールドレジスタ（HR）（３）がオンにな
ると、アンド回路７３，７５、及びオア回路７６
を通して、コピーレジスタ（２）の内容〔３ビツ
トカウンタ（１）の１サイクル前の値〕をホール
ドすると共に、ホールドレジスタ（HR）（３）
はアンド回路７２を通して自己保持するように動
作する。

そして、８サイクルタイム後に、コピーレジス
タ（２）の内容が３ビツトカウンタ（１）の内容
と、一致回路（４）において一致したことを検出
された時、否定回路７８は論理‘0'となり、アン
ド回路７２を閉塞して、前記自己保持ループを切
断し、ホールドレジスタ（HR）（３）はリセツ
トされ、演算（ストア）パイプラインに対する上
記クロツクストツプ信号CLKSTPを解除するよ
うに動作する。

このようにして、第７図、第８図で説明したエ
レメント有効化信号が１サイクルタイム中断し
たとしても、固定サイクルホールド回路６におい
ては、例えば８サイクル間、演算（ストア）パイ
プラインに対するクロツクを停止することがで
き、中断した次のエレメントから演算（ストア）
処理を再開し、パイプライン処理の順次性を保つ
ことができる。

従来においては、上記第９図のような回路で演
算（ストア）パイプラインに対する制御を行つて
いたが、このようなパイプライン制御回路の設計
は、実際には演算パイプライン等、多くの他のパ
イプライン回路と同期をもつて行う必要があり、
設計上の問題も潜在し易い為、該パイプラインの
障害時の原因追跡が困難となる問題があつた。

又、前述した“パイプライン停止状態”は、そ
の時の主記憶装置の状態（即ち、前述のバンク衝
突や、データバス競合等）により、演算（スト
ア）パイプラインの動作とは非同期に生じるもの
である。

従つて、若し設計上の何等かの問題が潜在して
いる場合、主記憶装置からのデータ転送の中断現
象によつて、その問題を再現させることは非常に
難しく、又再現できたとしても調査が容易でない
と云う問題があつた。

(d) 発明の目的 本発明は上記従来の欠点に鑑み、演算（スト
ア）パイプラインでの障害調査を行い易くする為
に、当該演算（ストア）パイプラインのサイクル
数、又はその整数倍の期間、停止状態とし、次の
１サイクルだけ動作させることを、総てのサイク
ルにおいて、生起させるようなモードを設定する
方法を提供することを目的とするものである。

(e) 発明の構成 そしてこの目的は、本発明によれば、 (1) １つ乃至複数個のエレメントを同時にアクセ
ス可能とするベクトルレジスタと、該ベクトル
レジスタ間で演算を行う演算パイプラインと、
記憶装置と上記ベクトルレジスタ間でデータ転
送を行う為のアクセスパイプラインとを備え、
上記ベクトルレジスタが１つ乃至複数個のバン
クに分けられ、それぞれのバンクをアクセスす
るタイミングが規定されているベクトルデータ
処理装置であつて、上記記憶装置から上記ベク
トルレジスタへデータを転送する際、ベクトル
ロード実行中であることを示す保持手段を設
け、ベクトルロード命令毎に、上記記憶装置よ
りベクトルレジスタにデータ転送を開始する時
点で、上記保持手段をセツトし、データ転送終
了時点で上記保持手段を解除するようにすると
共に、上記保持手段が保持状態である時に、上
記記憶装置からデータ転送が行われなくなつた
時点で、ベクトルレジスタより読み出しが行わ
れるパイプラインに対する該読み出しを停止す
るようにしたベクトルデータ処理装置におい
て、外部から強制的に上記パイプラインを停止
状態にすることができるモード、及び該モード
であることを示す保持手段を設け、この保持手
段をセツトすることにより、模擬的に上記パイ
プラインの停止状態を作ることができるように
する。

(2) 上記パイプラインに対する停止状態は、該パ
イプラインに対するアクセスタイミングと同じ
サイクル数、又は該サイクル数の整数倍の間、
保持することができるようにする。

方法を提供することによつて達成され、本来
非同期的に生起される演算（ストア）パイプラ
インに対する停止状態を周期的に、且つ総ての
サイクルに対して生起させることができるの
で、当該演算（ストア）パイプラインに対し
て、効果的なな擬似障害を生起させることがで
き、問題点の追跡を容易にする利点がある。

(f) 発明の実施例 本発明の主旨を要約すると、本発明は、エレメ
ントデータの無効化信号によつて、本来非同期的
に起こる演算（ストア）パイプラインに対するク
ロツク停止動作を、該演算（ストア）パイプライ
ンのサイクルタイムに同期化することにより、障
害の再現性を容易にし、又、この制御が関連する
回路が正しく動作していることの確認も合わせて
行うことができるようにしたもので、具体的に
は、外部装置から“停止モードレジスタ”をオン
にセツトすることにより、演算（ストア）パイプ
ラインの周期の間（例えば、８サイクル間）、該
演算（ストア）パイプラインを停止状態とし、次
の１サイクルだけ該停止状態を解除するようにし
て、当該演算（ストア）パイプラインの総てのサ
イクルにおいて、該演算（ストア）パイプライン
に対して、停止、再開の動作を生起させるように
したものである。

以下本発明の実施例をを図面によつて詳述す
る。第１０図が第９図の固定サイクルホールド回
路に、本発明を実施した一例をブロツク図で示し
たものであり、第１１図が本発明を実施して、演
算（ストア）パイプラインを停止させた時の動作
をタイムチヤートで示した図である。

第１０図において、７１〜７８、及び（１）〜
（３）は、第９図で説明したものと同じものであ
り、７９，８０、及び（５）が本発明を実施する
のに必要な機能ブロツクで、７９，８０はアンド
回路、（５）は外部装置（例えば、サービスプロ
セツサ）から送出されてくる“パイプライン停止
モード信号”を保持する停止モードレジスタで、
このレジスタをセツトすることにより、演算（ス
トア）パイプラインを同期的に停止させることが
できる。

今、例えばサービスプロセツサ等から、端子ｅ
に上記“パイプライン停止モード信号”を受ける
と、停止モードレジスタ（５）がセツトされ、そ
の出力信号がアンド回路８０、オア回路７１を通
して、ホールドレジスタ（３）をオンにセツトす
るように動作する。

従つて、以下第７図で説明した論理に従つて、
演算（ストア）パイプラインに対して、８サイク
ル間停止信号を送出し、次の１サイクルはその停
止状態を解除して、クロツクを送出すると云う動
作を、上記停止モードレジスタ（５）がオンにセ
ツトされている間、周期的に続けることになる。

この動作をタイムチヤートで示したものが、第
１１図であつて、横軸に時間経過（Ｔ０〜Ｔ７）、
縦軸にアクセスバンク番号を示しており、○印は
クロツクが送出されているバンクと、サイクル番
号との関係を示している。

本実施例においては、８サイクル間停止して、
次の１サイクル間クロツクを送出しているので、
本タイムチヤートから明らかな如く、本来非同期
に生起するパイプライン停止状態を周期的に生起
させることができる。

その結果、停止期間をＴ１〜Ｔ０，Ｔ２〜Ｔ
１，Ｔ３〜Ｔ２，…と云うように、１サイクル宛
ずらすことができるので、総てのサイクルにおい
て、該パイプラインを停止させた場合の動作を擬
似することができる。

この例は、前述のようにベクトルレジスタのバ
ンクの数が８個の場合であり、上記停止状態がこ
のバンク数と同じサイクル数続き、１サイクルだ
け解除される例を示したが、これに限るものでは
なく、例えばバンクの数がｎ個であれば、ｎサイ
クル停止させるように機能することになる。更
に、該ｎサイクル停止してｍ（＜ｎ）サイクル解
除するパターンであつても良い。

又、上記停止状態が、アクセスバンク（アクセ
スタイミング）の整数倍（即ち、anサイクルで、
ａ＝整数）のサイクル数、続けるように構成する
ことも容易である。

(g) 発明の効果 以上、詳細に説明したように、本発明のパイプ
ライン制御回路は、エレメントデータの無効化信
号によつて、本来非同期的に起こる演算（スト
ア）パイプラインにたいする停止現象を、該演算
（ストア）パイプラインのサイクルタイムに同期
化することにより、障害の再現性を容易にし、
又、この制御が関連する回路が正しく動作してい
ることの確認も合わせて行うことができるよう
に、具体的には、外部装置から“停止モードレジ
スタ”をオンにセツトすることにより、演算（ス
トア）パイプラインの周期の間（例えば、８サイ
クル間）、該演算（ストア）パイプラインを停止
状態とし、次の１サイクルだけ該停止状態を解除
するようにして、当該演算（ストア）パイプライ
ンの総てのサイクルにおいて、該演算（ストア）
パイプラインに対して、停止、再開の動作を生起
させるようにしたものであるので、当該演算（ス
トア）パイプラインに対して効果的な擬似障害を
生起させることができ、問題点の追跡を容易にす
る効果がある。

【図面の簡単な説明】

第１図はベクトルデータ処理装置の概略を示す
図、第２図はベクトルレジスタの連鎖の状態を模
式的に示した図、第３図は上記連鎖の他の状態を
模式的に示した図、第４図は演算（ストア）パイ
プラインを一定のサイクル間停止させる為の回路
構成を示す図、第５図は連鎖情報の意味を説明す
る図、第６図はベクトルレジスタにおけるバンク
の概念を説明する図、第７図はパイプライン制御
回路の一例を示した図、第８図は第６図のパイプ
ライン制御回路での動作をタイムチヤートで示し
た図、第９図は固定サイクルホールド回路の具体
例を示した図、第１０図は第９図の固定サイクル
ホールド回路に本発明を適用した例を示す図、第
１１図は本発明を実施した場合の停止動作をタイ
ムチヤートで示した図である。 図面において、１は主記憶装置、２はデータバ
ツフア、３はベクトルレジスタ、４は演算パイプ
ライン、５は命令処理部、６はパイプライン制御
部、Ａ，Ｂ，Ｃはラツチ、Ｄは固定サイクルホー
ルド回路、（１）は３ビツトカウンタ、（２）はコ
ピーレジスタ、（３）はホールドレジスタ、（４）
は一致回路、（５）は停止モードレジスタ、は
ベクトルレジスタ書き込み開始信号、はベクト
ルレジスタ書き込み終了信号、はエレメント有
効信号、はレジスタ連鎖検出信号、Ｔ０〜Ｔ７
はベクトルレジスタに対するアクセスタイミン
グ、PSTPはパイプライン停止信号、CLKSTP
はクロツクストツプ信号、をそれぞれ示す。

Claims (1)

1. 【特許請求の範囲】 １ １つ乃至複数個のエレメントを同時にアクセ
   ス可能とするベクトルレジスタと、該ベクトルレ
   ジスタ間で演算を行う演算パイプラインと、記憶
   装置と上記ベクトルレジスタ間でデータ転送を行
   う為のアクセスパイプラインとを備え、上記ベク
   トルレジスタが１つ乃至複数個のバンクに分けら
   れ、それぞれのバンクをアクセスするタイミング
   が規定されているベクトルデータ処理装置であつ
   て、上記記憶装置から上記ベクトルレジスタへデ
   ータを転送する際、ベクトルロード実行中である
   ことを示す保持手段を設け、ベクトルロード命令
   毎に、上記記憶装置よりベクトルレジスタにデー
   タ転送を開始する時点で、上記保持手段をセツト
   し、データ転送終了時点で上記保持手段を解除す
   るようにすると共に、上記保持手段が保持状態で
   ある時に、上記記憶装置からデータ転送が行われ
   なくなつた時点で、ベクトルレジスタより読み出
   しが行われるパイプラインに対する該読み出しを
   停止するようにしたベクトルデータ処理装置にお
   いて、外部から強制的に上記パイプラインを停止
   状態にすることができるモード、及び該モードで
   あることを示す保持手段を設け、この保持手段を
   セツトすることにより、模擬的に上記パイプライ
   ンの停止状態を作ることができるようにしたこと
   を特徴とするパイプライン制御回路。 ２ 上記パイプラインに対する停止状態は、該パ
   イプラインに対するアクセスタイミングと同じサ
   イクル数、又は該サイクル数の整数倍の間、保持
   することができるようにしたことを特徴とする特
   許請求の範囲第１項に記載のパイプライン制御回
   路。