JPS60243770A - パイプライン制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　発明の技術分野 本発明は、パイプライン方式を用いたベクトルデータ処
理装置において、ベクトルレジスタに連鎖が生じた時の
パイプライン制御回路に関する。

ｌｂｌ　技術の背景 第１図に、本発明に関連するベクトルデータ処理装置の
概略図を示す。

ベクトルデータ処理のプロセスとしては、先ず主記憶装
置ｌからデータバッファ２を通して、ベクトルデータが
ベクトルレジスタ３にロードされる。次に、該ベクトル
レジスタ３上のロードデータが演算パイプライン４に供
給され、演算を施された後、その演算結果が再びベクト
ルレジスタ３上に書き込まれると云うものである。

今、ここで、次の場合について考えて見る。即ち、ロー
ド命令の次の命令が、演算命令、或いはストア命令であ
り、且つこの命令が上記ロード命令によって、ベクトル
レジスタ３上に書き込まれたデータを使用する場合であ
る。

このような状態を“ベクトルレジスタが連鎖している”
と言い、第２図のように表す。

この場合においても、ベクトルロードデータの全要素が
ベクトルレジスタ３に書き込まれてから、次の演算、或
いはストア命令を起動させれば全く問題はな（、後述す
る本発明の手法も必要なくなる。

所が、上記方法でベクトル命令を実行しようとすると、
第３図に示すように、ベクトルロード命令の完了迄、次
の命令を実行するパイプラインは待たされることになり
、大量のベクトルデータを一命令で処理するベクトルデ
ータ処理装置においては、著しい性能の低下を招くこと
になる。

この為、ベクトルデータ処理装置においては、通常第２
図に示すように、ロードパイプラインと演算（ストア）
パイプライン４を並行して動作させるようにしている。

この場合においても、ベクトルロード命令を実行中、主
記憶装置ｌから毎サイクル確実に、ベクトルレジスタ３
上にベクトルデータが供給されれば別に問題はないが、
主記憶装置１をアクセスする際には、主記憶装置１を構
成するバンクをアクセスする場合に生ずるバンク衝突や
、データバスの競合の結果、優先順位が低くてベクトル
データを読み取ることができない場合があり、この時は
ベクトルデータがベクトルレジスタ３上に毎サイクル供
給されないことになる。

所が、演算（ストア）パイプライン４では、毎サイクル
、ベクトルデータ処理を続けようとする。

このことは、何れはベクトルレジスタ３上のロードデー
タは個渇し、正常な演算（ストア）処理ができなくなる
ことを意味する。

そこで、このような場合に対処する為に必要なベクトル
データが、ベクトルレジスタ３上にロードされるのを待
つ意味で、演算（ストア）パイプライン４を一定のサイ
クルだけ停止させ、ベクトルレジスタ３よりベクトルデ
ータが読み出されるのを一時的に中断するような制御が
必要になってくる。

このような制御を可能とする為に、第４図のような構成
を考える。第４図において、１〜４は第１図で説明した
ものと同じものであり、５が命令処理部、６がパイプラ
イン制御部である。

ここで、主記憶袋Ｎ１からベクトルレジスタ３へのロー
ドデータのバス幅は、複数エレメント分あるものとし、
又、ペクト７１４レジスタ３へのデータ書き込みタイミ
ングは規定されているものとする。この為には、主記憶
装置１とベクトルレジスタ３の間にデータバッファ２を
設けて、ベクトルデータを一時保持しておく必要がある
。この時、該データバッファ２は一定のサイクル数だけ
、ベクトルデータを保持できるものとする。以下、上記
中断制御の概略を説明する。

先ず、命令処理部５からパイプライン制御部６に各種連
鎖情報が送出され、この情報に基づいてパイプライン制
御部６は演算（ストア）パイプラインを停止するかどう
かを決定する。

該連鎖情報には、■°ベクトルレジスタ書き込み開始信
号゛、■“ベクトルレジスタ書き込み終了信号゛、■゛
エレメント有効化信号゛及び■°ベクトルレジスタ連鎖
検出信号”等がある。

第５図に示すように、■はベクトルレジスタ３に、最初
のエレメントが書き込まれるタイミングでオンとなる信
号であり、■は最後のエレメントが書き込まれるタイミ
ングでオンとなる信号であリ、■は書き込まれるエレメ
ントが有効であることを示す信号である。従って、■〜
■の間で■がオフになると、ベクトルロードデータが連
続してベクトルレジスタ３に送られていない状態である
ことを意味する。■は演算（ストア）パイプライン４が
ベクトルレジスタ３の最初のエレメントを読み出そうと
するタイミングでオンとなる信号である。よって、■〜
■の信号は命令処理部５からバイブライン制御部６へ、
毎サイクル送出され、その度に演算（ストア）パイプラ
イン４を停止させるかどうかが決められる。

前述したように１．ベクトルレジスタ３にベクトルデー
タを書き込むタイミング、及びベクトルレジスタ３から
ベクトルデータを読み出すタイミングはエレメントによ
り固定であるから、一旦停止すると、次のタイミングが
来る迄、演算（ストア）パイプライン４は停止した侭で
あり、その間に主記憶装置１より読み出されたベクトル
データはベクトルレジスタ３には書き込まれないで、デ
ータバ・７フア２に保持されるように動作する。

そして、停止が解除になった時、ベクトルレジスタ３へ
のベクトルデータの書き込み、及び読み出しが開始され
る。このように制御することにより、ベクトルロード命
令と演算（ストア）命令との順序性を保つことができる
。

ここで、主記憶装置１からベクトルレジスタ３に書き込
むタイミングが固定であることの意味を詳しく説明する
。ベクトルレジスタ３は複数個のバンクと呼ばれる部分
に分かれており、それぞれのバンクに書き込むタイミン
グは規定されている。

今、−例として８個のバンクに分けられているベクトル
レジスタ３を第６図に示し、それぞれのバンクに書き込
むタイミングをＴｏ、　ＴＩ　、−−−−・、Ｔ７とす
る。ＴＯはバンクＯに書き込むタイミングを示し、Ｔ１
はバンクｌに書き込むタイミングであることを意味する
。そして、Ｔ７でバンク７に書き込むと、次はＴＯへ戻
り、バンクＯに書き込みを行い、以後間しことを繰り返
して、順次各バンクに書き込むように動作する。

この時（即ち、Ｔ７からＴＯに戻った時）、当然ベクト
ルレジスタ３をアクセスするアドレスは更新（＋１）さ
れる。ここで、若し、該ベクトルレジスタ３に対して主
記憶装置ｌからベクトルデータが供給されなくなった時
（但し、非同期に起きる）、次のバンクに書き込むこと
はできないから、この場合は８サイクル待たなければな
らないことになる。

例えば、若しＴ２のタイミングでバンク２に書き込んだ
直後に、前述のエレメント有効化信号■がオフとなった
と仮定する。該エレメント有効化信号■の無効化が１サ
イクルで終わったとしても、今度書き込むタイミングは
Ｔ４であり、バンク４に書き込むことはできるが、これ
ではバンク３を飛び越してバンク４に書き込んでいるこ
とになり、順次ベクトルレジスタ３の各バンクに書き込
んでいることにはならない。

従って、主記憶装置１からベクトルレジスタ３に対する
データ転送の中断が１サイクルだけであっても余り意味
を持たないことになる。その為、次のＴ３のタイミング
が巡回してくる迄（即ち、本例では８サイクル）、当該
書き込み動作を停止するように制御され、この間の主記
憶装置１からのベクトルデータはデータバッファ２に蓄
積されることになる。

この結果、該ベクトルレジスタ３からベクトルロードデ
ータを読み出す演算（ストア）パイプラインも、上記８
サイクルの間、読み出し動作を中断する必要があるが、
この中断動作は当該演算（ストア）の動作とは非同期的
に発生する為、該演算（ストア）パイプラインにおける
中断動作の把握が困難であると云う問題を持っていた。

本発明は、例えばベクトルロード命令によって、主記憶
装置１からベクトルレジスタ３にデータ転送が行われて
いる時に、該データ転送の中断が発生すると、例え１サ
イクルの中断であっても、１パイプラインサイクル（例
えば、８サイクル）の間、データ転送の中断を行って、
次のサイクルからベクトルレジスタ３にデータ転送を再
開するような制御機構を備えているベクトルデータ処理
装置において、該ベクトルレジスタが連鎖している場合
、次の演算（ストア）パイプラインも、１パイプライン
サイクル停止状態とする必要があることに着目して、該
演算（ストア）パイプラインに障害が発生した時の原因
を追跡するのに効果的な擬似障害発生回路として、任意
のタイミングから１パイプラインサイクル、当該演算（
ストア）パイプラインを擬似的に停止させるパイプライ
ン制御回路を構成して、当該演算（ストア）パイプライ
ンでの障害追跡を容易にしようとするものである。

ｆｃｌ　従来技術と問題点 従来採られてきたパイプライン制御回路の一例を第７図
に示す。

第７図において、■〜■は前述の連鎖情報であり、■は
ベクトルレジスタ書き込み開始信号、■はベクトルレジ
スタ書き込み終了信号、■はエレメント有効信号、■は
ベクトルレジスタ連鎖検出信号で、第４図で説明した命
令処理部５から当該パイプライン制御回路６に送出され
てくるものである。

今、端子ａにベクトルレジスタ書き込み開始信号のが入
力され、オア回！６１を通して、ラッチＡ６２がセット
されると、このタイミングにおいては端子すのベクトル
レジスタ書き込み終了信号■は入力されていないので、
否定回路６４の出力は論理゛１゛の侭であり、アンド回
路６３において論理積がとれる為、オア回路６１を通し
て、ランチＡ　６２をオンの侭に保持するように動作す
る。

この状態で、端子ｄにエレメント有効信号■が、■エレ
メント毎に入力されると、該有効信号■が続く限り、ラ
ッチ８６Ｂはオンの状態を続けることになる。

ここで、端子Ｃにレジスタ連鎖検出信号■が入力される
と、オア回路６Ｇを通してラッチＣ６７がオンとなり、
その出力信号はアンド回路６５で論理積がとれ、該ラッ
チＣ６７の出力を保持するように動作する。

この時点で、若しエレメント有効信号■が途切れると、
アンド回路６９の出力は論理“１”となり、固定サイク
ルホールド回ｆｌＤ６０が起動され、演算（ストア）パ
イプラインのサイクル数（８サイクル）だけ、クロック
を停止するように制御される。

そして、最後に端子すより、ベクトルレジスタ書き込み
終了信号■が入力されると、否定回路６４が“０”に反
転することにより、アンド回路６３．６５が閉塞され、
ラッチＡ６２．ラッチＣ６７に対する保持ループが切断
される結果、ラッチＡ６２．ラッチＣ６７はリセツトさ
れて、初期状態に戻るように動作する。

第８図は、上記動作をタイムチャートで示したもので、
■はベクトルレジスタ書き込み開始信号。

■はベクトルレジスタ書き込み終了信号、■はエレメン
ト有効信号、■はレジスタ連鎖検出信号である。そして
、Ａはランチへの出力信号、ＢはラッチＢの出力信号、
ＣはラッチＣの出力信号、Ｄは固定サイクルホールド回
路の出力信号を示している。

本タイムチャートを見ることにより、上記第７図で説明
した動作が良く理解できる。

次に第９図において、第７図で説明した固定サイクルホ
ールド回路６０の具体例を示す。

ここで、（１１は３ビツトのカウンタであって、毎サイ
クル毎に＋１される。

（２）は上記（１）のコピーレジスタであって、（３）
がオンになった時、その時の状態を８サイクル間保持す
るように動作する。

（３）はパイプライン停止信号をホールドするレジスタ
（ＨＲ）で、一度パイブラインを停止状態にすると、８
サイクル間自己保持するように動作する。

（４）は（１１と（２）の一致、不一致を調べる回路で
、一致した時、パイプラインの停止状態を解除するよう
に動作する。

先ず、通常の状態においては、３ビツトカウンタ（１１
の値は、１サイクル毎に加算器７７によってカウントア
ンプされ、その値は常にコピーレジスタ（２）にコピー
されているが、パイプライン制御回路のアンド回路６９
からパイプライン停止信号ＰＳＴＰが、例えばｌサイク
ルタイム出力されると、オア回路７１を通してホールド
レジスタ（ＨＲ）（３１をオンとして、演算（ストア）
パイプラインに対してクロックストップ信号（ＣＬＫＳ
ＴＰ）を出力する。

該ホールドレジスタ（ＨＲ）＋３１がオンになると、ア
ンド回路？３．７５．及びオア回路７６を通して、コピ
ーレジスタ（２）の内容〔３ビツトカウンタ（１）の１
サイクル前の値〕をホールドすると共に、ホールドレジ
スタ（ＨＲ）＋３１はアンド回路７２を通して自己保持
するように動作する。

そして、８サイクルタイム後に、コピーレジスタ（２）
の内容が３ピントカウンタ（１）の内容と、−数回路（
４）において一致したことが検出された時、否定回路７
８は論理゛０゛となり、アンド回路７２を閉塞して、前
記自己保持ループを切断し、ホールドレジスタ（ＨＲ）
（３１はリセットされ、演算（ストア）パイプラインに
対する上記クロックストップ信号（ＣＬＫＳＴＰ）を解
除するように動作する。

このようにして、第７図、第８図で説明したエレメント
有効化信号■が１サイクルタイム中断したとしても、本
固定サイクルホールド回路６においては、例えば８サイ
クル間、演算（ストア）パイプラインに対するクロック
を停止することができ、中断した次のエレメントから演
算（ストア）処理を再開し、パイプライン処理の順序性
を保つことができる 従来においては、上記第９図のような回路で演算（スト
ア）パイプラインに対する制御を行っていたが、このよ
うなパイプライン制御回路の設計は、実際には演算パイ
プライン等、多（の他のパイプライン回路と同期をとっ
て行う必要があり、設計上の問題も潜在し易い為、該パ
イプラインの障害時の原因追跡が困難となる問題があっ
た。

又、前述した“パイプライン停止状態”は、その時の主
記憶装置の状Ｂ（即ち、前述のバンク衝突や、データバ
ス競合等）により、演算（ストア）パイプラインの動作
とは非同期に生じるものである。

従って、若し設計上の何等かの問題が潜在している場合
、主記憶装置からのデータ転送の中断現象によって、そ
の問題を再現させることは非常に難しく、又再現できた
としても調査が容易でないと云う問題があった。

（ｄｌ　発明の目的 本発明は上記従来の欠点に鑑み、演算（ストア）パイプ
ラインでの障害調査を行い易くする為に、当該演算（ス
トア）パイプラインのサイクル数。

又はその整数倍の期間、停止状態とし、次の１サイクル
だけ動作させることを、総てのサイクルにおいて、生起
させるようなモードを設定する方法を提供することを目
的とするものである。。

ｔｅ＋　発明の構成 そしてこの目的は、本発明によれば、 （１）１つ乃至複数個のエレメントを同時にアクセス可
能とするベクトルレジスタと、該ベクトルレジスタ間で
演算を行う演算パイプラインと、記憶装置と上記ベクト
ルレジスタ間でデータ転送を行う為のアクセス、パイプ
ラインとを備え、上記ベクトルレジスタが１つ乃至複数
個のバンクに分けられ、それぞれのバンクをアクセスす
るタイミングが規定されているベクトルデータ処理装置
であって、上記記憶装置から上記ベクトルレジスタヘデ
ータを転送する際、ベクトルロード実行中であることを
示す保持手段を設け、ベクトルロード命令毎に、上記記
憶装置よりベクトルレジスタにデータ転送を開始する時
点で、上記保持手段をセットし、データ転送終了時点で
上記保持手段を解除するようにすると共に、上記保持手
段が保持状態である時に、上記記憶装置からデータ転送
が行われなくなった時点で、ベクトルレジスタより読み
出しが行われるパイプラインに対する該読み出しを停止
するようにしたベクトルデータ処理装置において、外部
から強制的に上記パイプラインを停止状態にすることが
できるモード、及び該モードであることを示す保持手段
を設け、この保持手段をセントすることにより、模擬的
に上記パイプラインの停止状態を作ることができるよう
にする。

（２）上記パイプラインに対する停止状態は、該パイプ
ラインに対するアクセスタイミングと同しサイクル数、
又は該サイクル数の整数倍の間、保持することができる
ようにする。

方法を提供することによって達成され、本来非同期的に
生起する演算（ストア）パイプラインに対する停止状態
を周期的に、且つ総てのサイクルに対して生起させるこ
とができるので、当該演算（ストア）パイプラインに対
して、効果的な擬似障害を生起させることができ、問題
点の追跡を容易にする利点がある。

（ｆｌ　発明の実施例 本発明の主旨を要約すると、本発明は、エレメントデー
タの無効化信号によって、本来非同期的に起こる演算（
ストア）パイプラインに対するクロック停止動作を、該
演算（ストア）パイプラインのサイクルタイムに同期化
することにより、障害の再現性を容易にし、又、この制
御が関連する回路が正しく動作していることの確認も合
わせて行うことができるようにしたもので、具体的には
、外部装置から“停止モードレジスタ”をオンにセント
することにより、演算（ストア）パイプラインの周期の
間（例えば、８サイク、ル間）、該演算（ストア）パイ
プラインを停止状態とし、次の１サイクルだけ該停止状
態を解除するようにして、当該演算（ストア）パイプラ
インの総てのサイクルにおいて、該演算（ストア）パイ
プラインに対して、停止、再開の動作を生起させるよう
にしたものである。

以下本発明の実施例を図面によって詳述する。

第１θ図が第９図の固定サイクルホールド回路に、本発
明を実施した一例をブロック図で示したものであり、第
１１図が本発明を実施して、演算（ストア）パイプライ
ンを停止させた時の動作をタイムチャートで示した図で
ある。

第１０図において、７１〜７８．及び（１）〜（３１は
、第９図で説明したものと同じものであり、？９，８０
．及び（５）が本発明を実施するのに必要な機能ブロッ
クで、７９．８０はアンド回路、（５）は外部装置（例
えば、サービスプロセッサ）から送出されてくる“パイ
プライン停止モード信号”を保持する停止モードレジス
タで、このレジスタをセットすることにより、演算（ス
トア）パイプラインを同期的に停止させることができる
。

今、例えばサービスプロセッサ等から、端子ｅに上記“
パイプライン停止モード信号”を受けると、停止モード
レジスタ（５）がセットされ、その出力信号がアンド回
路８０．オア回路７１を通して、ホールドレジスタ（３
）をオンにセットするように動作する。

従って、以下第７図で説明した論理に従って、演算（ス
トア）パイプラインに対して、８サイクル間停止信号を
送出し、次の１サイクルはその停止状態を解除して、ク
ロックを送出すると云う動作を、上記停止モードレジス
タ（５）がオンにセットされている間、周期的に続ける
ことになる。

この動作をタイムチャートで示したものが、第１１図で
あって、横軸に時間経過（Ｔｏ　−７７）　、　Ｎ軸に
アクセスバンク番号を示しており、Ｏ印はクロックが送
出されているバンクと、サイクル番号との関係を示して
いる。

本実施例においては、８サイクル間停止して、次の１サ
イクル間クロックを送出しているので、本タイムチャー
トから明らかな如く、本来非同期に生起するパイプライ
ン停止状態を周期的に生起させることができる。

その結果、停止期間をＴ１〜ＴＯ，Ｔ２〜ＴＩ、Ｔ３〜
Ｔ２゜・−と云うように、１サイクル宛ずらすことがで
きるので、総てのサイクルにおいて、該パイプラインを
停止させた場合の動作を擬似することができる。

この例は、前述のようにベクトルレジスタのノマンクの
数が８個の場合であり、上記停止状態がこのバンク数と
同じサイクル数続き、１サイクルだけ解除される例を示
したが、これに限るものではなく、例えばバンクの数が
ｎ個であれば、ｎサイクル停止させるように機能するこ
とになる。更に、該ｎサイクル停止してｍ（＜ｎ）サイ
クル解除スるパターンであっても良い。

又、上記停止状態が、アクセスバンク（アクセスタイミ
ング）の整数倍（即ち、ａｎサイクルで、ａ＝整数）の
サイクル数、続けるように構成することも容易である。

（ｇ）　発明の効果 以上、詳細に説明したように、本発明のノぐイプライン
制御回路は、エレメントデータの無効化信号によって、
本来非同期的に起こる演算（ストア）パイプラインにた
いする停止現象を、該演算（ストア）パイプラインのサ
イクルタイムに同期化することにより、障害の再現性を
容易にし、又、この制御が関連する回路が正しく動作し
ていることの確認も合わせて行うことができるように、
具体的には、外部装置から“停止モードレジスタ”をオ
ンにセットすることにより、演算（ストア）パイプライ
ンの周期の間（例えば、８サイクル間）、該演算（スト
ア）パイプラインを停止状態とし、次の１サイクルだけ
該停止状態を解除するようにして、当該演算（ストア）
パイプラインの総てのサイクルにおいて、該演算（スト
ア）パイプラインに対して、停止、再開の動作を生起さ
せるようにしたものであるので、当該演算（ストア）パ
イプラインに対して効果的な擬似障害を生起させること
ができ、問題点の追跡を容易にする効果がある。

【図面の簡単な説明】

第１図はベクトルデータ処理装置の概略を示す図、第２
図はベクトルレジスタの連鎖の状態を模式的に示した図
、第３図は上記連鎖の他の状態を模式的に示した図、第
４図は演算（ストア）パイプラインを一定のサイクル間
停止させる為の回路構成を示す図、第５図は連鎖情報の
意味を説明する図、第６図はベクトルレジスタにおける
バンクの概念を説明する図、第７図はパイプライン制御
回路の一例を示した図、第８図は第６図のパイプライン
制御回路での動作をタイムチャートで示した図、第９図
は固定サイクルホールド回路の具体例を示した図、第１
０図は第９図の固定サイクルホールド回路に本発明を適
用した例を示す図１第１１図は本発明を実施した場合の
停止動作をタイムチャートで示した図である。 図面において、１は主記憶装置、２はデータバッファ、
３はベクトルレジスタ、４は演算パイプライン、５は命
令処理部、６はパイプライン制御・部、Ａ、Ｂ、Ｃはラ
ッチ、Ｄは固定サイクルホールド回路、（１）は３ビツ
トカウンタ、（２）はコピーレジスタ、（３）はホール
ドレジスタ、（４）は−数回路。 （５）は停止モードレジスタ、■はベクトルレジスタ書
き込み開始信号、■はへクトルレジスタ書き込み終了信
号、■はエレメント有効信号、■はレジスタ連鎖検出信
号、　ＴＯ〜Ｔ７はベクトルレジスタに対するアクセス
タイミング、　ＰＳＴＰはパイプライン停止信号、　Ｃ
ＬＫＳＴＰはクロックストップ信号、をそれぞれ示す。 革１督 革２１星 革３図 革り８ （ｕ　％

Claims (2)

【特許請求の範囲】
1. （１）１つ乃至複数個のエレメントを同時にアクセス可
   能とするベクトルレジスタと、該ベクトルレジスタ間で
   演算を行う演算パイプラインと、記憶装置と上記ベクト
   ルレジスタ間でデータ転送を行う為のアクセスパイプラ
   インとを備え、上記ベクトルレジスタが１″：）乃至複
   数個のバンクに分けられ、それぞれのバンクをアクセス
   するタイミングが規定されているベクトルデータ処理装
   置であって、上記記憶装置から上記ベクトルレジスタへ
   データを転送する際、ベクトルロード実行中であること
   を示す保持手段を設け、ベクトルロード命令毎に、上記
   記憶装置よりベクトルレジスタにデータ転送を開始する
   時点で、上記保持手段をセットし、データ転送終了時点
   で上記保持手段を解除するようにすると共に、上記保持
   手段が保持状態である時に、上記記憶装置からデータ転
   送が行われなくなった時点で、ベクトルレジスタより読
   み出しが行われるパイプラインに対する該読み出しを停
   止するようにしたベクトルデータ処理装置において、外
   部から強制的に上記パイプラインを停止状態にすること
   ができるモード、及び該モードであることを示す保持手
   段を設け、この保持手段をセットすることにより、模擬
   的に上記パイプラインの停止状態を作ることができるよ
   うにしたことを特徴とするパイプライン制御回路。
2. （２）上記パイプラインに対する停止状態は、該パイプ
   ラインに対するアクセスタイミングと同じサイクル数、
   又は該サイクル数の整数倍の間、保持することができる
   ようにしたことを特徴とする特許請求の範囲第１項に記
   載のパイプライン制御回路。