JPS60118976A - パイプライン制御方式 - Google Patents
パイプライン制御方式Info
- Publication number
- JPS60118976A JPS60118976A JP22633183A JP22633183A JPS60118976A JP S60118976 A JPS60118976 A JP S60118976A JP 22633183 A JP22633183 A JP 22633183A JP 22633183 A JP22633183 A JP 22633183A JP S60118976 A JPS60118976 A JP S60118976A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、パイプライン方式を用いたベクトル処理装置
において、ベクトルレジスタの連鎖が生じた際に、ベク
トルレジスタへのデータ書き込みおよびそれからのデー
タ読み出しの同期性を保証するパイプライン制御方式に
胸するものである。
において、ベクトルレジスタの連鎖が生じた際に、ベク
トルレジスタへのデータ書き込みおよびそれからのデー
タ読み出しの同期性を保証するパイプライン制御方式に
胸するものである。
第１図にベクトル処理装置の概要を示す。図中、１は主
記憶装置、２はデータバッファ、３はベクトルレジスタ
群、４は演算パイプラインを示す。
記憶装置、２はデータバッファ、３はベクトルレジスタ
群、４は演算パイプラインを示す。
ベクトル処理のプロセスとしては、まず主記憶装置から
ベクトルデータがベクトルレジスタ上に連続的に複数個
のデータがロニドされる。次に、べクトルレジスタ上の
ロードデータが演算パイプラインに供給され、演算を施
された後、その演算結果が再びベクトルレジスタ上に書
き込まれるというものである。このようにベクトル処理
装置では、処理能力を上げるために、記憶装置〃１と演
算パイプライン４との間のデータ転送を少なくする目的
で、記憶装置１と演算パイプライン４との間にベクトル
レジスフ群３（Ｖ Ｒ）が設けられている。
ベクトルデータがベクトルレジスタ上に連続的に複数個
のデータがロニドされる。次に、べクトルレジスタ上の
ロードデータが演算パイプラインに供給され、演算を施
された後、その演算結果が再びベクトルレジスタ上に書
き込まれるというものである。このようにベクトル処理
装置では、処理能力を上げるために、記憶装置〃１と演
算パイプライン４との間のデータ転送を少なくする目的
で、記憶装置１と演算パイプライン４との間にベクトル
レジスフ群３（Ｖ Ｒ）が設けられている。
今ここで、次の場合について考えてみる。すなわち、ロ
ード命令の次の命令が演算命令もしくはストア命令であ
一す、かつこの命令が前記ロード命令の結果ベクトルレ
ジスタ上に省き込まれたデータを使用する場合である。
ード命令の次の命令が演算命令もしくはストア命令であ
一す、かつこの命令が前記ロード命令の結果ベクトルレ
ジスタ上に省き込まれたデータを使用する場合である。
このような状態を、ベクトルレジスタが連鎖していると
いう。
いう。
この場合、第２図に示すようにベクトルロードデータの
全要素がベクトルレジスタに書き込まれてから、次の演
算命令あるいはストア命令を起動すれば、次の演算命令
がベクトルレジスタからデータを読み出す際に、全く問
題は生じない。しかしこの方法は、ベクトルロード完了
まで、次の命令を実行する演算パイプラインは待たされ
ることになり、大量のデータを１館令で処理するベクト
ル計算機においては著しい性能の低下を招くことになる
。
全要素がベクトルレジスタに書き込まれてから、次の演
算命令あるいはストア命令を起動すれば、次の演算命令
がベクトルレジスタからデータを読み出す際に、全く問
題は生じない。しかしこの方法は、ベクトルロード完了
まで、次の命令を実行する演算パイプラインは待たされ
ることになり、大量のデータを１館令で処理するベクト
ル計算機においては著しい性能の低下を招くことになる
。
このため、ベクトル計算機では、通常、第３図に示すよ
うにロードパイプラインと演算ノくイブラインあるいは
ストアパイプラインを並行して動かすようにしている。
うにロードパイプラインと演算ノくイブラインあるいは
ストアパイプラインを並行して動かすようにしている。
この場合において、ベクトルロード命令を実行中、主記
憶装置から、毎サイクル確実にベクトルレジスタ上にデ
ータが供給されれば別に問題はないが、主記憶装置をア
クセスする際に、メモリのバンクコンフリクトや、デー
タバスの競合が生じて、その結果優先順位が得られない
ことがある。
憶装置から、毎サイクル確実にベクトルレジスタ上にデ
ータが供給されれば別に問題はないが、主記憶装置をア
クセスする際に、メモリのバンクコンフリクトや、デー
タバスの競合が生じて、その結果優先順位が得られない
ことがある。
この時はデータが毎サイクル供給されないことになる。
ところが、演算あるいはストアパイプラインでは毎サイ
クル、データ処理を続けようとする。このことは、いず
れはベクトルレジスタ上のロードデータは枯渇１し、正
常な演算あるいはストア処理が出来なくなる可能性が生
じることを意味する。
クル、データ処理を続けようとする。このことは、いず
れはベクトルレジスタ上のロードデータは枯渇１し、正
常な演算あるいはストア処理が出来なくなる可能性が生
じることを意味する。
そこで、このような場合に対処するために、必要なデー
タが、ベクトルレジスタ上にロードされるのを待たせる
ため、演算あるいはストアパイプラインを、一定のサイ
クルだげ停止させ、ベクトルレジスタからデータが読み
出されるのを一時的に中断するような制御が必要になっ
てくる。
タが、ベクトルレジスタ上にロードされるのを待たせる
ため、演算あるいはストアパイプラインを、一定のサイ
クルだげ停止させ、ベクトルレジスタからデータが読み
出されるのを一時的に中断するような制御が必要になっ
てくる。
本発明の目的は、ベクトルレジスタの連鎖のある相続く
２つのベクトル命令を並行して奥行させる場合に、ベク
トルレジスタへのデータの転送と、ベクトルレジスタか
らのデータの読み出しとを、データ転送が中断されても
、正しい前後関係で保持できるように制御することにあ
り、そのための本発明の構成は、１個または複数個のエ
レメントを同時にアクセス可能とするベク）Ａ／レジス
タと、ベクトルレジスタ間で演算を行なう演算バイグラ
インと、記憶装置と前記ベクトルレジスタ間でデータ転
送を行なうためのアクセスパイプラインとを備えたベク
トル処理装置において、記憶装置からベクトルレジスタ
へデータ転送をする際に、ベクトルロード実行中である
ことを示す状態表示手段と、ベクトルロード命令ごとに
、記憶装置よりベクトルレジスタにデータ転送を開始す
る時点で前記状態表示手段をベクトルロード奥行中表示
に設定し、かつデータ転送を終了する時点で前記状態表
示手段の表示を解除する状態表示制御手段とを有し、前
記状態表示手段がベクトルロード実行中表示状態である
ときに、記憶装置からベクトルレジスタへのデータ転送
が中断した時点で、ベクトルレジスタよりデータの読み
出しが行なわれる演算またはアクセスパイプラインを停
止するようにしたことを特徴とするものである。
２つのベクトル命令を並行して奥行させる場合に、ベク
トルレジスタへのデータの転送と、ベクトルレジスタか
らのデータの読み出しとを、データ転送が中断されても
、正しい前後関係で保持できるように制御することにあ
り、そのための本発明の構成は、１個または複数個のエ
レメントを同時にアクセス可能とするベク）Ａ／レジス
タと、ベクトルレジスタ間で演算を行なう演算バイグラ
インと、記憶装置と前記ベクトルレジスタ間でデータ転
送を行なうためのアクセスパイプラインとを備えたベク
トル処理装置において、記憶装置からベクトルレジスタ
へデータ転送をする際に、ベクトルロード実行中である
ことを示す状態表示手段と、ベクトルロード命令ごとに
、記憶装置よりベクトルレジスタにデータ転送を開始す
る時点で前記状態表示手段をベクトルロード奥行中表示
に設定し、かつデータ転送を終了する時点で前記状態表
示手段の表示を解除する状態表示制御手段とを有し、前
記状態表示手段がベクトルロード実行中表示状態である
ときに、記憶装置からベクトルレジスタへのデータ転送
が中断した時点で、ベクトルレジスタよりデータの読み
出しが行なわれる演算またはアクセスパイプラインを停
止するようにしたことを特徴とするものである。
以下に、本発明の詳細を実施例にしたがって説明する。
第４図は、本発明の１実施例の全体構成図である。図中
、１は主記憶装置、２はデータバッファ、３はベクトル
レジスタ群■几、４は演算パイプライン、５は命令処理
部、６はパイプライン制御部、７はレジスタ連鎖情報、
８はパイプライン停止制御信号を示す。
、１は主記憶装置、２はデータバッファ、３はベクトル
レジスタ群■几、４は演算パイプライン、５は命令処理
部、６はパイプライン制御部、７はレジスタ連鎖情報、
８はパイプライン停止制御信号を示す。
ここで、主記憶装置１から、ベクトルレジスタ群３への
ロードデータのバス幅は、複数エレメント分あるものと
し、また、ベクトルレジスタ群３へのデータの書き込み
とそれからデータを読み出すタイミングとは規定され℃
いるものとする。このため、主記憶装置１とベクトルレ
ジスタ群３０間にデータバッファ２を設けて、データを
一時保持しておく必要がある。このデータバッファ２は
、一定のサイクル°数だけデータを保持できるものとす
る。
ロードデータのバス幅は、複数エレメント分あるものと
し、また、ベクトルレジスタ群３へのデータの書き込み
とそれからデータを読み出すタイミングとは規定され℃
いるものとする。このため、主記憶装置１とベクトルレ
ジスタ群３０間にデータバッファ２を設けて、データを
一時保持しておく必要がある。このデータバッファ２は
、一定のサイクル°数だけデータを保持できるものとす
る。
命令処理部５からパイプライン制御部６には、各種の連
鎖情報７が送られ、この情報に基づいて演算パイプライ
ンを停止するかどうかを決定する。
鎖情報７が送られ、この情報に基づいて演算パイプライ
ンを停止するかどうかを決定する。
連鎖情報７には、■Ｖ几省き込み開＃３信号、■ｖ１を
書き込み終了信号、■エレメント有効化信号、及び■レ
ジスタ連鎖検出信号など−がある。
書き込み終了信号、■エレメント有効化信号、及び■レ
ジスタ連鎖検出信号など−がある。
第６図は、上記各信号の乃至■の発生タイミングを示し
た図であり、■８書き込み開始信号■は、ベクトルレジ
スタに最初のエレメントが書き込まれるタイミングでＯ
Ｎになる信号であり、■几書込み終了信号■は、最後の
エレメントが１き込まれるタイミングにＯ，Ｎになる信
号である。エレメント有効化信号■は、書き込まれるエ
レメントが有効であることを示す信号である。したがっ
て、上記信号■および■の間に信号■がＯＦＦになると
きは、ロードデータが連続に送られていない状態である
ことを意味する。
た図であり、■８書き込み開始信号■は、ベクトルレジ
スタに最初のエレメントが書き込まれるタイミングでＯ
Ｎになる信号であり、■几書込み終了信号■は、最後の
エレメントが１き込まれるタイミングにＯ，Ｎになる信
号である。エレメント有効化信号■は、書き込まれるエ
レメントが有効であることを示す信号である。したがっ
て、上記信号■および■の間に信号■がＯＦＦになると
きは、ロードデータが連続に送られていない状態である
ことを意味する。
レジスタ連鎖検出信号■は、演算パイプライン４が、ベ
クトルレジスタ群３の最初のエレメントを読み出そうと
するタイミングでＯＮになる信号である。これら■乃至
■の信号は、命令処理部５からパイプライン制御部６へ
毎サイクルに送られ、その度に演算パイプライン４を停
止させるかどうかが決定される。
クトルレジスタ群３の最初のエレメントを読み出そうと
するタイミングでＯＮになる信号である。これら■乃至
■の信号は、命令処理部５からパイプライン制御部６へ
毎サイクルに送られ、その度に演算パイプライン４を停
止させるかどうかが決定される。
前述したように、ベクトルレジスタ群３にデータを省き
込むタイミングとベクトルレジスタ群３、かうデータを
読み出すタイミングとはエレメントにより固定されてい
るから、いったん停止すると次のタイミングが来るまで
停止したままであり、その間に主記憶装置より読み出さ
れたデータは、直ちにはベクトルレジスタには書かれず
、データバッファに保持される。そして、停止が解除に
なったとき、再びＶ几へのデータの書き込み及び読み出
しが開始される。このように制御すれば、ベクトルロー
ド命令とベクトル演算命令の順序性を保つことが出来る
。
込むタイミングとベクトルレジスタ群３、かうデータを
読み出すタイミングとはエレメントにより固定されてい
るから、いったん停止すると次のタイミングが来るまで
停止したままであり、その間に主記憶装置より読み出さ
れたデータは、直ちにはベクトルレジスタには書かれず
、データバッファに保持される。そして、停止が解除に
なったとき、再びＶ几へのデータの書き込み及び読み出
しが開始される。このように制御すれば、ベクトルロー
ド命令とベクトル演算命令の順序性を保つことが出来る
。
第５図は、上述した制御動作を行なうパイプライン制御
部６の１実施例措成図であり、第６図はそのｌ′ＦＪＪ
Ｊ作例のンイミング図である。
部６の１実施例措成図であり、第６図はそのｌ′ＦＪＪ
Ｊ作例のンイミング図である。
第５図において、６はパイプライン制御部、９乃至１１
はラッチ回路、１２は固定ザイクルボールド回路、１３
はインバータ、１４乃至１６はＡＮＤ回路、１７および
１８はＯ几回路である。
はラッチ回路、１２は固定ザイクルボールド回路、１３
はインバータ、１４乃至１６はＡＮＤ回路、１７および
１８はＯ几回路である。
第５図における信号■、■、■、■およびＡ。
Ｂ、Ｃ，Ｄは、それぞれ第６図中に示されている同番号
の信号タイミングに対応している。
の信号タイミングに対応している。
ラッチ回路９は、■８書き込み開始信号■にょつ℃セッ
トされ、そしてＶ几書き込み終了信号■によってリセッ
トされて、信号人を生じる。
トされ、そしてＶ几書き込み終了信号■によってリセッ
トされて、信号人を生じる。
ランチ回路１０は、レジスタ連鎖検出信号■によりセッ
トされ、そしてＶＦＬ＠き込み終了信号■によってリセ
ットされて、信号Ｃを生じる。
トされ、そしてＶＦＬ＠き込み終了信号■によってリセ
ットされて、信号Ｃを生じる。
ラッチ回路１１は、エレメント有効化信号■によってサ
イクルごとにセットされ、信号Ｂを生じる。信号Ｂは、
エレメント有効化信号■が途切れたとき、セットされず
にオフの状態を示す。
イクルごとにセットされ、信号Ｂを生じる。信号Ｂは、
エレメント有効化信号■が途切れたとき、セットされず
にオフの状態を示す。
ＡＮＤ回路１６は、これらの信号Ａ、Ｂ、Ｃの論理積を
とり、ベクトルレジスタ書き込み期間中であってレジス
タ連鎖が生じている場合に、エレメント有効化信号のオ
フ、すなわちデータ転送の中断状態を検出して、固定サ
イクルホールド回路１２を起動する。
とり、ベクトルレジスタ書き込み期間中であってレジス
タ連鎖が生じている場合に、エレメント有効化信号のオ
フ、すなわちデータ転送の中断状態を検出して、固定サ
イクルホールド回路１２を起動する。
固定サイクルホールド回路１２は、起動されると所定の
期間クロックを停止させるパイプライン停止制御信号り
を生じ、演算パイプラインを制御して、その間の動作を
停止させる。
期間クロックを停止させるパイプライン停止制御信号り
を生じ、演算パイプラインを制御して、その間の動作を
停止させる。
以上のように、本発明によれば、レジスタ連鎖のある２
つのベクトル命令の並行処理を、高い信頼展で実行する
ことができるようになるため、並行処理の利用を容易に
し、処理（の高速化を図ることができる。
つのベクトル命令の並行処理を、高い信頼展で実行する
ことができるようになるため、並行処理の利用を容易に
し、処理（の高速化を図ることができる。
第１図はベクトル処理装置の概要図、第２図はベクトル
レジスタ連鎖がある場合の縦続的な制御例を示すタイミ
ング図、第３図は第２図と同じ場合の並行的な制御例の
タイミング図、第４図は本発明の１実施７例の全体構成
図、第５図はパイグライン制御部の１尖施例Ｍ９成図、
第６図は第５１ンｊに示す実施例の１動作例のタイミン
グ図である。 図中、工は主記憶装置、２はデータバッファ、３はベク
トルレジスタ群、４は演１９．パイプライン、５は命令
処理部、６はパイプライン制御部、７はレジスタ連鎖情
報、８はパイプライン停止制御信号、■はｖＲ書き込み
開始信号、（客はＶ ＬＬ ４ｉ１き込み終了信号、■
はエレメント有効化信号、■はレジスタ連鎖検出信号を
表わす。 ■ 履
レジスタ連鎖がある場合の縦続的な制御例を示すタイミ
ング図、第３図は第２図と同じ場合の並行的な制御例の
タイミング図、第４図は本発明の１実施７例の全体構成
図、第５図はパイグライン制御部の１尖施例Ｍ９成図、
第６図は第５１ンｊに示す実施例の１動作例のタイミン
グ図である。 図中、工は主記憶装置、２はデータバッファ、３はベク
トルレジスタ群、４は演１９．パイプライン、５は命令
処理部、６はパイプライン制御部、７はレジスタ連鎖情
報、８はパイプライン停止制御信号、■はｖＲ書き込み
開始信号、（客はＶ ＬＬ ４ｉ１き込み終了信号、■
はエレメント有効化信号、■はレジスタ連鎖検出信号を
表わす。 ■ 履
Claims (1)
- １個または複数個のエレメントを同時にアクセス可能と
するベクトルレジスタと、ベクトルレジスタ間で演算を
行なう演算パイプラインと、記憶装置と前記ベク）／１
／レジスタ間でデータ転送を行なうだめのアクセスパイ
プラインとを備えたベクトル処理装置において、記憶装
置からベクトルレジスタヘデータ転送をする際に、ベク
トルロード実行中であることを示す状態表示手段と、ベ
クトルロード命令ごとに、記憶装置斤よりベクトルレジ
スタにデータ転送を開始する時点で前記状態表示手段を
ベクトルロード実行中表示に設定し、かつデータ転送を
終了する時点で前記状態表示手段の表示を解除する状態
表示制御手段とを有し、前記状態表示手段がベクトルロ
ード実行中表示状態であるときに、記憶装置からベクト
ルレジスタへのデータ転送が中断した時点で、ベクトル
レジスタよりデータの読み出しが行なわれる演算または
アクセスパイプラインを停止するようにしたことを特徴
とするパイプライン制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22633183A JPS60118976A (ja) | 1983-11-30 | 1983-11-30 | パイプライン制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22633183A JPS60118976A (ja) | 1983-11-30 | 1983-11-30 | パイプライン制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60118976A true JPS60118976A (ja) | 1985-06-26 |
| JPH0316665B2 JPH0316665B2 (ja) | 1991-03-06 |
Family
ID=16843491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22633183A Granted JPS60118976A (ja) | 1983-11-30 | 1983-11-30 | パイプライン制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60118976A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5492143A (en) * | 1977-12-29 | 1979-07-21 | Fujitsu Ltd | Control system for pipeline arithmetic unit |
| JPS5692643A (en) * | 1979-12-26 | 1981-07-27 | Hitachi Ltd | Operational processor |
| JPS582975A (ja) * | 1981-06-27 | 1983-01-08 | Fujitsu Ltd | ベクトル・デ−タ処理装置の制御方式 |
-
1983
- 1983-11-30 JP JP22633183A patent/JPS60118976A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5492143A (en) * | 1977-12-29 | 1979-07-21 | Fujitsu Ltd | Control system for pipeline arithmetic unit |
| JPS5692643A (en) * | 1979-12-26 | 1981-07-27 | Hitachi Ltd | Operational processor |
| JPS582975A (ja) * | 1981-06-27 | 1983-01-08 | Fujitsu Ltd | ベクトル・デ−タ処理装置の制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0316665B2 (ja) | 1991-03-06 |
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