JP3912987B2 - 自己同期型転送制御回路およびこれを備えるデータ駆動型情報処理装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、自己同期型転送制御回路に関し、より特定的には、パルスの転送を制御するための自己同期型転送制御回路およびこれを備えるデータ駆動型情報処理装置に関する。
【０００２】
【従来の技術】
データ駆動型情報処理装置（以下、「データ駆動型プロセッサ」とも称する）では、所定の処理に必要な入力データがすべて揃い、かつ当該処理に必要な演算装置などの資源が割当てられたことを条件に処理が実行されるという原則に従って、処理が進行される。
【０００３】
データ駆動型の情報処理動作を含む情報処理装置については、非同期のハンドシェイク方式を採用したデータ伝送装置を用いたものが知られている。このようなデータ伝送装置においては、複数のデータ伝送路が接続され、これらのデータ伝送路が複数の転送要求信号（以下、「ＳＥＮＤ信号」とも称する）およびデータ転送を許可するか否かを示す転送許可信号（以下、単に「ＡＣＫ信号」とも称する）を互いに送受信しながら、自律的なデータ転送が実行される。
【０００４】
図９は、データ伝送路の構成を示すブロック図である。
図９を参照して、データ伝送路１００は、転送制御回路１１０と、Ｄ型フリップフロップによって形成されるデータ保持回路１５０とを含む。転送制御回路１１０は、前段からの転送要求信号を受ける転送要求入力端子ＣＩと、前段に対して転送許可信号を出力する転送許可出力端子ＲＯと、後段に対して転送要求信号を出力する転送要求出力端子ＣＯと、後段からの転送許可信号を受ける転送許可入力端子ＲＩと、データ保持回路１５０のデータ保持動作を制御するデータ転送パルスを出力するためのデータ転送パルス出力端子ＣＰを有している。
【０００５】
図１０は、図９に示した転送制御回路の動作を説明するためのタイミングチャートである。
【０００６】
図１０を参照して、転送制御回路１１０は、転送要求入力端子ＣＩに入力される前段からのＳＥＮＤ信号に応答して、転送許可入力端子ＲＩに入力される後段からのＡＣＫ信号が許可状態を示すハイレベルである場合において、転送要求出力端子ＣＯからローレベルを出力するとともに、データ保持回路１５０に対して出力されるデータ転送パルス（端子ＣＰ）をハイレベルに変化させる。なお、以下においては、各信号のハイレベルおよびローレベルのそれぞれを、単にＨレベルおよびＬレベルと表記する。
【０００７】
データ保持回路１５０は、転送制御回路１１０からのデータ転送パルス（端子ＣＰ）のＨレベルへの活性化に応答して、前段から与えられる入力データを保持し、その保持したデータを出力データとして後段に対して出力する。
【０００８】
図１１は、従来のデータ駆動型処理装置の構成を示すブロック図である。
図１１には、図９に示したデータ伝送路を所定のロジック回路を介してシーケンスに接続して構成されるデータ駆動型処理装置１０１が代表例として示される。
【０００９】
図１１を参照して、データ駆動型処理装置１０１は、転送制御回路１１０ａおよびデータ保持回路１５０ａを含むデータ伝送路１００ａと、転送制御回路１１０ｂおよびデータ保持回路１５０ｂを含むデータ伝送路１００ｂと、転送制御回路１１０ｃおよびデータ保持回路１５０ｃを含むデータ伝送路１００ｃとを備える。
【００１０】
データ駆動型処理装置１０１に入力されるデータは、データ伝送路１００ａ→１００ｂ→１００ｃと順に転送されていく間に、ロジック回路１６０ａおよび１６０ｂの各々によってシーケンス的に所定の処理を実行される。
【００１１】
データ駆動型処理装置１０１においては、たとえばデータ保持回路１５０ａがデータ保持状態である場合において、後段のデータ保持回路１５０ｂがデータ保持状態であるときには、データ保持回路１５０ａからデータ保持回路１５０ｂに対するデータ伝送は実行されない。また、後段のデータ保持回路１５０ｂが、データを保持していない状態であるとき、もしくはデータを保持していない状態になったときには、少なくとも予め設定された遅延時間をかけて、データ保持回路１５０ａから出力されたデータがロジック回路１６０ａで処理されて、データ保持回路１５０ｂに伝送される。
【００１２】
このようなデータ伝送の実行可否は、データ保持回路１５０ａ〜１５０ｃにそれぞれ対応する転送制御回路１１０ａ〜１１０ｃによって授受されるＳＥＮＤ信号およびＡＣＫ信号に基づいて、各転送制御回路によって判断される。このように、隣接するデータ伝送路間において、これらのＳＥＮＤ信号およびＡＣＫ信号に従って非同期に、かつ少なくとも予め設定された遅延時間をかけてデータ伝送を行なう制御方式は、自己同期型転送制御と呼ばれる。一般的に、このような制御方式に従ってデータ転送を制御する回路は、自己同期型転送制御回路と呼ばれている。特に、外部入力に応じて、データ転送の一時停止および転送再開を実行する機能を有した自己同期型転送制御回路構成が、特開平６−８３７３１号公報（以下、「従来技術」とも称する）に開示されている。
【００１３】
図１２は、従来技術に従う自己同期型転送制御回路の回路図である。
図１２を参照して、自己同期型転送制御回路１０３は、図９で説明した転送制御回路１１０に相当する部分に加えて、モード制御端子ＳＹＮＣへの入力に応答して、データ転送の一時停止／転送再開を制御するための転送要求制御回路１２０をさらに備える。
【００１４】
モード制御端子ＳＹＮＣに対しては、データ転送の一時停止／転送再開を制御する場合において、Ｈレベルに設定されるモード制御信号が入力される。モード制御信号がＨレベルに設定される場合には、制御クロック端子ＣＫに入力される制御クロックに応答して、転送要求信号（ＳＥＮＤ信号）の伝送、すなわち後段部に対するデータ転送が制御される。
【００１５】
図１３は、モード制御端子ＳＹＮＣにＨレベルが入力された場合における自己同期型転送制御回路１０３の動作を説明するためのタイミングチャートである。
【００１６】
図１３を参照して、モード制御端子ＳＹＮＣに入力されるモード制御信号はＨレベルに設定されている。
【００１７】
また、転送制御回路１１０に相当する部分は、マスタリセット端子／ＭＲに入力されるマスタリセット信号によって、初期化されているものとする。すなわち、マスタリセット信号を一旦活性化（Ｌレベル）することによって、図１２に示したＲＳ型フリップフロップ１１１および１１４はリセットされて、ノードＱａおよび／Ｑｂは、ＬレベルおよびＨレベルにそれぞれ設定される。これに応答して、転送許可出力端子ＲＯおよび転送要求出力端子ＣＯの信号レベルは、Ｈレベルにそれぞれ初期化される。
【００１８】
転送許可出力端子ＲＯがＨレベル（許可状態）であることに基づいて、前段のデータ伝送路からデータ転送を要求するＳＥＮＤ信号が入力されて、時刻Ｔ０において、転送要求入力端子ＣＩがＬレベルに立下がる。
【００１９】
図１２を参照して、転送要求入力端子ＣＩに入力されたＬレベル信号は、転送制御回路１１０中のＲＳ型フリップフロップ１１１をセットするので、ノードＱａにはＨレベル信号が出力される。ノードＱａの信号は、インバータ１１２を介して転送許可出力端子ＲＯに伝達される。これにより、転送許可出力端子ＲＯの信号レベルはＬレベルとなる。この結果、前段のデータ伝送路中の転送制御回路に対して、ＬレベルのＡＣＫ信号が伝送されて、新たなデータの転送が禁止される。
【００２０】
同時に、転送要求入力端子ＣＩに入力された信号は、インバータ１２５を介して、転送要求制御回路１２０中のＤ型フリップフロップ１２４のクロックノードｃｋに入力される。
【００２１】
Ｄ型フリップフロップ１２４は、インバータ１２５を介して、転送要求入力端子ＣＩの信号レベルをクロックノードｃｋに受取り、クロックノードｃｋのＨレベルへの立上がりに同期して、Ｄ型フリップフロップ１２２の出力ノード／Ｑの信号をラッチする。この結果、Ｄ型フリップフロップ１２２および１２４の出力ノードＱのそれぞれは、互いに逆の信号レベルを出力する。
【００２２】
Ｄ型フリップフロップ１２２および１２４からのこれらの信号は、排他的論理和（ＥＸ−ＯＲ）ゲート１２６に入力される。したがって、ＮＡＮＤゲート１２８の入力の一方に相当する、ＥＸ−ＯＲゲート１２６の出力は、Ｈレベルを有することになる。ＮＡＮＤゲート１２８の入力のもう一方であるモード制御端子ＳＹＮＣはＨレベルに設定されているので、結果的に、転送要求入力端子ＣＩのＬレベルへの変化に応答して、ＮＡＮＤゲート１２８の出力ノードＩＮＨＢはＬレベルに設定される。
【００２３】
図１３に示されるように、その後一定時間が経過した時刻Ｔ１において、転送要求入力端子ＣＩの信号レベルはＨレベルに復帰する。
【００２４】
図１２を再び参照して、転送要求入力端子ＣＩがＨレベルに復帰し、ＲＳ型フリップフロップ１１１の出力ノードＱａ、インバータ１１６の出力ノードおよび転送許可入力端子ＲＩがすべてＨレベルであった場合にも、出力ノードＩＮＨＢがＬレベルである期間においては、ＮＡＮＤゲート１１３の出力ノードＧＡＴＥは、Ｈレベルに維持される。
【００２５】
したがって、ＲＳ型フリップフロップ１１４の出力ノードＱｂおよび／Ｑｂの信号レベルは変化しないので、図１３に示されるように、転送要求出力端子ＣＯの信号レベルはＨレベルに維持されて、Ｌレベル（転送要求状態）に設定されることはない。この結果、後段の転送制御回路に対する転送要求は行なわれない。
【００２６】
このように、モード制御端子ＳＹＮＣをＨレベルに設定することにより、転送制御回路１１０は、前段部の転送制御回路から与えられた転送要求を後段の転送制御回路へ転送することが抑制される。また、対応するデータ保持回路１５０に出力されるデータ伝送パルス（端子ＣＰ）も、非活性状態（Ｌレベル）に維持される。
【００２７】
図１２に示されるように、次に、時刻Ｔ２において、制御クロック端子ＣＫに入力される制御クロックをＨレベルに変化させると、制御クロック端子ＣＫのＨレベルへの立上がりに同期して、Ｄ型フリップフロップ１２２は、Ｄ型フリップフロップ１２４の出力ノードＱの信号をラッチする。
【００２８】
その結果、Ｄ型フリップフロップ１２２および１２４の出力ノードＱのそれぞれは、同一の信号レベルを有することとなる。これにより、ＥＸ−ＯＲゲート１２６の出力信号は、Ｌレベルに変化し、ＮＡＮＤゲート１２８の出力ノードＩＮＨＢの信号レベルは、Ｈレベルに立上がる。
【００２９】
ノードＩＮＨＢがＨレベルに立上がると、ＮＡＮＤゲート１１３の他の入力信号がＨレベルであるため、その出力ノードＧＡＴＥは、Ｌレベルに変化する。これにより、ＲＳ型フリップフロップ１１１がリセットされ、またＲＳ型フリップフロップ１１４はセットされる。
【００３０】
この結果、ＲＳ型フリップフロップ１１４の出力ノード／Ｑｂは、Ｌレベルに立下がるので、データ転送パルス出力端子ＣＰはＨレベルに立上がり、この信号レベルは対応するデータ保持回路のクロック入力となる。
【００３１】
これに応じて、対応するデータ保持回路は、入力データを取込んでラッチするとともに、出力データとして後段のデータ保持回路に対して出力する。さらに、ＲＳ型フリップフロップ１１４の出力ノード／Ｑｂの信号は、インバータ１１５，１１６および遅延素子１１７を通過して転送要求出力端子ＣＯに伝達される。
【００３２】
これにより、転送要求出力端子ＣＯは、遅延素子１１７の遅延時間による所定時間経過後にＬレベル（転送要求状態）に変化して、後段の転送制御回路に対して、データ転送を要求するためのＳＥＮＤ信号が与えられることになる。遅延素子１１７における遅延時間は、図１１に示したロジック回路における処理時間を含めて設定することができる。
【００３３】
このように、モード制御端子ＳＹＮＣをＨレベルに設定して、転送要求を後段の転送制御回路に伝送するのを停止した後、改めて制御クロック端子ＣＫにＨレベルの信号を与えることによって、伝送が停止された転送要求が、そのまま後段の転送制御回路に伝送されることになる。
【００３４】
さらに、一定時間経過後において、後段の転送制御回路からＡＣＫ信号によって転送禁止が送出され、転送許可入力端子ＲＩがＬレベルに立下がると、ＲＳ型フリップフロップ１１４はリセットされて、これに応じてデータ転送パルス出力端子ＣＰはＬレベルに、転送要求出力端子ＣＯはＨレベルにそれぞれ復帰する。したがって、データ保持回路に対するデータラッチ動作は禁止され、後段の転送制御回路に関する新たなデータの転送が禁止される。
【００３５】
以上のように、モード制御端子ＳＹＮＣがＨレベルに設定されている期間においては、制御クロック端子ＣＫに入力される制御クロックの信号レベルに基づいて、転送要求入力端子ＣＩに与えられるＳＥＮＤ信号の後段の転送制御回路に対する転送、すなわちデータ転送の可／否を容易に制御することができる。
【００３６】
したがって、ユーザは、モード制御端子ＳＹＮＣおよび制御クロック端子ＣＫをそれぞれ介して外部から入力可能な、モード制御信号および制御クロックの信号レベルを適宜設定することによって、データ伝送路間に配置されるロジックについて、転送タイミングの検証や処理内容のデバッグについて、データの伝送を１ステップずつ進めながら段階的に実行することが可能である。
【００３７】
図１４は、モード制御端子ＳＹＮＣにＬレベルが入力された場合における自己同期型転送制御回路１０３の動作を説明するためのタイミングチャートである。
【００３８】
図１４を参照して、モード制御端子ＳＹＮＣに入力されるモード制御信号がＬレベルに設定されている場合には、図１２に示されるＮＡＮＤゲート１２８の出力ノードＩＮＨＢがＨレベルに維持される。したがって、ＮＡＮＤゲート１１３の出力ノードＧＡＴＥの信号レベルは、転送要求入力端子ＣＩに入力される前段からのＳＥＮＤ信号および、転送許可入力端子ＲＩに入力される後段からのＡＣＫ信号に応じて変化する。したがって、自己同期型転送制御回路１０３は、図９および図１０に示した転送制御回路１１０と同様に動作する。
【００３９】
この結果、段階的なデータ伝送が不要である通常動作時においては、モード制御端子ＳＹＮＣに入力されるモード制御信号をＬレベルに設定することによって、隣接するデータ伝送路間で授受されるＳＥＮＤ信号およびＡＣＫ信号に基づいて、処理の進行に応じた自律的なデータ伝送を実行することができる。
【００４０】
【発明が解決しようとする課題】
しかしながら、たとえばデータ駆動型情報処理装置の転送タイミングの検証や処理内容のデバッグにおいて、データがブレイクポイントにさしかかったときに演算処理を一時停止させたい場合がある。データ駆動型情報処理装置に、図１２に示す従来の自己同期型転送制御回路１０３を使用し、モード制御端子ＳＹＮＣおよび制御クロック端子ＣＫの信号レベルを設定することによって、データ転送の一時停止、またはデータ転送の再開を実現することができる。
【００４１】
しかしながら、データ転送の途中において、転送を一時停止する場合、たとえば図１２および１３において、ノードＧＡＴＥの信号レベルがＬレベルである期間内に、モード制御端子ＳＹＮＣの信号レベルをＬレベルからＨレベルに変化させると、ＮＡＮＤゲート１２８の出力ノードＩＮＨＢはＬレベルに立下がるので、ノードＧＡＴＥの信号レベルは、Ｈレベルに立上がる。
【００４２】
このとき、ノードＧＡＴＥがＬレベルに設定される期間が非常に短くなる場合が発生し、このＬレベル信号をＲＳ型フリップフロップ１１１もしくは１１４のどちらか一方のみが取り損ねるケースが生じる可能性がある。たとえば、ノードＧＡＴＥと各ＲＳ型フリップフロップとの間の配線長の違いによる波形のなまりや、各ＲＳ型フリップフロップにおけるセットアップ時間のばらつき等によってこのようなケースが生じてしまうおそれがある。
【００４３】
正常動作時においては、ノードＧＡＴＥがＬレベルに設定されることに応じて、ＲＳ型フリップフロップ１１４がセットされて、後段の転送制御回路に対してデータ転送を要求するＳＥＮＤ信号が転送要求出力端子ＣＯから出力され、かつＲＳ型フリップフロップ１１１がリセットされて、転送許可出力端子ＲＯの信号レベルはＨレベルに変化する、すなわちこの転送制御回路がデータ保持状態でなくなることで、データ転送が実行される。
【００４４】
しかし、ノードＧＡＴＥのＬレベル期間の幅が狭くなり、ＲＳ型フリップフロップ１１４がセットされて、後段の転送制御回路に対してデータ転送を要求するＳＥＮＤ信号を出力する一方で、ＲＳ型フリップフロップ１１１がリセットされない場合には、この転送制御回路はデータ保持状態のままであるので、その結果データを複製してしまうことになる。
【００４５】
反対に、ＲＳ型フリップフロップ１１４がセットされず、後段の転送制御回路へデータ転送を要求するＳＥＮＤ信号を出力し損ね、さらにＲＳ型フリップフロップ１１１がリセットされてこの転送制御回路がデータ保持状態でなくなると、データは後段に転送されないまま、前段から転送されるデータに更新されてしまう。この結果、データが破壊されることになる。
【００４６】
このような誤動作を避けるためには、デバッグをする際にはモード制御端子ＳＹＮＣを最初からＨレベルに固定しておく必要があり、従来の転送制御回路においては、データ転送中の任意タイミングにおいて、転送を安全に停止させることは困難であった。
【００４７】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、所望の任意タイミングにおいて、データ破壊を招くことなくデータ転送動作を正確に停止または実行できる機能を有した自己同期型転送制御回路およびこれを用いたデータ駆動型情報処理装置を提供することである。
【００４８】
【課題を解決するための手段】
この発明に従うと、直列に接続された複数のデータ伝送路におけるデータ転送を制御するために、各データ伝送路に配置された自己同期型転送制御回路であって、各データ伝送路は、自己同期型転送制御回路の指示に応じて、前段のデータ伝送路からのデータをラッチして保持するとともに、このデータを後段のデータ伝送路へ向けて出力するデータ転送動作を実行するように構成されたデータ保持回路を有する。自己同期型転送制御回路は、転送制御手段と、転送要求制御手段とを備える。転送制御手段は、前段のデータ伝送路からデータ転送要求があった場合、後段のデータ伝送路へデータ転送要求を出力し、この転送要求が後段のデータ伝送路により許可されたときに、前段のデータ伝送路にデータ転送許可を出力するとともにデータ転送動作の実行をデータ保持回路に指示するように構成される。転送要求制御手段は、第１および第２の制御信号を含む外部指示に応じて、転送制御手段に対する、停止状態の設定および該停止状態の解除を制御するように構成される。転送制御手段は、停止状態において、後段のデータ伝送路へのデータ転送要求の出力および前段のデータ伝送路へのデータ転送許可の出力ならびにデータ保持回路へのデータ転送動作の実行指示の出力を強制的に停止される。さらに、転送要求制御手段は、第１から第３のモード設定手段を含む。第１のモード設定手段は、前段のデータ伝送路における保持データが確定していることを示す信号に応答したタイミングで、第１の制御信号の入力を反映して転送制御手段を停止状態に設定するように構成される。第２のモード設定手段は、第１の制御信号によって転送制御手段が停止状態に設定されている期間中において、第２の制御信号が入力されるごとに転送制御手段の停止状態を一時的に解除するように構成される。第３のモード設定手段は、第１の制御信号の入力が解除されたときに、転送制御手段の停止状態を解除するように構成される。
【００４９】
この発明の別の局面に従うと、データ駆動型情報処理装置であって、複数段に直列接続された複数のデータ伝送路を備える。各前記データ伝送路は、複数のデータ伝送路におけるデータ転送を制御するための自己同期型転送制御回路と、データ保持回路とを備える。データ保持回路は、自己同期型転送制御回路の指示に応じて、前段のデータ伝送路からのデータをラッチして保持するとともに、このデータを後段のデータ伝送路へ向けて出力するデータ転送動作を実行するように構成される。自己同期型転送制御回路は、転送制御手段と、転送要求制御手段とを備える。転送制御手段は、前段のデータ伝送路からデータ転送要求があった場合、後段のデータ伝送路へデータ転送要求を出力し、この転送要求が後段のデータ伝送路により許可されたときに、前段のデータ伝送路にデータ転送許可を出力するとともにデータ転送動作の実行をデータ保持回路に指示するように構成される。転送要求制御手段は、第１および第２の制御信号に応じて、転送制御手段に対する、停止状態の設定および該停止状態の解除を制御するように構成される。転送制御手段は、停止状態において、後段のデータ伝送路へのデータ転送要求の出力および前段のデータ伝送路へのデータ転送許可の出力ならびにデータ保持回路へのデータ転送動作の実行指示の出力を強制的に停止される。さらに、転送要求制御手段は、第１から第３のモード設定手段を含む。第１のモード設定手段は、前段のデータ伝送路における保持データが確定していることを示す信号に応答したタイミングで、第１の制御信号を反映して転送制御手段を停止状態に設定するように構成される。第２のモード設定手段は、第１の制御信号によって転送制御手段が停止状態に設定されている期間中において、第２の制御信号が入力されるごとに転送制御手段の停止状態を一時的に解除するように構成される。第３のモード設定手段は、第１の制御信号の入力が解除されたときに、転送制御手段の停止状態を解除するように構成される。
【００５０】
したがって、この発明に従う自己同期型転送制御回路および、この自己同期型転送制御回路を含むデータ伝送路および各データ伝送路間に配置されるロジック回路等によって構成されるデータ駆動型情報処理装置においては、データ転送の許可または禁止を指示する指示信号および、データ転送を要求するための要求信号とに基づいてデータ転送を制御する自己同期型転送制御回路において、任意のタイミングで入力される第１の外部指示によって、前段部から与えられるデータを後段部に転送することを安全に一時停止、または一時停止および再開を繰返すステップ動作を正確に実行することが可能である。この結果、この発明に係るデータまたは信号転送時のタイミングの検証や、処理内容のデバッグに対して動作の追跡を１ステップずつ正確に行なうことが可能となる。
【００５１】
【発明の実施の形態】
以下において、この発明の実施の形態について、図面を参照しながら詳細に説明する。
【００５２】
［実施の形態１］
図１は、この発明の実施の形態１に従う自己同期型転送制御回路５を含むデータ伝送路１の構成を示すブロック図である。
【００５３】
図１を参照して、データ伝送路１は、自己同期型転送制御回路５と、Ｄ型フリップフロップで形成されるデータ保持回路５０とを備える。自己同期型転送制御回路５は、転送制御回路１０と、転送要求制御回路２０とを含む。データ保持回路５０は、図９に示されたデータ保持回路１５０と同様の機能を有し、転送制御回路１０のデータ転送パルス出力端子ＣＰに出力されるデータ転送パルスに応答して、前段からの入力データを保持するとともに、出力データとして後段に対して転送する。
【００５４】
自己同期型転送制御回路５は、通常は従来の技術で説明した転送制御回路１１０と同様の動作をし、ユーザが所望のデバッグ操作を行なう際においては、外部指示に応答して、転送要求信号の伝送を任意に制御することができる。この結果、データ伝送路間に配置されるロジック回路のタイミング検証や、処理内容のデバッグをデータの伝送を段階的に詰めながら動作を追跡することが可能となる。
【００５５】
転送制御回路１０は、図９に示される従来の転送制御回路１１０と同様に、転送要求入力端子ＣＩ、転送要求出力端子ＣＯ、転送許可入力端子ＲＩおよび転送許可出力端子ＲＯを含む。
【００５６】
さらに、転送制御回路１０は、モード制御ノードＳＧと接続される。モード制御ノードＳＧは、図１２に示された転送制御回路１１０におけるノードＩＮＨＢに相当する。
【００５７】
転送要求制御回路２０のモード制御端子ＳＴＰおよび制御クロック端子ＧＯは、図示されない外部制御装置に接続される。この外部制御装置は、手動または自動制御されて、モード制御端子ＳＴＰおよび制御クロック端子ＧＯに対して、モード制御信号および制御クロックをそれぞれ入力する。
【００５８】
モード制御端子ＳＴＰに入力されるモード制御信号は、転送制御回路１０に対して、従来の技術で説明したような自律的なデータ伝送モード（以下、「通常転送モード」とも称する）と、制御クロック端子ＧＯに与えられる制御クロックに基づいてＳＥＮＤ信号の伝送が制御される「テスト伝送モード」とのいずれかを設定するための信号である。
【００５９】
モード制御端子ＳＴＰに入力されるモード制御信号がＨレベルである場合には、転送制御回路１０は、通常転送モードに設定されて、図９および図１０で説明した転送制御回路１１０と同様の動作を実行する。
【００６０】
一方、モード制御端子ＳＴＰに入力されるモード制御信号がＬレベルである場合には、転送制御回路１０は、制御クロック端子ＧＯに入力される制御クロックに応答して、ＳＥＮＤ信号の伝送すなわちデータ転送が制御されるようなテスト伝送モードに設定される。
【００６１】
モード制御端子ＳＴＰにＨレベルが入力される、通常転送モードにおけるデータ伝送路１の動作は、従来の技術で説明した転送制御回路１１０によって制御されるデータ伝送路１００と同様であるので、その説明は繰返さない。以下においては、モード制御端子ＳＴＰにＬレベルが入力される、テスト伝送モードにおけるデータ伝送路１の動作について詳細に説明する。
【００６２】
図２は、図１に示された自己同期型転送制御回路５の構成を示す回路図である。
【００６３】
図２を参照して、転送要求入力端子ＣＩは、前段部からのパルス状のＳＥＮＤ信号を受ける。転送許可出力端子ＲＯは、前段部に対してＡＣＫ信号を出力する。転送要求出力端子ＣＯは、後段部に対してデータ転送を要求するためのＳＥＮＤ信号を出力する。転送許可入力端子ＲＩは、後段部からのＡＣＫ信号を受ける。マスタリセット端子／ＭＲは、マスタリセット信号を受ける。
【００６４】
転送許可出力端子ＲＯの信号レベルが、ＨレベルおよびＬレベルであることは、転送許可状態および転送禁止状態であることをそれぞれ示している。
【００６５】
データ転送を要求する場合において、ＳＥＮＤ信号は、Ｌレベルにパルス状に設定される。したがって、転送要求入力端子ＣＩの信号レベルがＬレベルであることは、前段からデータ転送が要求されていることを表わし、逆にＨレベルであることは、前段からデータ転送が要求されていないことを表わしている。
【００６６】
転送制御回路１０は、図１２に示した転送制御回路１１０と同様の構成を有し、ＲＳ型フリップフロップ１１を構成するＮＡＮＤゲートＬＧａ，ＬＧｂと、ＲＳ型フリップフロップ１１の出力ノードＱａの信号レベルを反転して転送許可出力端子ＲＯに伝達するインバータ１２と、５入力ＮＡＮＤゲート１３と、ＲＳ型フリップフロップ１４を構成するＮＡＮＤゲートＬＧｃ，ＬＧｄと、ＲＳ型フリップフロップ１４の出力ノード／Ｑｂの信号レベルを反転してデータ転送パルス出力端子ＣＰに伝達するインバータ１５と、インバータ１５の出力信号をさらに反転するインバータ１６と、インバータ１６の出力信号を所定時間遅延させて転送要求出力端子ＣＯに伝達する遅延素子１７とを含む。
【００６７】
５入力ＮＡＮＤゲート１３の出力ノードｃｎｄは、ＲＳ型フリップフロップ１１のリセットノードおよびＲＳ型フリップフロップ１４のセットノード／Ｓｂと結合される。
【００６８】
マスタリセット端子／ＭＲへのＬレベル信号の入力に応答して、ＲＳ型フリップフロップ１１および１４はリセットされる。これに応じて、データ転送パルス出力端子ＣＰはＬレベルに、転送許可出力端子ＲＯおよび転送要求出力端子ＣＯはＨレベルに初期化される。
【００６９】
ＲＳ型フリップフロップ１１のセットノード／Ｓａと結合される転送要求入力端子ＣＩにＬレベルのパルスが入力されると、ＲＳ型フリップフロップ１１がセットされる。これに応答してＲＳ型フリップフロップ１１は、Ｌレベルの入力パルスを記憶し、ノードＱａにＨレベル信号を出力する。また、ＮＡＮＤゲートＬＧｂの入力ノードのいずれかがＬレベルに設定されると、ＲＳ型フリップフロップ１１はリセットされる。リセットされたＲＳ型フリップフロップ１１は、ノードＱａにＬレベル信号を出力する。
【００７０】
ＲＳ型フリップフロップ１４を構成するＮＡＮＤゲートＬＧｃおよびＬＧｄは、ＲＳ型フリップフロップ１１を構成するＮＡＮＤゲートＬＧａおよびＬＧｂにそれぞれ相当する。したがって、ＲＳ型フリップフロップ１４の動作は、ＲＳ型フリップフロップ１１と同様であるので説明は繰返さない。
【００７１】
５入力ＮＡＮＤゲート１３の第１、第２および第３の入力ノードは、転送要求入力端子ＣＩ、ＲＳ型フリップフロップ１１の出力ノードＱａおよび転送許可入力端子ＲＩとそれぞれ接続される。５入力ＮＡＮＤゲート１３の第４および第５の入力ノードは、インバータ１６の出力ノードおよびモード制御ノードＳＧとそれぞれ接続される。
【００７２】
転送要求制御回路２０は、Ｄ型フリップフロップ２２，２４およびＥＸ−ＯＲゲート２６，２８を含む。
【００７３】
Ｄ型フリップフロップ２２および２４の各々は、クロックノードｃｋ、データ入力ノードＤ、データ出力ノードＱ，／Ｑを有する。データ出力ノード／Ｑは、データ出力ノードＱの反転レベルの信号を出力する。
【００７４】
Ｄ型フリップフロップ２２は、クロックノードｃｋに入力される信号、すなわち制御クロック端子ＧＯのＨレベルへの立上がりに応答してデータ入力ノードＤの信号を取込む。Ｄ型フリップフロップ２４は、反対に、クロックノードｃｋに入力される信号、すなわち転送要求入力端子ＣＩのＬレベルへの立下がりに応答してデータ入力ノードＤの信号を取込む。
【００７５】
Ｄ型フリップフロップ２２および２４のデータ出力ノードＱのそれぞれは、ＥＸ−ＯＲゲート２８に入力される。Ｄ型フリップフロップ２２のデータ出力ノードＱは、さらに、ＥＸ−ＯＲゲート２６の入力ノードの一方に接続される。Ｄ型フリップフロップ２４のデータ出力ノード／Ｑは、Ｄ型フリップフロップ２２のデータ入力ノードＤと接続される。
【００７６】
ＥＸ−ＯＲゲート２６の入力ノードの他方は、モード制御端子ＳＴＰと接続される。ＥＸ−ＯＲゲート２６の出力信号は、Ｄ型フリップフロップ２４のデータ入力ノードＤに入力される。
【００７７】
Ｄ型フリップフロップ２２の非同期セットノードＳおよびＤ型フリップフロップ２４の非同期リセットノードＲには、マスタリセット端子／ＭＲが接続される。モード制御ノードＳＧは、上述したようにＮＡＮＤゲート１３の入力ノードの１つと接続される。
【００７８】
図３は、図２に示された自己同期型転送制御回路５の動作を説明するためのタイミングチャートである。
【００７９】
図２および図３を参照して、初期状態において、マスタリセット端子／ＭＲに入力されるマスタリセット信号を一旦Ｌレベルに設定することにより、Ｄ型フリップフロップ２２および２４は、それぞれセットおよびリセットされる。これに応じて、Ｄ型フリップフロップ２２および２４のデータ出力ノードＱは、ＨレベルおよびＬレベルにそれぞれ設定される。
【００８０】
その後、モード制御端子ＳＴＰへの入力がＨレベルに設定されると、ＥＸ−ＯＲゲート２６の出力はＬレベルに設定されるため、各々のＤフリップフロップのクロックノードｃｋに入力される制御クロック端子ＧＯの信号レベルが立上がっても、あるいは転送要求入力端子ＣＩの信号レベルが立下がっても、Ｄ型フリップフロップ２２および２４の各出力は変化せず、転送要求制御回路２０の状態は固定され、モード制御ノードＳＧはＨレベルを維持する。
【００８１】
したがって、転送要求制御回路２０は不能化されているのと等しくなり、自己同期型転送制御回路５は、通常転送モードに設定されて、図９および図１０に示した従来の転送制御回路１１０の動作と同様に、転送要求出力端子ＣＯ、転送許可出力端子ＲＯおよびデータ転送パルス出力端子ＣＰの信号レベルを設定する。
【００８２】
通常転送モードの途中で、モード制御端子ＳＴＰの信号レベルが外部制御によってＬレベルに設定されると、図１２に示した従来技術に従う自己同期型転送制御回路であれば誤動作する恐れがあるのに対して、本発明の実施の形態に従う自己同期型転送制御回路５においては、モード制御端子ＳＴＰの信号レベルは、転送要求入力端子ＣＩから入力される前段のデータ伝送路からのＳＥＮＤ信号の立下がりに同期して取込まれるため、ＮＡＮＤゲート１３の出力ノードｃｎｄのＬレベル期間が短くなりすぎることはない。
【００８３】
すなわち、通常転送モードの途中で、モード制御端子ＳＴＰの信号レベルがＬレベルに変化しても、後段に対するデータ転送を確実に終えて、後段からＡＣＫ信号が入力された後、また対応するデータ保持回路も前段からのデータを取込みラッチした後において、モード制御端子ＳＴＰの信号レベルが自己同期型転送制御回路５の内部に取込まれる。
【００８４】
したがって、転送されるデータを破壊することなくデータ転送を一時停止することが可能となる。これにより、自己同期型転送制御回路５は、データ転送の実行／停止を安全に、かつ任意のタイミングで実行できる。
【００８５】
次に、モード制御端子ＳＴＰの信号レベルがＬレベルに設定され、かつ制御クロック端子ＧＯへ入力される制御クロックによって、ＳＥＮＤ信号の転送が制御されるモードについて、図３を用いて説明する。
【００８６】
モード制御端子ＳＴＰにＬレベル信号が入力された後には、制御クロック端子ＧＯに入力される制御クロックの信号レベルに応じて、転送一時停止モード、１ステップ転送モードおよび通常転送再開モードの３つのモードが設定される。転送一時停止モードおよび１ステップ転送モードは、上述のテスト伝送モードに相当する。
【００８７】
なお、自己同期型転送制御回路５は、マスタリセット端子／ＭＲへのマスタリセット入力によって、初期化されているものと想定する。
【００８８】
まず、転送一時停止モードについて説明する。
転送許可出力端子ＲＯの信号レベルがＨレベルであることに基づいて、前段のデータ伝送路からデータ転送を要求するＳＥＮＤ信号が入力されると、転送要求入力端子ＣＩの信号レベルがＬレベルに立下がる。
【００８９】
転送要求入力端子ＣＩに与えられたＬレベル信号は、ＲＳ型フリップフロップ１１をセットするので、出力ノードＱａにはＨレベル信号が現われる。出力ノードＱａの信号レベルは、インバータ１２を介して転送許可出力端子ＲＯに与えられ、端子ＲＯの信号レベルはＬレベルに設定される。
【００９０】
これにより、前段の転送制御回路に対して、新たなデータの転送を禁止する旨のＡＣＫ信号が伝送される。同時に、転送要求入力端子ＣＩに与えられたＳＥＮＤ信号は、Ｄ型フリップフロップ２４のクロックノードｃｋに入力される。
【００９１】
Ｄ型フリップフロップ２４は、転送要求入力端子ＣＩの信号レベルをクロックノードｃｋに受取り、クロックノードｃｋのＬレベルへの立下がりに同期して、モード制御端子ＳＴＰの信号レベルがＬレベルであることに対応して、Ｄ型フリップフロップ２２の出力ノードＱの信号レベルであるＨレベルを取込みそのままラッチする。
【００９２】
この結果、Ｄ型フリップフロップ２２および２４の出力ノードＱが、同一の信号レベル（Ｈレベル）を出力し、それらがＥＸ−ＯＲゲート２８に入力される。これに応じて、モード制御ノードＳＧがＬレベルに設定される。
【００９３】
その後、一定時間が経過すると、転送要求入力端子ＣＩの信号レベルはＨレベルに復帰する。転送要求入力端子ＣＩの信号レベルがＨレベルに復帰し、ＲＳ型フリップフロップ１１の出力ノードＱａ、インバータ１６の出力および転送許可入力端子ＲＩの信号レベルがすべてＨレベルであったとしても、モード制御ノードＳＧの信号レベルがＬレベルである期間においては、ＮＡＮＤゲート１３の出力ノードｃｎｄは、Ｈレベルを維持することになる。
【００９４】
したがって、マスタリセット端子／ＭＲへのマスタリセット入力によって一旦リセットされたＲＳ型フリップフロップ１４の出力ノード／ＱｂはＨレベルを維持し、転送要求出力端子ＣＯの信号レベルは、Ｌレベルへ変化しない。したがって、後段の転送制御回路に対してデータ転送を要求するＳＥＮＤ信号は伝送されない。
【００９５】
このように、モード制御端子ＳＴＰへの入力をＬレベルに設定することによって、自己同期型転送制御回路５は、前段部の転送制御回路から与えられた転送要求信号を、後段の転送制御回路へ転送することが抑制される。したがって、後段の伝送路に対するデータ転送も停止される。
【００９６】
次に、１ステップ転送モードについて説明する。
このモードにおいては、モード制御端子ＳＴＰに対する入力はＬレベルに維持されたままで、外部制御によって制御クロック端子ＧＯにＨレベルの信号が順次与えられる。
【００９７】
制御クロック端子ＧＯに入力される制御クロックのＨレベルへの立上がりに同期して、Ｄ型フリップフロップ２２は、Ｄ型フリップフロップ２４の出力ノード／Ｑの信号レベル（Ｌレベル）を取込みラッチする。この結果、Ｄ型フリップフロップ２２および２４の出力ノードＱの信号レベルは、それぞれＬレベルおよびＨレベルに設定され、互いに異なる信号レベルとなる。
【００９８】
これに応答して、モード制御ノードＳＧの信号レベルは、Ｈレベルに変化する。なお、Ｄ型フリップフロップ２２のデータ取込動作は、制御クロック端子ＧＯのＨレベルへの立上がりのみに応答して実行されるので、制御クロック端子ＧＯに入力される制御クロックの立下がりのタイミングは任意に設定することができる。
【００９９】
モード制御ノードＳＧがＨレベルに立上がると、ＮＡＮＤゲート１３の出力ノードｃｎｄは、Ｌレベルに立下がる。これに応答して、ＲＳ型フリップフロップ１４がセットされる。したがって、ノード／Ｑｂの信号レベルはＬレベルに立下がるので、データ転送パルス出力端子ＣＰの信号レベルはＨレベルに立上がる。データ転送パルス出力端子ＣＰに出力されたＨレベル信号は、対応するデータ保持回路５０を構成するＤ型フリップフロップに対するクロック入力となる。
【０１００】
これに応答して、対応するデータ保持回路５０は、入力データを取込んでラッチし、かつ出力データとして後段のデータ保持回路に対して出力する。さらに、ノード／Ｑｂの信号レベルは、インバータ１５，１６および遅延素子１７を通過して、転送要求出力端子ＣＯに伝達される。これにより、転送要求出力端子ＣＯは、遅延素子１７の遅延時間に応じた所定時間経過後にＬレベルに変化して、後段の転送制御回路に対して、データ転送を要求するＳＥＮＤ信号が与えられることになる。
【０１０１】
このように、モード制御端子ＳＴＰをＬレベルに設定して、ＳＥＮＤ信号を後段の転送制御回路に伝達するのを抑制してデータ転送を停止した後、改めて制御クロック端子ＧＯにＨレベルの信号を入力することによって、一旦伝送が停止されたＳＥＮＤ信号が、そのまま後段の転送制御回路に与えられれて、データ転送が再開されることになる。
【０１０２】
さらに、一定時間経過後、後段の転送制御回路から転送禁止を示すＡＣＫ信号が送出されて、転送許可入力端子ＲＩの信号レベルがＬレベルに立下がると、ＲＳ型フリップフロップ１４はリセットされる。
【０１０３】
これに応答して、データ転送パルス出力端子ＣＰの信号レベルはＬレベルに、転送要求出力端子ＣＯの信号レベルはＨレベルにそれぞれ復帰する。したがって、データ保持回路５０に対するデータのラッチ動作は禁止され、同時に後段の転送制御回路に対する新たなデータの転送が禁止される。
【０１０４】
一定時間経過後、転送許可を示すＡＣＫ信号が後段の転送制御回路から伝送されて、転送許可入力端子ＲＩの信号レベルがＨレベルに立上がると、データ転送動作は終了される。
【０１０５】
前段のデータ伝送路から新たにデータ転送を要求するＳＥＮＤ信号が入力されて転送要求入力端子ＣＩの信号レベルがＬレベルに設定されても、モード制御端子ＳＴＰの信号レベルがＬレベルであるため、データ転送は先程と同様に、一時停止状態となる。
【０１０６】
このように、モード制御端子ＳＴＰをテスト伝送モードに対応するＬレベルに設定し、制御クロック端子ＧＯに入力される制御クロックの信号レベルをＨレベルに立上げることによって、データ転送を１ステップずつ実行することが可能となる。
【０１０７】
さらに、通常転送再開モードについて説明する。データ転送が停止されている状態、すなわち、転送要求入力端子ＣＩに対してＬレベル信号が入力され、転送許可出力端子ＲＯにＬレベル信号、転送許可入力端子ＲＩおよび転送要求出力端子ＣＯにＨレベル信号、モード制御ノードＳＧがＬレベルである状態から、モード制御端子ＳＴＰをＨレベルに設定すると、これによりＤ型フリップフロップ２２の出力ノードＱはすでに説明したようにＨレベルであることから、ＥＸ−ＯＲゲート２６の出力がＬレベルに変化する。
【０１０８】
図３においては、転送要求入力端子ＣＩの信号レベルがＬレベルに立下がった後において、モード制御端子ＳＴＰの信号レベルがＨレベルに変化する場合を示している。したがって、制御クロック端子ＧＯの信号レベルが立上がっても、Ｄ型フリップフロップ２２および２４の出力ノードＱは、ＨレベルおよびＬレベルにそれぞれ維持される。したがって、すでに説明した１ステップ転送モードと同様の動作を行ない、データ転送パルス出力端子ＣＰ、転送要求出力端子ＣＯおよび転送許可出力端子ＲＯの信号レベルが設定される。
【０１０９】
そして、次の転送要求入力端子ＣＩの信号レベルがＬレベルに立下がるのに同期して、ＥＸ−ＯＲゲート２６のＬレベル出力がＤ型フリップフロップ２４に取込まれラッチされる。これにより、Ｄ型フリップフロップ２４の出力ノードＱの信号レベルはＬレベルに変化し、先に述べた初期状態と同様の状態が再現される。これにより、モード制御ノードＳＧの信号レベルはＨレベルを維持し、通常転送モードに復帰する。つまり、１ステップ転送モードを含んだ形で通常転送モードが再開される。
【０１１０】
また、図３の場合とは異なり、転送要求入力端子ＣＩの信号レベルがＬレベルに立下がる直前において、モード制御端子ＳＴＰの信号レベルがＨレベルへ変化した場合には、転送要求入力端子ＣＩのＬレベルへの立下がりに同期をとって初期状態に復帰するため、その後における転送要求入力端子ＣＩに対するＳＥＮＤ信号の入力とは無関係に、通常転送モードに復帰する。
【０１１１】
制御クロック端子ＧＯに入力される制御クロックをＨレベルに設定すると、モード制御ノードＳＧはＨレベルに立上がり、ＮＡＮＤゲート１３の出力ノードｃｎｄはＬレベルに立下がる。これにより、後段の転送制御回路に対するデータ転送が再開される。モード制御端子ＳＴＰをＨレベルに設定することによって、従来の転送制御回路１１０と同様のデータ転送を実行することができる。
【０１１２】
以上のように、モード制御端子ＳＴＰがＬレベルに設定されている期間は、制御クロック端子ＧＯの信号レベル変化に基づいて、転送要求入力端子ＣＩに与えられるＳＥＮＤ信号の後段への転送が容易に制御される。したがって、ユーザは外部制御によってモード制御端子ＳＴＰおよび制御クロック端子ＧＯの信号レベルを適切に設定することにより、データ伝送路間に配置されるロジックについて、転送タイミングの検証や処理内容のデバッグについてデータの伝送を進めながら段階的に実行することが可能となる。
【０１１３】
すべてのデータ伝送路に本発明に従う自己同期型転送制御回路５を適用することにより、任意のタイミングで入力される割込み信号を、モード制御端子ＳＴＰおよび制御クロック端子ＧＯに対して入力して、すべての転送制御回路について、同様に通常転送モード、転送一時停止モード、および１ステップ転送動作モードを実行できるため、従来に比べてより正確なデバッグおよびトレース処理を実行することができる。
【０１１４】
図４は、この発明の実施の形態１に従う自己同期型転送制御回路の他の構成例を説明する回路図である。
【０１１５】
図４を参照して、自己同期型転送制御回路６は、図２に示す自己同期型転送制御回路５と比較して、転送要求制御回路２０に代えて転送要求制御回路４０を含む点で異なる。転送要求制御回路４０は、転送要求制御回路２０と比較して、より簡単な回路構成を有する。モード制御ノードＳＧの信号レベルに応じて動作する転送制御回路１０は、図２の構成と同様であるので詳細な説明は繰返さない。
【０１１６】
転送要求制御回路４０は、モード制御端子ＳＴＰの信号レベルを所定のタイミングで取込むためのＤ型フリップフロップ４１を含む。Ｄ型フリップフロップ４１は、モード制御端子ＳＴＰと接続された入力ノードＤと、転送要求入力端子ＣＩと接続されたクロックノードｃｋと、モード制御ノードＳＧと接続された出力ノードＱとを有する。
【０１１７】
転送要求制御回路４０は、さらに、制御クロック端子ＧＯに入力される制御クロックを遅延させるための複数（偶数）のインバータ４２と、インバータ群４２によって遅延された制御クロックの反転信号と、制御クロック端子ＧＯに入力される制御クロックとの間でＡＮＤ演算を実行するＡＮＤゲート４３と、Ｄ型フリップフロップ４１のセットノードＳと接続された出力ノードを有するＮＯＲゲート４５とを有する。
【０１１８】
ＮＯＲゲート４５の入力ノードの一方は、ＡＮＤゲート４３の出力ノードと接続されている。ＮＯＲゲート４５の入力ノードの他方には、マスタリセット端子／ＭＲへの入力が伝達されている。
【０１１９】
ＡＮＤゲート４３の出力は、制御クロック端子ＧＯに入力される制御クロックのＨレベルへの立上がりに応答してＨレベルに変化し、複数のインバータ４２により決定される遅延時間後にＬレベルに立下がる。
【０１２０】
まず、マスタリセット端子／ＭＲへの入力（通常時はＨレベル）が一旦Ｌレベルに立下がることで、ＮＯＲゲート４５の出力がＬレベルに変化し、Ｄ型フリップフロップ４１がセット状態とされることで、転送要求制御回路４０は初期化される。
【０１２１】
これにより、モード制御端子ＳＴＰの信号レベルがＨレベルのとき、転送要求入力端子ＣＩの信号レベルがＬレベルに立下がっても、モード制御ノードＳＧがＨレベルを維持することで、図３と同様の通常転送モードに従うデータ転送動作が実行される。
【０１２２】
次に、転送一時停止モードを実行するため、モード制御端子ＳＴＰへの入力をＬレベルに変化させると、転送要求入力端子ＣＩの信号レベルのＬレベルへの立下がりに同期を取って、Ｄ型フリップフロップ４１は、モード制御端子ＳＴＰのＬレベルを取込み、ラッチして出力ノードＱから出力する。これにより、モード制御ノードＳＧの信号レベルはＬレベルに立下がる。
【０１２３】
転送一時停止モードにおける転送制御回路１０の動作は、図２および図３で説明したとおりであるため詳細な説明は繰返さない。
【０１２４】
次に、１ステップ転送モードを実行する場合においては、モード制御端子ＳＴＰの信号レベルはＬレベルに設定され、モード制御ノードＳＧの信号レベルもＬレベルに設定されている。この状態から制御クロック端子ＧＯに入力される制御クロックをＨレベルに立上げると、複数のインバータ４２によって付与される遅延時間によって決まるＨパルス幅を有するワンショットパルスがＡＮＤゲート４３から出力される。
【０１２５】
このＡＮＤゲート４３からのワンショットパルスは、ＮＯＲゲート４５で反転されて、Ｄ型フリップフロップ４１のセットノードＳに入力される。これにより、Ｄ型フリップフロップ４１はセット状態となり、モード制御ノードＳＧの信号レベルはＨレベルに立上がる。
【０１２６】
このようにして、図２および図３で説明したような１ステップ転送モードに従うデータ転送動作が実行される。ただし、この状態におけるモード制御ノードＳＧのＬレベルへの立下がりは、転送要求入力端子ＣＩに与えられるＳＥＮＤ信号のＬレベルへの立下がりに同期をとって実行される。
【０１２７】
なお、制御クロックのＨレベルへの立上りに応答した、ＮＯＲゲート４５からのＬレベル出力は、インバータ群４２の遅延時間で設定された十分短い波形であるため、転送要求入力端子ＣＩの信号レベルの立下がりタイミングに対して、特に大きな制約とはならない。
【０１２８】
さらに、通常転送再開モードについて説明する。モード制御端子ＳＴＰの信号レベルをＨレベルに立上げてから、まず最初に転送要求入力端子ＣＩに入力されるＳＥＮＤ信号がＬレベルに立下がった場合に、モード制御ノードＳＧの信号レベルはＨレベルに変化し、通常転送モード時と同様の状態となる。
【０１２９】
一方、制御クロック端子ＧＯに入力される制御クロックのＨレベルへの立上がりが先にくれば、まず１ステップ動作モードに従った動作を実行した後に、次に転送要求入力端子ＣＩに入力されるＳＥＮＤ信号の立下がりに応答して、通常転送状態に復帰するような通常転送の再開動作が実行される。
【０１３０】
通常転送モードに復帰した場合には、転送要求入力端子ＣＩに入力されるＳＥＮＤ信号のレベルとは無関係に、モード制御ノードＳＧの信号レベルは固定される。これは、図２および図３で説明した自己同期型転送制御回路の動作と同様である。
【０１３１】
［実施の形態２］
実施の形態１に従う自己同期型転送制御回路５，６においては、発生確率は低いものの、転送要求入力端子ＣＩの信号レベルがＬレベルに立下がるのとほぼ同時に、モード制御端子ＳＴＰの信号レベルがＬレベルに立下がる場合において、転送要求制御回路２０，４０によって設定されるモード制御ノードＳＧの信号レベルは、ＨレベルかＬレベルであるかが不明なメタステーブル状態になる。
【０１３２】
転送要求入力端子ＣＩの信号レベルがＨレベルに立上がるまでに、モード制御ノードＳＧの信号レベルが安定するならば問題はないが、メタステーブル状態が続いている状態で転送要求入力端子ＣＩの信号レベルがＨレベルに立上がった場合には、転送制御回路１０が誤動作を生じる恐れがある。高速なデータ転送が要求されるようなデータ駆動型情報処理装置に、このような転送制御回路を採用する場合は、さらに誤動作発生の危険が高まる。
【０１３３】
図５は、この発明の実施の形態２に従うデータ駆動型情報処理装置２の構成を示すブロック図である。
【０１３４】
図５を参照して、実施の形態２に従うデータ駆動型情報処理装置２は、直列に接続される複数のデータ伝送路を備える。データ伝送路の各々は、実施の形態２に従う自己同期型転送制御回路７とデータ保持回路５０とを含む。自己同期型転送制御回路７の各々は、自己転送制御回路１０および転送要求制御回路２０を有する。
【０１３５】
なお、以下においては、複数のデータ伝送路を有するデータ駆動型情報処理装置の構成について、各データ伝送路に含まれる自己同期型転送制御回路、転送制御回路および転送要求制御回路を総括的に表記する場合には、符号７，１０および２０のみをそれぞれ用いることとし、特定のデータ伝送路に含まれる回路を示す場合には、添字を付して自己同期型転送制御回路７ｂや転送要求制御回路２０ｂのように表記することとする。
【０１３６】
図５においては、自己同期型転送制御回路７のうちデータ保持回路５０ｂおよび５０ｃにそれぞれ対応する自己同期型転送制御回路７ｂおよび７ｃが代表的に示される。
【０１３７】
各自己同期型転送制御回路７に含まれる転送要求制御回路２０は、前段の転送制御回路１０のデータ転送パルス出力端子ＣＰから出力されるパルスに同期して、モード制御端子ＳＴＰの信号レベルを取込む点で、実施の形態１に従う自己同期型転送制御回路５と異なる。自己転送制御回路１０および転送要求制御回路２０の回路構成は、図２に示したとおりであるので、詳細な説明は繰り返さない。
【０１３８】
すなわち、図５に示されるノードＮｓは、図２に示されたＤ型フリップフロップ２４のクロックノードｃｋに相当する。このような構成とすることにより、各データ伝送路中の転送要求制御回路２０において、図２に示したＤ型フリップフロップ２４は、前段の転送制御回路１０がデータ転送パルス出力端子ＣＰに出力するデータ転送パルスのＨレベルへの立上がり、すなわちデータ保持を開始するタイミングに同期をとって、モード制御端子ＳＴＰの信号レベルを取込んでラッチするとともに出力ノードＱから出力する。
【０１３９】
これにより、たとえばデータ保持回路５０ａが転送制御回路１０ａのデータ転送パルス出力端子ＣＰのＨレベルへの立上がりに応答してデータ保持を開始すると同時に、転送要求制御回路２０ｂは、モード制御端子ＳＴＰの信号レベルを取込む。一方、転送制御回路１０ａからのＳＥＮＤ信号（図３における転送要求入力端子ＣＩのＬレベル状態）は、転送制御回路１０ａ内の遅延素子１７で設定される遅延時間経過後に、転送制御回路１０ｂに入力される。
【０１４０】
したがって、転送要求信号（ＳＥＮＤ信号）のＬレベルへの立下りでモード制御端子ＳＴＰの信号レベルを取込む、図１の構成の自己同期型転送制御回路と比較すると、転送制御回路１０内の遅延素子１７の遅延時間分だけ、転送要求制御回路２０の出力ノードＳＧがメタステーブル状態でなくなるための時間的余裕を増やすことができる。
【０１４１】
このように、前段のデータ伝送路においてデータ保持が開始されるタイミングに同期してモード制御端子ＳＴＰの信号レベルを取込むので、転送要求入力端子ＣＩの信号レベルがＨレベルに立上がるまでに時間的に余裕ができ、この転送制御回路の不具合発生確率を下げることができる。
【０１４２】
［実施の形態２の変形例］
図６は、この発明の実施の形態２の変形例に従うデータ駆動型情報処理装置３の構成を示すブロック図である。
【０１４３】
図６を参照して、実施の形態２の変形例に従うデータ駆動型情報処理装置３は直列に接続される複数のデータ伝送路を備える。データ伝送路の各々は、実施の形態２の変形例に従う自己同期型転送制御回路８とデータ保持回路５０とを含む。自己同期型転送制御回路７の各々は、自己転送制御回路１０および転送要求制御回路２０を有する。なお、図６においては、データ保持回路５０ｂおよび５０ｃにそれぞれ対応する自己同期型転送制御回路８ｂおよび８ｃが代表的に示される。
【０１４４】
自己同期型転送制御回路８の各々は、自己転送制御回路１０および転送要求制御回路２０に加えて、Ｄ型フリップフロップ７０をさらに含む点で、実施の形態２に従う自己同期型転送制御回路７と異なる。
【０１４５】
Ｄ型フリップフロップ７０は、転送制御回路１０のデータ転送パルス（端子ＣＰ）の信号レベルのＨレベルへの立上がりに応答して、モード制御端子ＳＴＰの信号レベルをラッチするとともに、転送要求制御回路２０に伝達する。また、転送要求制御回路２０のノードＮｓは、図２の構成と同様に、転送制御回路１０の転送要求入力端子ＣＩと接続される。
【０１４６】
自己転送制御回路１０および転送要求制御回路２０の回路構成は、図２に示したとおりであるので、詳細な説明は繰り返さない。
【０１４７】
このように、前段の転送制御回路１０のデータ転送パルス（端子ＣＰ）に同期して、Ｄ型フリップフロップ７０においてモード制御端子ＳＴＰの信号レベルを一旦取込み、転送要求入力端子ＣＩに与えられる前段からのＳＥＮＤ信号レベルの立下がりに応答して、転送要求制御回路２０がモード制御端子ＳＴＰの信号レベルを取込む、いわゆるダブルラッチタイプの回路構成を採用することができる。このような回路を採用すれば、メタステーブル状態となる確率を大幅に下げることができる。
【０１４８】
なお、実施の形態２およびその変形例に従う自己同期型転送制御回路７および８においては、図４に示した転送要求制御回路４０を転送要求制御回路２０に代えて適用することも可能である。この場合には、図５および図６に示されるノードＮｓは、図４に示されたＤ型フリップフロップ４１のクロックノードｃｋに相当するように接続すればよい。
【０１４９】
［実施の形態３］
図７は、自己同期型転送制御回路を備える実施の形態３に従うデータ駆動型情報処理装置４の全体構成を示すブロック図である。
【０１５０】
図８は、データ駆動型情報処理装置４に適用されるデータパケットのフォーマットである。
【０１５１】
データ駆動型処理装置４において転送されるデータは図８に示されるフォーマットのパケットデータとしてデータ保持回路に保持される。なお、図８に示されるフォーマットは特殊なものではなく、従来技術のデータ駆動型処理装置においても適用される一般的なものである。
【０１５２】
図８を参照して、データパケットは、行先ノード番号ＮＤ♯を格納するための行先ノード番号領域Ｆ１と、世代番号ＧＮ♯を格納するための世代番号領域Ｆ２と、命令コードＯＰＣを格納するための命令コード領域Ｆ３と、ロジック回路等での処理対象となるデータＤＡＴＡを格納するためのデータ領域Ｆ４とを含む。
【０１５３】
ノード番号ＮＤ＃は、同一世代内の入力データ同士を区別するための番号である。世代番号ＧＮ＃は、並列処理の対象となるデータ群同士を区別するための番号である。命令コードＯＰＣは、命令デコーダに格納されている命令を実行するためのコードである。
【０１５４】
図７を参照して、データ駆動型情報処理装置４は、自己同期型転送制御回路５ａおよびデータ保持回路５０ａを含むデータ伝送路１ａと、自己同期型転送制御回路５ｂおよびデータ保持回路５０ｂを含むデータ伝送路１ｂと、データ伝送路１ａおよび１ｂの間に配置されて所定処理を実行するためのロジック回路６０ａとを備える。
【０１５５】
自己同期型転送制御回路５ａおよび５ｂの各々の構成は，実施の形態１に従う自己同期型転送制御回路５と同様である。自己同期型転送制御回路５ａおよび５ｂの各々において、転送要求制御回路２０に代えて、図４に示す転送要求制御回路４０を適用することも可能である。
【０１５６】
データ駆動型情報処理装置４は、さらに、特定のデータ伝送路（図７においてはデータ伝送路１ａ）に対応して配置される、データパケットの伝送を一時停止させる場所を格納するためのアドレスレジスタ８０と、伝送されるデータパケットの行先ノード番号とブレークアドレスレジスタの格納データとの一致を判定するための一致検出回路８２と、一致検出回路８２の判定結果に応じて動作するＲＳ型フリップフロップ８６とを備える。
【０１５７】
次に、データ駆動型情報処理装置４におけるデータパケットの一時停止動作について説明する。
【０１５８】
データ転送の一時停止を指示する場所に相当するブレイクポイントは、ノード番号という形でアドレスレジスタ８０に格納される。言換えれば、アドレスレジスタ８０には、ブレイクポイントに関するアドレス情報が格納される。
【０１５９】
入力されるパケットデータは、データ保持回路５０ａからロジック回路６０ａを経て、データ保持回路５０ｂに転送される際に、このデータパケットが持つ行先ノード番号＃ＮＤと、アドレスレジスタ８０に格納されるブレイクポイントを指定するノード番号との比較が一致検出回路８２において実行される。
【０１６０】
一致検出回路８２は、両者の比較結果が一致すればＨレベルを、不一致ならばＬレベルをそれぞれ出力する。また、この比較結果は、一旦データ保持回路にパケットデータとともに保持される。
【０１６１】
図７においては、この一致比較結果を保持する領域を符号８４で示す。さらに、このデータパケットが後段のデータ保持回路５０ｂへ転送される際において、領域８４に保持されている一致比較結果が、ＲＳ型フリップフロップ８６のセットノードＳに入力される。
【０１６２】
一致比較結果が「一致」を示すＨレベルである場合には、ＲＳ型フリップフロップ８６がセットされ、出力ノード／ＱからはＬレベルが出力される。このＬレベル信号は、転送要求制御回路２０ａ，２０ｂをはじめとする、回路内のすべての転送要求制御回路のモード制御端子ＳＴＰに入力される。
【０１６３】
これにより、転送制御回路１０ａ，１０ｂをはじめとする、回路内のすべての転送制御回路において、転送要求入力端子ＣＩの信号レベルのＬレベルへの立下がりに同期して、各転送制御回路におけるモード制御ノードＳＧには、Ｌレベル信号が入力される。この結果、回路内のすべての転送制御回路のデータ転送が一時停止される。
【０１６４】
この状態で、制御クロック端子ＧＯに対して、制御クロックとしてＨレベルパルスを１つずつ入力することにより、回路内のすべての転送制御回路を１ステップずつ動作させることができる。
【０１６５】
また、解除端子ＲＬＳにＨレベル信号を入力し、ＲＳ型フリップフロップ８６をリセットすると、その出力ノード／ＱからはＨレベル信号が出力される。その後、制御クロック端子ＧＯに対して、制御クロックとしてＨレベルパルスを１つ入力することによって、回路内のすべての転送制御回路は、通常転送状態に復帰して、通常転送を再開する。
【０１６６】
以上のように、この発明の実施の形態に従う自己同期型転送制御回路を採用したデータ駆動型情報処理装置において、ブレイクポイントを設定することで、そのブレイクポイントにパケットデータがさしかかったとき、回路内におけるすべての転送制御回路のデータ転送動作を安全に一時停止することが可能となる。
【０１６７】
さらに、制御クロック端子ＧＯおよび解除端子ＲＬＳに対する入力信号レベルの設定により、回路内のすべての転送制御回路に対して１ステップずつのデータ転送、および通常のデータ転送再開を安全に実行することが可能となる。
【０１６８】
また、図７の構成において、自己同期型転送制御回路５に代えて、図４〜図６にそれぞれ示した自己同期型転送制御回路６〜８を適用することも可能である。
【０１６９】
なお、本発明の実施の形態１から３で示した、データ伝送路間で授受される転送要求信号（ＳＥＮＤ信号）、転送許可信号（ＡＣＫ信号）およびモード制御端子ＳＴＰの信号レベルなどは、必ずしも電気的な接続によって伝送される必要はなく、これに代わる何らかの通信手段を用いて伝送してもよい。
【０１７０】
さらに、データ伝送路が１つのシステム内で閉じている必要もなく、複数のシステム間で、ＳＥＮＤ信号やＡＣＫ信号の授受に基づいてデータ転送を行なう構成とする、たとえば複数のデータ駆動型情報処理装置を用いてデータ処理を実行するシステムを構築することも可能である。
【０１７１】
このような場合においても、本発明の実施の形態に従う自己同期型転送制御回路を採用することによって、システム全体を安全に一時停止または段階的に動作させることで正確なデバッグおよびトレース作業を行なうことが可能である。
【０１７２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１７３】
【発明の効果】
以上のように、この発明によれば、データ転送の許可または禁止を指示する指示信号および、データ転送を要求するための要求信号とに基づいてデータ転送を制御する自己同期型転送制御回路において、任意のタイミングで入力される第１の外部指示によって、前段部から与えられるデータを後段部に転送することを安全に一時停止、または一時停止および再開を繰返すステップ動作を正確に実行することが可能である。この結果、この発明に係る自己同期型転送制御回路および、この自己同期型転送制御回路を含むデータ伝送路および各データ伝送路間に配置されるロジック回路等によって構成されるデータ駆動型情報処理装置における、データまたは信号転送時のタイミングの検証や、処理内容のデバッグに対して動作の追跡を１ステップずつ正確に行なうことが可能となる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従う自己同期型転送制御回路の構成を示すブロック図である。
【図２】 図１に示された自己同期型転送制御回路の構成を示す回路図である。
【図３】 図２に示される自己同期型転送制御回路の動作を説明するためのタイミングチャートである。
【図４】 この発明の実施の形態１に従う自己同期型転送制御回路の他の構成例を説明する回路図である。
【図５】 この発明の実施の形態２に従うデータ駆動型情報処理装置の構成を示すブロック図である。
【図６】 この発明の実施の形態２の変形例に従うデータ駆動型情報処理装置の構成を示すブロック図である。
【図７】 自己同期型転送制御回路を備える実施の形態３に従うデータ駆動型情報処理装置の全体構成を示すブロック図である。
【図８】 図７に示されるデータ駆動型情報処理装置に適用されるデータパケットのフォーマットである。
【図９】 データ駆動型プロセッサにおけるデータ伝送路の構成を示す図である。
【図１０】 図９に示される従来の転送制御回路の動作を示すタイミングチャートである。
【図１１】 従来のデータ駆動型処理装置の構成を示すブロック図である。
【図１２】 従来技術に従う自己同期型転送制御回路の回路図である。
【図１３】 図１２に示される自己同期型転送制御回路の動作を示す第１のタイミングチャートである。
【図１４】 図１２に示される自己同期型転送制御回路の動作を示す第２のタイミングチャートである。
【符号の説明】
１，１ａ，１ｂ，１ｃ データ伝送路、５，５ｂ，５ｃ，６，７，７ｂ，７ｃ，８，８ｂ，８ｃ 自己同期型転送制御回路、１０，１０ａ，１０ｂ，１０ｃ 転送制御回路、２０，２０ｂ，２０ｃ 転送要求制御回路、５０，５０ａ，５０ｂ，５０ｃ データ保持回路、６０ａ，６０ｂ ロジック回路、７０，７０ｂ，７０ｃ Ｄ型フリップフロップ、８０ アドレスレジスタ、８２ 一致検出回路、８６ ＲＳ型フリップフロップ、ＣＩ 転送要求入力端子、ＣＯ 転送要求出力端子、ＣＰ データ転送パルス出力端子、ＧＯ 制御クロック端子、／ＭＲ マスタリセット端子、ＲＩ 転送許可入力端子、ＲＯ 転送許可出力端子、ＳＴＰ モード制御端子。
【発明の属する技術分野】
この発明は、自己同期型転送制御回路に関し、より特定的には、パルスの転送を制御するための自己同期型転送制御回路およびこれを備えるデータ駆動型情報処理装置に関する。
【０００２】
【従来の技術】
データ駆動型情報処理装置（以下、「データ駆動型プロセッサ」とも称する）では、所定の処理に必要な入力データがすべて揃い、かつ当該処理に必要な演算装置などの資源が割当てられたことを条件に処理が実行されるという原則に従って、処理が進行される。
【０００３】
データ駆動型の情報処理動作を含む情報処理装置については、非同期のハンドシェイク方式を採用したデータ伝送装置を用いたものが知られている。このようなデータ伝送装置においては、複数のデータ伝送路が接続され、これらのデータ伝送路が複数の転送要求信号（以下、「ＳＥＮＤ信号」とも称する）およびデータ転送を許可するか否かを示す転送許可信号（以下、単に「ＡＣＫ信号」とも称する）を互いに送受信しながら、自律的なデータ転送が実行される。
【０００４】
図９は、データ伝送路の構成を示すブロック図である。
図９を参照して、データ伝送路１００は、転送制御回路１１０と、Ｄ型フリップフロップによって形成されるデータ保持回路１５０とを含む。転送制御回路１１０は、前段からの転送要求信号を受ける転送要求入力端子ＣＩと、前段に対して転送許可信号を出力する転送許可出力端子ＲＯと、後段に対して転送要求信号を出力する転送要求出力端子ＣＯと、後段からの転送許可信号を受ける転送許可入力端子ＲＩと、データ保持回路１５０のデータ保持動作を制御するデータ転送パルスを出力するためのデータ転送パルス出力端子ＣＰを有している。
【０００５】
図１０は、図９に示した転送制御回路の動作を説明するためのタイミングチャートである。
【０００６】
図１０を参照して、転送制御回路１１０は、転送要求入力端子ＣＩに入力される前段からのＳＥＮＤ信号に応答して、転送許可入力端子ＲＩに入力される後段からのＡＣＫ信号が許可状態を示すハイレベルである場合において、転送要求出力端子ＣＯからローレベルを出力するとともに、データ保持回路１５０に対して出力されるデータ転送パルス（端子ＣＰ）をハイレベルに変化させる。なお、以下においては、各信号のハイレベルおよびローレベルのそれぞれを、単にＨレベルおよびＬレベルと表記する。
【０００７】
データ保持回路１５０は、転送制御回路１１０からのデータ転送パルス（端子ＣＰ）のＨレベルへの活性化に応答して、前段から与えられる入力データを保持し、その保持したデータを出力データとして後段に対して出力する。
【０００８】
図１１は、従来のデータ駆動型処理装置の構成を示すブロック図である。
図１１には、図９に示したデータ伝送路を所定のロジック回路を介してシーケンスに接続して構成されるデータ駆動型処理装置１０１が代表例として示される。
【０００９】
図１１を参照して、データ駆動型処理装置１０１は、転送制御回路１１０ａおよびデータ保持回路１５０ａを含むデータ伝送路１００ａと、転送制御回路１１０ｂおよびデータ保持回路１５０ｂを含むデータ伝送路１００ｂと、転送制御回路１１０ｃおよびデータ保持回路１５０ｃを含むデータ伝送路１００ｃとを備える。
【００１０】
データ駆動型処理装置１０１に入力されるデータは、データ伝送路１００ａ→１００ｂ→１００ｃと順に転送されていく間に、ロジック回路１６０ａおよび１６０ｂの各々によってシーケンス的に所定の処理を実行される。
【００１１】
データ駆動型処理装置１０１においては、たとえばデータ保持回路１５０ａがデータ保持状態である場合において、後段のデータ保持回路１５０ｂがデータ保持状態であるときには、データ保持回路１５０ａからデータ保持回路１５０ｂに対するデータ伝送は実行されない。また、後段のデータ保持回路１５０ｂが、データを保持していない状態であるとき、もしくはデータを保持していない状態になったときには、少なくとも予め設定された遅延時間をかけて、データ保持回路１５０ａから出力されたデータがロジック回路１６０ａで処理されて、データ保持回路１５０ｂに伝送される。
【００１２】
このようなデータ伝送の実行可否は、データ保持回路１５０ａ〜１５０ｃにそれぞれ対応する転送制御回路１１０ａ〜１１０ｃによって授受されるＳＥＮＤ信号およびＡＣＫ信号に基づいて、各転送制御回路によって判断される。このように、隣接するデータ伝送路間において、これらのＳＥＮＤ信号およびＡＣＫ信号に従って非同期に、かつ少なくとも予め設定された遅延時間をかけてデータ伝送を行なう制御方式は、自己同期型転送制御と呼ばれる。一般的に、このような制御方式に従ってデータ転送を制御する回路は、自己同期型転送制御回路と呼ばれている。特に、外部入力に応じて、データ転送の一時停止および転送再開を実行する機能を有した自己同期型転送制御回路構成が、特開平６−８３７３１号公報（以下、「従来技術」とも称する）に開示されている。
【００１３】
図１２は、従来技術に従う自己同期型転送制御回路の回路図である。
図１２を参照して、自己同期型転送制御回路１０３は、図９で説明した転送制御回路１１０に相当する部分に加えて、モード制御端子ＳＹＮＣへの入力に応答して、データ転送の一時停止／転送再開を制御するための転送要求制御回路１２０をさらに備える。
【００１４】
モード制御端子ＳＹＮＣに対しては、データ転送の一時停止／転送再開を制御する場合において、Ｈレベルに設定されるモード制御信号が入力される。モード制御信号がＨレベルに設定される場合には、制御クロック端子ＣＫに入力される制御クロックに応答して、転送要求信号（ＳＥＮＤ信号）の伝送、すなわち後段部に対するデータ転送が制御される。
【００１５】
図１３は、モード制御端子ＳＹＮＣにＨレベルが入力された場合における自己同期型転送制御回路１０３の動作を説明するためのタイミングチャートである。
【００１６】
図１３を参照して、モード制御端子ＳＹＮＣに入力されるモード制御信号はＨレベルに設定されている。
【００１７】
また、転送制御回路１１０に相当する部分は、マスタリセット端子／ＭＲに入力されるマスタリセット信号によって、初期化されているものとする。すなわち、マスタリセット信号を一旦活性化（Ｌレベル）することによって、図１２に示したＲＳ型フリップフロップ１１１および１１４はリセットされて、ノードＱａおよび／Ｑｂは、ＬレベルおよびＨレベルにそれぞれ設定される。これに応答して、転送許可出力端子ＲＯおよび転送要求出力端子ＣＯの信号レベルは、Ｈレベルにそれぞれ初期化される。
【００１８】
転送許可出力端子ＲＯがＨレベル（許可状態）であることに基づいて、前段のデータ伝送路からデータ転送を要求するＳＥＮＤ信号が入力されて、時刻Ｔ０において、転送要求入力端子ＣＩがＬレベルに立下がる。
【００１９】
図１２を参照して、転送要求入力端子ＣＩに入力されたＬレベル信号は、転送制御回路１１０中のＲＳ型フリップフロップ１１１をセットするので、ノードＱａにはＨレベル信号が出力される。ノードＱａの信号は、インバータ１１２を介して転送許可出力端子ＲＯに伝達される。これにより、転送許可出力端子ＲＯの信号レベルはＬレベルとなる。この結果、前段のデータ伝送路中の転送制御回路に対して、ＬレベルのＡＣＫ信号が伝送されて、新たなデータの転送が禁止される。
【００２０】
同時に、転送要求入力端子ＣＩに入力された信号は、インバータ１２５を介して、転送要求制御回路１２０中のＤ型フリップフロップ１２４のクロックノードｃｋに入力される。
【００２１】
Ｄ型フリップフロップ１２４は、インバータ１２５を介して、転送要求入力端子ＣＩの信号レベルをクロックノードｃｋに受取り、クロックノードｃｋのＨレベルへの立上がりに同期して、Ｄ型フリップフロップ１２２の出力ノード／Ｑの信号をラッチする。この結果、Ｄ型フリップフロップ１２２および１２４の出力ノードＱのそれぞれは、互いに逆の信号レベルを出力する。
【００２２】
Ｄ型フリップフロップ１２２および１２４からのこれらの信号は、排他的論理和（ＥＸ−ＯＲ）ゲート１２６に入力される。したがって、ＮＡＮＤゲート１２８の入力の一方に相当する、ＥＸ−ＯＲゲート１２６の出力は、Ｈレベルを有することになる。ＮＡＮＤゲート１２８の入力のもう一方であるモード制御端子ＳＹＮＣはＨレベルに設定されているので、結果的に、転送要求入力端子ＣＩのＬレベルへの変化に応答して、ＮＡＮＤゲート１２８の出力ノードＩＮＨＢはＬレベルに設定される。
【００２３】
図１３に示されるように、その後一定時間が経過した時刻Ｔ１において、転送要求入力端子ＣＩの信号レベルはＨレベルに復帰する。
【００２４】
図１２を再び参照して、転送要求入力端子ＣＩがＨレベルに復帰し、ＲＳ型フリップフロップ１１１の出力ノードＱａ、インバータ１１６の出力ノードおよび転送許可入力端子ＲＩがすべてＨレベルであった場合にも、出力ノードＩＮＨＢがＬレベルである期間においては、ＮＡＮＤゲート１１３の出力ノードＧＡＴＥは、Ｈレベルに維持される。
【００２５】
したがって、ＲＳ型フリップフロップ１１４の出力ノードＱｂおよび／Ｑｂの信号レベルは変化しないので、図１３に示されるように、転送要求出力端子ＣＯの信号レベルはＨレベルに維持されて、Ｌレベル（転送要求状態）に設定されることはない。この結果、後段の転送制御回路に対する転送要求は行なわれない。
【００２６】
このように、モード制御端子ＳＹＮＣをＨレベルに設定することにより、転送制御回路１１０は、前段部の転送制御回路から与えられた転送要求を後段の転送制御回路へ転送することが抑制される。また、対応するデータ保持回路１５０に出力されるデータ伝送パルス（端子ＣＰ）も、非活性状態（Ｌレベル）に維持される。
【００２７】
図１２に示されるように、次に、時刻Ｔ２において、制御クロック端子ＣＫに入力される制御クロックをＨレベルに変化させると、制御クロック端子ＣＫのＨレベルへの立上がりに同期して、Ｄ型フリップフロップ１２２は、Ｄ型フリップフロップ１２４の出力ノードＱの信号をラッチする。
【００２８】
その結果、Ｄ型フリップフロップ１２２および１２４の出力ノードＱのそれぞれは、同一の信号レベルを有することとなる。これにより、ＥＸ−ＯＲゲート１２６の出力信号は、Ｌレベルに変化し、ＮＡＮＤゲート１２８の出力ノードＩＮＨＢの信号レベルは、Ｈレベルに立上がる。
【００２９】
ノードＩＮＨＢがＨレベルに立上がると、ＮＡＮＤゲート１１３の他の入力信号がＨレベルであるため、その出力ノードＧＡＴＥは、Ｌレベルに変化する。これにより、ＲＳ型フリップフロップ１１１がリセットされ、またＲＳ型フリップフロップ１１４はセットされる。
【００３０】
この結果、ＲＳ型フリップフロップ１１４の出力ノード／Ｑｂは、Ｌレベルに立下がるので、データ転送パルス出力端子ＣＰはＨレベルに立上がり、この信号レベルは対応するデータ保持回路のクロック入力となる。
【００３１】
これに応じて、対応するデータ保持回路は、入力データを取込んでラッチするとともに、出力データとして後段のデータ保持回路に対して出力する。さらに、ＲＳ型フリップフロップ１１４の出力ノード／Ｑｂの信号は、インバータ１１５，１１６および遅延素子１１７を通過して転送要求出力端子ＣＯに伝達される。
【００３２】
これにより、転送要求出力端子ＣＯは、遅延素子１１７の遅延時間による所定時間経過後にＬレベル（転送要求状態）に変化して、後段の転送制御回路に対して、データ転送を要求するためのＳＥＮＤ信号が与えられることになる。遅延素子１１７における遅延時間は、図１１に示したロジック回路における処理時間を含めて設定することができる。
【００３３】
このように、モード制御端子ＳＹＮＣをＨレベルに設定して、転送要求を後段の転送制御回路に伝送するのを停止した後、改めて制御クロック端子ＣＫにＨレベルの信号を与えることによって、伝送が停止された転送要求が、そのまま後段の転送制御回路に伝送されることになる。
【００３４】
さらに、一定時間経過後において、後段の転送制御回路からＡＣＫ信号によって転送禁止が送出され、転送許可入力端子ＲＩがＬレベルに立下がると、ＲＳ型フリップフロップ１１４はリセットされて、これに応じてデータ転送パルス出力端子ＣＰはＬレベルに、転送要求出力端子ＣＯはＨレベルにそれぞれ復帰する。したがって、データ保持回路に対するデータラッチ動作は禁止され、後段の転送制御回路に関する新たなデータの転送が禁止される。
【００３５】
以上のように、モード制御端子ＳＹＮＣがＨレベルに設定されている期間においては、制御クロック端子ＣＫに入力される制御クロックの信号レベルに基づいて、転送要求入力端子ＣＩに与えられるＳＥＮＤ信号の後段の転送制御回路に対する転送、すなわちデータ転送の可／否を容易に制御することができる。
【００３６】
したがって、ユーザは、モード制御端子ＳＹＮＣおよび制御クロック端子ＣＫをそれぞれ介して外部から入力可能な、モード制御信号および制御クロックの信号レベルを適宜設定することによって、データ伝送路間に配置されるロジックについて、転送タイミングの検証や処理内容のデバッグについて、データの伝送を１ステップずつ進めながら段階的に実行することが可能である。
【００３７】
図１４は、モード制御端子ＳＹＮＣにＬレベルが入力された場合における自己同期型転送制御回路１０３の動作を説明するためのタイミングチャートである。
【００３８】
図１４を参照して、モード制御端子ＳＹＮＣに入力されるモード制御信号がＬレベルに設定されている場合には、図１２に示されるＮＡＮＤゲート１２８の出力ノードＩＮＨＢがＨレベルに維持される。したがって、ＮＡＮＤゲート１１３の出力ノードＧＡＴＥの信号レベルは、転送要求入力端子ＣＩに入力される前段からのＳＥＮＤ信号および、転送許可入力端子ＲＩに入力される後段からのＡＣＫ信号に応じて変化する。したがって、自己同期型転送制御回路１０３は、図９および図１０に示した転送制御回路１１０と同様に動作する。
【００３９】
この結果、段階的なデータ伝送が不要である通常動作時においては、モード制御端子ＳＹＮＣに入力されるモード制御信号をＬレベルに設定することによって、隣接するデータ伝送路間で授受されるＳＥＮＤ信号およびＡＣＫ信号に基づいて、処理の進行に応じた自律的なデータ伝送を実行することができる。
【００４０】
【発明が解決しようとする課題】
しかしながら、たとえばデータ駆動型情報処理装置の転送タイミングの検証や処理内容のデバッグにおいて、データがブレイクポイントにさしかかったときに演算処理を一時停止させたい場合がある。データ駆動型情報処理装置に、図１２に示す従来の自己同期型転送制御回路１０３を使用し、モード制御端子ＳＹＮＣおよび制御クロック端子ＣＫの信号レベルを設定することによって、データ転送の一時停止、またはデータ転送の再開を実現することができる。
【００４１】
しかしながら、データ転送の途中において、転送を一時停止する場合、たとえば図１２および１３において、ノードＧＡＴＥの信号レベルがＬレベルである期間内に、モード制御端子ＳＹＮＣの信号レベルをＬレベルからＨレベルに変化させると、ＮＡＮＤゲート１２８の出力ノードＩＮＨＢはＬレベルに立下がるので、ノードＧＡＴＥの信号レベルは、Ｈレベルに立上がる。
【００４２】
このとき、ノードＧＡＴＥがＬレベルに設定される期間が非常に短くなる場合が発生し、このＬレベル信号をＲＳ型フリップフロップ１１１もしくは１１４のどちらか一方のみが取り損ねるケースが生じる可能性がある。たとえば、ノードＧＡＴＥと各ＲＳ型フリップフロップとの間の配線長の違いによる波形のなまりや、各ＲＳ型フリップフロップにおけるセットアップ時間のばらつき等によってこのようなケースが生じてしまうおそれがある。
【００４３】
正常動作時においては、ノードＧＡＴＥがＬレベルに設定されることに応じて、ＲＳ型フリップフロップ１１４がセットされて、後段の転送制御回路に対してデータ転送を要求するＳＥＮＤ信号が転送要求出力端子ＣＯから出力され、かつＲＳ型フリップフロップ１１１がリセットされて、転送許可出力端子ＲＯの信号レベルはＨレベルに変化する、すなわちこの転送制御回路がデータ保持状態でなくなることで、データ転送が実行される。
【００４４】
しかし、ノードＧＡＴＥのＬレベル期間の幅が狭くなり、ＲＳ型フリップフロップ１１４がセットされて、後段の転送制御回路に対してデータ転送を要求するＳＥＮＤ信号を出力する一方で、ＲＳ型フリップフロップ１１１がリセットされない場合には、この転送制御回路はデータ保持状態のままであるので、その結果データを複製してしまうことになる。
【００４５】
反対に、ＲＳ型フリップフロップ１１４がセットされず、後段の転送制御回路へデータ転送を要求するＳＥＮＤ信号を出力し損ね、さらにＲＳ型フリップフロップ１１１がリセットされてこの転送制御回路がデータ保持状態でなくなると、データは後段に転送されないまま、前段から転送されるデータに更新されてしまう。この結果、データが破壊されることになる。
【００４６】
このような誤動作を避けるためには、デバッグをする際にはモード制御端子ＳＹＮＣを最初からＨレベルに固定しておく必要があり、従来の転送制御回路においては、データ転送中の任意タイミングにおいて、転送を安全に停止させることは困難であった。
【００４７】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、所望の任意タイミングにおいて、データ破壊を招くことなくデータ転送動作を正確に停止または実行できる機能を有した自己同期型転送制御回路およびこれを用いたデータ駆動型情報処理装置を提供することである。
【００４８】
【課題を解決するための手段】
この発明に従うと、直列に接続された複数のデータ伝送路におけるデータ転送を制御するために、各データ伝送路に配置された自己同期型転送制御回路であって、各データ伝送路は、自己同期型転送制御回路の指示に応じて、前段のデータ伝送路からのデータをラッチして保持するとともに、このデータを後段のデータ伝送路へ向けて出力するデータ転送動作を実行するように構成されたデータ保持回路を有する。自己同期型転送制御回路は、転送制御手段と、転送要求制御手段とを備える。転送制御手段は、前段のデータ伝送路からデータ転送要求があった場合、後段のデータ伝送路へデータ転送要求を出力し、この転送要求が後段のデータ伝送路により許可されたときに、前段のデータ伝送路にデータ転送許可を出力するとともにデータ転送動作の実行をデータ保持回路に指示するように構成される。転送要求制御手段は、第１および第２の制御信号を含む外部指示に応じて、転送制御手段に対する、停止状態の設定および該停止状態の解除を制御するように構成される。転送制御手段は、停止状態において、後段のデータ伝送路へのデータ転送要求の出力および前段のデータ伝送路へのデータ転送許可の出力ならびにデータ保持回路へのデータ転送動作の実行指示の出力を強制的に停止される。さらに、転送要求制御手段は、第１から第３のモード設定手段を含む。第１のモード設定手段は、前段のデータ伝送路における保持データが確定していることを示す信号に応答したタイミングで、第１の制御信号の入力を反映して転送制御手段を停止状態に設定するように構成される。第２のモード設定手段は、第１の制御信号によって転送制御手段が停止状態に設定されている期間中において、第２の制御信号が入力されるごとに転送制御手段の停止状態を一時的に解除するように構成される。第３のモード設定手段は、第１の制御信号の入力が解除されたときに、転送制御手段の停止状態を解除するように構成される。
【００４９】
この発明の別の局面に従うと、データ駆動型情報処理装置であって、複数段に直列接続された複数のデータ伝送路を備える。各前記データ伝送路は、複数のデータ伝送路におけるデータ転送を制御するための自己同期型転送制御回路と、データ保持回路とを備える。データ保持回路は、自己同期型転送制御回路の指示に応じて、前段のデータ伝送路からのデータをラッチして保持するとともに、このデータを後段のデータ伝送路へ向けて出力するデータ転送動作を実行するように構成される。自己同期型転送制御回路は、転送制御手段と、転送要求制御手段とを備える。転送制御手段は、前段のデータ伝送路からデータ転送要求があった場合、後段のデータ伝送路へデータ転送要求を出力し、この転送要求が後段のデータ伝送路により許可されたときに、前段のデータ伝送路にデータ転送許可を出力するとともにデータ転送動作の実行をデータ保持回路に指示するように構成される。転送要求制御手段は、第１および第２の制御信号に応じて、転送制御手段に対する、停止状態の設定および該停止状態の解除を制御するように構成される。転送制御手段は、停止状態において、後段のデータ伝送路へのデータ転送要求の出力および前段のデータ伝送路へのデータ転送許可の出力ならびにデータ保持回路へのデータ転送動作の実行指示の出力を強制的に停止される。さらに、転送要求制御手段は、第１から第３のモード設定手段を含む。第１のモード設定手段は、前段のデータ伝送路における保持データが確定していることを示す信号に応答したタイミングで、第１の制御信号を反映して転送制御手段を停止状態に設定するように構成される。第２のモード設定手段は、第１の制御信号によって転送制御手段が停止状態に設定されている期間中において、第２の制御信号が入力されるごとに転送制御手段の停止状態を一時的に解除するように構成される。第３のモード設定手段は、第１の制御信号の入力が解除されたときに、転送制御手段の停止状態を解除するように構成される。
【００５０】
したがって、この発明に従う自己同期型転送制御回路および、この自己同期型転送制御回路を含むデータ伝送路および各データ伝送路間に配置されるロジック回路等によって構成されるデータ駆動型情報処理装置においては、データ転送の許可または禁止を指示する指示信号および、データ転送を要求するための要求信号とに基づいてデータ転送を制御する自己同期型転送制御回路において、任意のタイミングで入力される第１の外部指示によって、前段部から与えられるデータを後段部に転送することを安全に一時停止、または一時停止および再開を繰返すステップ動作を正確に実行することが可能である。この結果、この発明に係るデータまたは信号転送時のタイミングの検証や、処理内容のデバッグに対して動作の追跡を１ステップずつ正確に行なうことが可能となる。
【００５１】
【発明の実施の形態】
以下において、この発明の実施の形態について、図面を参照しながら詳細に説明する。
【００５２】
［実施の形態１］
図１は、この発明の実施の形態１に従う自己同期型転送制御回路５を含むデータ伝送路１の構成を示すブロック図である。
【００５３】
図１を参照して、データ伝送路１は、自己同期型転送制御回路５と、Ｄ型フリップフロップで形成されるデータ保持回路５０とを備える。自己同期型転送制御回路５は、転送制御回路１０と、転送要求制御回路２０とを含む。データ保持回路５０は、図９に示されたデータ保持回路１５０と同様の機能を有し、転送制御回路１０のデータ転送パルス出力端子ＣＰに出力されるデータ転送パルスに応答して、前段からの入力データを保持するとともに、出力データとして後段に対して転送する。
【００５４】
自己同期型転送制御回路５は、通常は従来の技術で説明した転送制御回路１１０と同様の動作をし、ユーザが所望のデバッグ操作を行なう際においては、外部指示に応答して、転送要求信号の伝送を任意に制御することができる。この結果、データ伝送路間に配置されるロジック回路のタイミング検証や、処理内容のデバッグをデータの伝送を段階的に詰めながら動作を追跡することが可能となる。
【００５５】
転送制御回路１０は、図９に示される従来の転送制御回路１１０と同様に、転送要求入力端子ＣＩ、転送要求出力端子ＣＯ、転送許可入力端子ＲＩおよび転送許可出力端子ＲＯを含む。
【００５６】
さらに、転送制御回路１０は、モード制御ノードＳＧと接続される。モード制御ノードＳＧは、図１２に示された転送制御回路１１０におけるノードＩＮＨＢに相当する。
【００５７】
転送要求制御回路２０のモード制御端子ＳＴＰおよび制御クロック端子ＧＯは、図示されない外部制御装置に接続される。この外部制御装置は、手動または自動制御されて、モード制御端子ＳＴＰおよび制御クロック端子ＧＯに対して、モード制御信号および制御クロックをそれぞれ入力する。
【００５８】
モード制御端子ＳＴＰに入力されるモード制御信号は、転送制御回路１０に対して、従来の技術で説明したような自律的なデータ伝送モード（以下、「通常転送モード」とも称する）と、制御クロック端子ＧＯに与えられる制御クロックに基づいてＳＥＮＤ信号の伝送が制御される「テスト伝送モード」とのいずれかを設定するための信号である。
【００５９】
モード制御端子ＳＴＰに入力されるモード制御信号がＨレベルである場合には、転送制御回路１０は、通常転送モードに設定されて、図９および図１０で説明した転送制御回路１１０と同様の動作を実行する。
【００６０】
一方、モード制御端子ＳＴＰに入力されるモード制御信号がＬレベルである場合には、転送制御回路１０は、制御クロック端子ＧＯに入力される制御クロックに応答して、ＳＥＮＤ信号の伝送すなわちデータ転送が制御されるようなテスト伝送モードに設定される。
【００６１】
モード制御端子ＳＴＰにＨレベルが入力される、通常転送モードにおけるデータ伝送路１の動作は、従来の技術で説明した転送制御回路１１０によって制御されるデータ伝送路１００と同様であるので、その説明は繰返さない。以下においては、モード制御端子ＳＴＰにＬレベルが入力される、テスト伝送モードにおけるデータ伝送路１の動作について詳細に説明する。
【００６２】
図２は、図１に示された自己同期型転送制御回路５の構成を示す回路図である。
【００６３】
図２を参照して、転送要求入力端子ＣＩは、前段部からのパルス状のＳＥＮＤ信号を受ける。転送許可出力端子ＲＯは、前段部に対してＡＣＫ信号を出力する。転送要求出力端子ＣＯは、後段部に対してデータ転送を要求するためのＳＥＮＤ信号を出力する。転送許可入力端子ＲＩは、後段部からのＡＣＫ信号を受ける。マスタリセット端子／ＭＲは、マスタリセット信号を受ける。
【００６４】
転送許可出力端子ＲＯの信号レベルが、ＨレベルおよびＬレベルであることは、転送許可状態および転送禁止状態であることをそれぞれ示している。
【００６５】
データ転送を要求する場合において、ＳＥＮＤ信号は、Ｌレベルにパルス状に設定される。したがって、転送要求入力端子ＣＩの信号レベルがＬレベルであることは、前段からデータ転送が要求されていることを表わし、逆にＨレベルであることは、前段からデータ転送が要求されていないことを表わしている。
【００６６】
転送制御回路１０は、図１２に示した転送制御回路１１０と同様の構成を有し、ＲＳ型フリップフロップ１１を構成するＮＡＮＤゲートＬＧａ，ＬＧｂと、ＲＳ型フリップフロップ１１の出力ノードＱａの信号レベルを反転して転送許可出力端子ＲＯに伝達するインバータ１２と、５入力ＮＡＮＤゲート１３と、ＲＳ型フリップフロップ１４を構成するＮＡＮＤゲートＬＧｃ，ＬＧｄと、ＲＳ型フリップフロップ１４の出力ノード／Ｑｂの信号レベルを反転してデータ転送パルス出力端子ＣＰに伝達するインバータ１５と、インバータ１５の出力信号をさらに反転するインバータ１６と、インバータ１６の出力信号を所定時間遅延させて転送要求出力端子ＣＯに伝達する遅延素子１７とを含む。
【００６７】
５入力ＮＡＮＤゲート１３の出力ノードｃｎｄは、ＲＳ型フリップフロップ１１のリセットノードおよびＲＳ型フリップフロップ１４のセットノード／Ｓｂと結合される。
【００６８】
マスタリセット端子／ＭＲへのＬレベル信号の入力に応答して、ＲＳ型フリップフロップ１１および１４はリセットされる。これに応じて、データ転送パルス出力端子ＣＰはＬレベルに、転送許可出力端子ＲＯおよび転送要求出力端子ＣＯはＨレベルに初期化される。
【００６９】
ＲＳ型フリップフロップ１１のセットノード／Ｓａと結合される転送要求入力端子ＣＩにＬレベルのパルスが入力されると、ＲＳ型フリップフロップ１１がセットされる。これに応答してＲＳ型フリップフロップ１１は、Ｌレベルの入力パルスを記憶し、ノードＱａにＨレベル信号を出力する。また、ＮＡＮＤゲートＬＧｂの入力ノードのいずれかがＬレベルに設定されると、ＲＳ型フリップフロップ１１はリセットされる。リセットされたＲＳ型フリップフロップ１１は、ノードＱａにＬレベル信号を出力する。
【００７０】
ＲＳ型フリップフロップ１４を構成するＮＡＮＤゲートＬＧｃおよびＬＧｄは、ＲＳ型フリップフロップ１１を構成するＮＡＮＤゲートＬＧａおよびＬＧｂにそれぞれ相当する。したがって、ＲＳ型フリップフロップ１４の動作は、ＲＳ型フリップフロップ１１と同様であるので説明は繰返さない。
【００７１】
５入力ＮＡＮＤゲート１３の第１、第２および第３の入力ノードは、転送要求入力端子ＣＩ、ＲＳ型フリップフロップ１１の出力ノードＱａおよび転送許可入力端子ＲＩとそれぞれ接続される。５入力ＮＡＮＤゲート１３の第４および第５の入力ノードは、インバータ１６の出力ノードおよびモード制御ノードＳＧとそれぞれ接続される。
【００７２】
転送要求制御回路２０は、Ｄ型フリップフロップ２２，２４およびＥＸ−ＯＲゲート２６，２８を含む。
【００７３】
Ｄ型フリップフロップ２２および２４の各々は、クロックノードｃｋ、データ入力ノードＤ、データ出力ノードＱ，／Ｑを有する。データ出力ノード／Ｑは、データ出力ノードＱの反転レベルの信号を出力する。
【００７４】
Ｄ型フリップフロップ２２は、クロックノードｃｋに入力される信号、すなわち制御クロック端子ＧＯのＨレベルへの立上がりに応答してデータ入力ノードＤの信号を取込む。Ｄ型フリップフロップ２４は、反対に、クロックノードｃｋに入力される信号、すなわち転送要求入力端子ＣＩのＬレベルへの立下がりに応答してデータ入力ノードＤの信号を取込む。
【００７５】
Ｄ型フリップフロップ２２および２４のデータ出力ノードＱのそれぞれは、ＥＸ−ＯＲゲート２８に入力される。Ｄ型フリップフロップ２２のデータ出力ノードＱは、さらに、ＥＸ−ＯＲゲート２６の入力ノードの一方に接続される。Ｄ型フリップフロップ２４のデータ出力ノード／Ｑは、Ｄ型フリップフロップ２２のデータ入力ノードＤと接続される。
【００７６】
ＥＸ−ＯＲゲート２６の入力ノードの他方は、モード制御端子ＳＴＰと接続される。ＥＸ−ＯＲゲート２６の出力信号は、Ｄ型フリップフロップ２４のデータ入力ノードＤに入力される。
【００７７】
Ｄ型フリップフロップ２２の非同期セットノードＳおよびＤ型フリップフロップ２４の非同期リセットノードＲには、マスタリセット端子／ＭＲが接続される。モード制御ノードＳＧは、上述したようにＮＡＮＤゲート１３の入力ノードの１つと接続される。
【００７８】
図３は、図２に示された自己同期型転送制御回路５の動作を説明するためのタイミングチャートである。
【００７９】
図２および図３を参照して、初期状態において、マスタリセット端子／ＭＲに入力されるマスタリセット信号を一旦Ｌレベルに設定することにより、Ｄ型フリップフロップ２２および２４は、それぞれセットおよびリセットされる。これに応じて、Ｄ型フリップフロップ２２および２４のデータ出力ノードＱは、ＨレベルおよびＬレベルにそれぞれ設定される。
【００８０】
その後、モード制御端子ＳＴＰへの入力がＨレベルに設定されると、ＥＸ−ＯＲゲート２６の出力はＬレベルに設定されるため、各々のＤフリップフロップのクロックノードｃｋに入力される制御クロック端子ＧＯの信号レベルが立上がっても、あるいは転送要求入力端子ＣＩの信号レベルが立下がっても、Ｄ型フリップフロップ２２および２４の各出力は変化せず、転送要求制御回路２０の状態は固定され、モード制御ノードＳＧはＨレベルを維持する。
【００８１】
したがって、転送要求制御回路２０は不能化されているのと等しくなり、自己同期型転送制御回路５は、通常転送モードに設定されて、図９および図１０に示した従来の転送制御回路１１０の動作と同様に、転送要求出力端子ＣＯ、転送許可出力端子ＲＯおよびデータ転送パルス出力端子ＣＰの信号レベルを設定する。
【００８２】
通常転送モードの途中で、モード制御端子ＳＴＰの信号レベルが外部制御によってＬレベルに設定されると、図１２に示した従来技術に従う自己同期型転送制御回路であれば誤動作する恐れがあるのに対して、本発明の実施の形態に従う自己同期型転送制御回路５においては、モード制御端子ＳＴＰの信号レベルは、転送要求入力端子ＣＩから入力される前段のデータ伝送路からのＳＥＮＤ信号の立下がりに同期して取込まれるため、ＮＡＮＤゲート１３の出力ノードｃｎｄのＬレベル期間が短くなりすぎることはない。
【００８３】
すなわち、通常転送モードの途中で、モード制御端子ＳＴＰの信号レベルがＬレベルに変化しても、後段に対するデータ転送を確実に終えて、後段からＡＣＫ信号が入力された後、また対応するデータ保持回路も前段からのデータを取込みラッチした後において、モード制御端子ＳＴＰの信号レベルが自己同期型転送制御回路５の内部に取込まれる。
【００８４】
したがって、転送されるデータを破壊することなくデータ転送を一時停止することが可能となる。これにより、自己同期型転送制御回路５は、データ転送の実行／停止を安全に、かつ任意のタイミングで実行できる。
【００８５】
次に、モード制御端子ＳＴＰの信号レベルがＬレベルに設定され、かつ制御クロック端子ＧＯへ入力される制御クロックによって、ＳＥＮＤ信号の転送が制御されるモードについて、図３を用いて説明する。
【００８６】
モード制御端子ＳＴＰにＬレベル信号が入力された後には、制御クロック端子ＧＯに入力される制御クロックの信号レベルに応じて、転送一時停止モード、１ステップ転送モードおよび通常転送再開モードの３つのモードが設定される。転送一時停止モードおよび１ステップ転送モードは、上述のテスト伝送モードに相当する。
【００８７】
なお、自己同期型転送制御回路５は、マスタリセット端子／ＭＲへのマスタリセット入力によって、初期化されているものと想定する。
【００８８】
まず、転送一時停止モードについて説明する。
転送許可出力端子ＲＯの信号レベルがＨレベルであることに基づいて、前段のデータ伝送路からデータ転送を要求するＳＥＮＤ信号が入力されると、転送要求入力端子ＣＩの信号レベルがＬレベルに立下がる。
【００８９】
転送要求入力端子ＣＩに与えられたＬレベル信号は、ＲＳ型フリップフロップ１１をセットするので、出力ノードＱａにはＨレベル信号が現われる。出力ノードＱａの信号レベルは、インバータ１２を介して転送許可出力端子ＲＯに与えられ、端子ＲＯの信号レベルはＬレベルに設定される。
【００９０】
これにより、前段の転送制御回路に対して、新たなデータの転送を禁止する旨のＡＣＫ信号が伝送される。同時に、転送要求入力端子ＣＩに与えられたＳＥＮＤ信号は、Ｄ型フリップフロップ２４のクロックノードｃｋに入力される。
【００９１】
Ｄ型フリップフロップ２４は、転送要求入力端子ＣＩの信号レベルをクロックノードｃｋに受取り、クロックノードｃｋのＬレベルへの立下がりに同期して、モード制御端子ＳＴＰの信号レベルがＬレベルであることに対応して、Ｄ型フリップフロップ２２の出力ノードＱの信号レベルであるＨレベルを取込みそのままラッチする。
【００９２】
この結果、Ｄ型フリップフロップ２２および２４の出力ノードＱが、同一の信号レベル（Ｈレベル）を出力し、それらがＥＸ−ＯＲゲート２８に入力される。これに応じて、モード制御ノードＳＧがＬレベルに設定される。
【００９３】
その後、一定時間が経過すると、転送要求入力端子ＣＩの信号レベルはＨレベルに復帰する。転送要求入力端子ＣＩの信号レベルがＨレベルに復帰し、ＲＳ型フリップフロップ１１の出力ノードＱａ、インバータ１６の出力および転送許可入力端子ＲＩの信号レベルがすべてＨレベルであったとしても、モード制御ノードＳＧの信号レベルがＬレベルである期間においては、ＮＡＮＤゲート１３の出力ノードｃｎｄは、Ｈレベルを維持することになる。
【００９４】
したがって、マスタリセット端子／ＭＲへのマスタリセット入力によって一旦リセットされたＲＳ型フリップフロップ１４の出力ノード／ＱｂはＨレベルを維持し、転送要求出力端子ＣＯの信号レベルは、Ｌレベルへ変化しない。したがって、後段の転送制御回路に対してデータ転送を要求するＳＥＮＤ信号は伝送されない。
【００９５】
このように、モード制御端子ＳＴＰへの入力をＬレベルに設定することによって、自己同期型転送制御回路５は、前段部の転送制御回路から与えられた転送要求信号を、後段の転送制御回路へ転送することが抑制される。したがって、後段の伝送路に対するデータ転送も停止される。
【００９６】
次に、１ステップ転送モードについて説明する。
このモードにおいては、モード制御端子ＳＴＰに対する入力はＬレベルに維持されたままで、外部制御によって制御クロック端子ＧＯにＨレベルの信号が順次与えられる。
【００９７】
制御クロック端子ＧＯに入力される制御クロックのＨレベルへの立上がりに同期して、Ｄ型フリップフロップ２２は、Ｄ型フリップフロップ２４の出力ノード／Ｑの信号レベル（Ｌレベル）を取込みラッチする。この結果、Ｄ型フリップフロップ２２および２４の出力ノードＱの信号レベルは、それぞれＬレベルおよびＨレベルに設定され、互いに異なる信号レベルとなる。
【００９８】
これに応答して、モード制御ノードＳＧの信号レベルは、Ｈレベルに変化する。なお、Ｄ型フリップフロップ２２のデータ取込動作は、制御クロック端子ＧＯのＨレベルへの立上がりのみに応答して実行されるので、制御クロック端子ＧＯに入力される制御クロックの立下がりのタイミングは任意に設定することができる。
【００９９】
モード制御ノードＳＧがＨレベルに立上がると、ＮＡＮＤゲート１３の出力ノードｃｎｄは、Ｌレベルに立下がる。これに応答して、ＲＳ型フリップフロップ１４がセットされる。したがって、ノード／Ｑｂの信号レベルはＬレベルに立下がるので、データ転送パルス出力端子ＣＰの信号レベルはＨレベルに立上がる。データ転送パルス出力端子ＣＰに出力されたＨレベル信号は、対応するデータ保持回路５０を構成するＤ型フリップフロップに対するクロック入力となる。
【０１００】
これに応答して、対応するデータ保持回路５０は、入力データを取込んでラッチし、かつ出力データとして後段のデータ保持回路に対して出力する。さらに、ノード／Ｑｂの信号レベルは、インバータ１５，１６および遅延素子１７を通過して、転送要求出力端子ＣＯに伝達される。これにより、転送要求出力端子ＣＯは、遅延素子１７の遅延時間に応じた所定時間経過後にＬレベルに変化して、後段の転送制御回路に対して、データ転送を要求するＳＥＮＤ信号が与えられることになる。
【０１０１】
このように、モード制御端子ＳＴＰをＬレベルに設定して、ＳＥＮＤ信号を後段の転送制御回路に伝達するのを抑制してデータ転送を停止した後、改めて制御クロック端子ＧＯにＨレベルの信号を入力することによって、一旦伝送が停止されたＳＥＮＤ信号が、そのまま後段の転送制御回路に与えられれて、データ転送が再開されることになる。
【０１０２】
さらに、一定時間経過後、後段の転送制御回路から転送禁止を示すＡＣＫ信号が送出されて、転送許可入力端子ＲＩの信号レベルがＬレベルに立下がると、ＲＳ型フリップフロップ１４はリセットされる。
【０１０３】
これに応答して、データ転送パルス出力端子ＣＰの信号レベルはＬレベルに、転送要求出力端子ＣＯの信号レベルはＨレベルにそれぞれ復帰する。したがって、データ保持回路５０に対するデータのラッチ動作は禁止され、同時に後段の転送制御回路に対する新たなデータの転送が禁止される。
【０１０４】
一定時間経過後、転送許可を示すＡＣＫ信号が後段の転送制御回路から伝送されて、転送許可入力端子ＲＩの信号レベルがＨレベルに立上がると、データ転送動作は終了される。
【０１０５】
前段のデータ伝送路から新たにデータ転送を要求するＳＥＮＤ信号が入力されて転送要求入力端子ＣＩの信号レベルがＬレベルに設定されても、モード制御端子ＳＴＰの信号レベルがＬレベルであるため、データ転送は先程と同様に、一時停止状態となる。
【０１０６】
このように、モード制御端子ＳＴＰをテスト伝送モードに対応するＬレベルに設定し、制御クロック端子ＧＯに入力される制御クロックの信号レベルをＨレベルに立上げることによって、データ転送を１ステップずつ実行することが可能となる。
【０１０７】
さらに、通常転送再開モードについて説明する。データ転送が停止されている状態、すなわち、転送要求入力端子ＣＩに対してＬレベル信号が入力され、転送許可出力端子ＲＯにＬレベル信号、転送許可入力端子ＲＩおよび転送要求出力端子ＣＯにＨレベル信号、モード制御ノードＳＧがＬレベルである状態から、モード制御端子ＳＴＰをＨレベルに設定すると、これによりＤ型フリップフロップ２２の出力ノードＱはすでに説明したようにＨレベルであることから、ＥＸ−ＯＲゲート２６の出力がＬレベルに変化する。
【０１０８】
図３においては、転送要求入力端子ＣＩの信号レベルがＬレベルに立下がった後において、モード制御端子ＳＴＰの信号レベルがＨレベルに変化する場合を示している。したがって、制御クロック端子ＧＯの信号レベルが立上がっても、Ｄ型フリップフロップ２２および２４の出力ノードＱは、ＨレベルおよびＬレベルにそれぞれ維持される。したがって、すでに説明した１ステップ転送モードと同様の動作を行ない、データ転送パルス出力端子ＣＰ、転送要求出力端子ＣＯおよび転送許可出力端子ＲＯの信号レベルが設定される。
【０１０９】
そして、次の転送要求入力端子ＣＩの信号レベルがＬレベルに立下がるのに同期して、ＥＸ−ＯＲゲート２６のＬレベル出力がＤ型フリップフロップ２４に取込まれラッチされる。これにより、Ｄ型フリップフロップ２４の出力ノードＱの信号レベルはＬレベルに変化し、先に述べた初期状態と同様の状態が再現される。これにより、モード制御ノードＳＧの信号レベルはＨレベルを維持し、通常転送モードに復帰する。つまり、１ステップ転送モードを含んだ形で通常転送モードが再開される。
【０１１０】
また、図３の場合とは異なり、転送要求入力端子ＣＩの信号レベルがＬレベルに立下がる直前において、モード制御端子ＳＴＰの信号レベルがＨレベルへ変化した場合には、転送要求入力端子ＣＩのＬレベルへの立下がりに同期をとって初期状態に復帰するため、その後における転送要求入力端子ＣＩに対するＳＥＮＤ信号の入力とは無関係に、通常転送モードに復帰する。
【０１１１】
制御クロック端子ＧＯに入力される制御クロックをＨレベルに設定すると、モード制御ノードＳＧはＨレベルに立上がり、ＮＡＮＤゲート１３の出力ノードｃｎｄはＬレベルに立下がる。これにより、後段の転送制御回路に対するデータ転送が再開される。モード制御端子ＳＴＰをＨレベルに設定することによって、従来の転送制御回路１１０と同様のデータ転送を実行することができる。
【０１１２】
以上のように、モード制御端子ＳＴＰがＬレベルに設定されている期間は、制御クロック端子ＧＯの信号レベル変化に基づいて、転送要求入力端子ＣＩに与えられるＳＥＮＤ信号の後段への転送が容易に制御される。したがって、ユーザは外部制御によってモード制御端子ＳＴＰおよび制御クロック端子ＧＯの信号レベルを適切に設定することにより、データ伝送路間に配置されるロジックについて、転送タイミングの検証や処理内容のデバッグについてデータの伝送を進めながら段階的に実行することが可能となる。
【０１１３】
すべてのデータ伝送路に本発明に従う自己同期型転送制御回路５を適用することにより、任意のタイミングで入力される割込み信号を、モード制御端子ＳＴＰおよび制御クロック端子ＧＯに対して入力して、すべての転送制御回路について、同様に通常転送モード、転送一時停止モード、および１ステップ転送動作モードを実行できるため、従来に比べてより正確なデバッグおよびトレース処理を実行することができる。
【０１１４】
図４は、この発明の実施の形態１に従う自己同期型転送制御回路の他の構成例を説明する回路図である。
【０１１５】
図４を参照して、自己同期型転送制御回路６は、図２に示す自己同期型転送制御回路５と比較して、転送要求制御回路２０に代えて転送要求制御回路４０を含む点で異なる。転送要求制御回路４０は、転送要求制御回路２０と比較して、より簡単な回路構成を有する。モード制御ノードＳＧの信号レベルに応じて動作する転送制御回路１０は、図２の構成と同様であるので詳細な説明は繰返さない。
【０１１６】
転送要求制御回路４０は、モード制御端子ＳＴＰの信号レベルを所定のタイミングで取込むためのＤ型フリップフロップ４１を含む。Ｄ型フリップフロップ４１は、モード制御端子ＳＴＰと接続された入力ノードＤと、転送要求入力端子ＣＩと接続されたクロックノードｃｋと、モード制御ノードＳＧと接続された出力ノードＱとを有する。
【０１１７】
転送要求制御回路４０は、さらに、制御クロック端子ＧＯに入力される制御クロックを遅延させるための複数（偶数）のインバータ４２と、インバータ群４２によって遅延された制御クロックの反転信号と、制御クロック端子ＧＯに入力される制御クロックとの間でＡＮＤ演算を実行するＡＮＤゲート４３と、Ｄ型フリップフロップ４１のセットノードＳと接続された出力ノードを有するＮＯＲゲート４５とを有する。
【０１１８】
ＮＯＲゲート４５の入力ノードの一方は、ＡＮＤゲート４３の出力ノードと接続されている。ＮＯＲゲート４５の入力ノードの他方には、マスタリセット端子／ＭＲへの入力が伝達されている。
【０１１９】
ＡＮＤゲート４３の出力は、制御クロック端子ＧＯに入力される制御クロックのＨレベルへの立上がりに応答してＨレベルに変化し、複数のインバータ４２により決定される遅延時間後にＬレベルに立下がる。
【０１２０】
まず、マスタリセット端子／ＭＲへの入力（通常時はＨレベル）が一旦Ｌレベルに立下がることで、ＮＯＲゲート４５の出力がＬレベルに変化し、Ｄ型フリップフロップ４１がセット状態とされることで、転送要求制御回路４０は初期化される。
【０１２１】
これにより、モード制御端子ＳＴＰの信号レベルがＨレベルのとき、転送要求入力端子ＣＩの信号レベルがＬレベルに立下がっても、モード制御ノードＳＧがＨレベルを維持することで、図３と同様の通常転送モードに従うデータ転送動作が実行される。
【０１２２】
次に、転送一時停止モードを実行するため、モード制御端子ＳＴＰへの入力をＬレベルに変化させると、転送要求入力端子ＣＩの信号レベルのＬレベルへの立下がりに同期を取って、Ｄ型フリップフロップ４１は、モード制御端子ＳＴＰのＬレベルを取込み、ラッチして出力ノードＱから出力する。これにより、モード制御ノードＳＧの信号レベルはＬレベルに立下がる。
【０１２３】
転送一時停止モードにおける転送制御回路１０の動作は、図２および図３で説明したとおりであるため詳細な説明は繰返さない。
【０１２４】
次に、１ステップ転送モードを実行する場合においては、モード制御端子ＳＴＰの信号レベルはＬレベルに設定され、モード制御ノードＳＧの信号レベルもＬレベルに設定されている。この状態から制御クロック端子ＧＯに入力される制御クロックをＨレベルに立上げると、複数のインバータ４２によって付与される遅延時間によって決まるＨパルス幅を有するワンショットパルスがＡＮＤゲート４３から出力される。
【０１２５】
このＡＮＤゲート４３からのワンショットパルスは、ＮＯＲゲート４５で反転されて、Ｄ型フリップフロップ４１のセットノードＳに入力される。これにより、Ｄ型フリップフロップ４１はセット状態となり、モード制御ノードＳＧの信号レベルはＨレベルに立上がる。
【０１２６】
このようにして、図２および図３で説明したような１ステップ転送モードに従うデータ転送動作が実行される。ただし、この状態におけるモード制御ノードＳＧのＬレベルへの立下がりは、転送要求入力端子ＣＩに与えられるＳＥＮＤ信号のＬレベルへの立下がりに同期をとって実行される。
【０１２７】
なお、制御クロックのＨレベルへの立上りに応答した、ＮＯＲゲート４５からのＬレベル出力は、インバータ群４２の遅延時間で設定された十分短い波形であるため、転送要求入力端子ＣＩの信号レベルの立下がりタイミングに対して、特に大きな制約とはならない。
【０１２８】
さらに、通常転送再開モードについて説明する。モード制御端子ＳＴＰの信号レベルをＨレベルに立上げてから、まず最初に転送要求入力端子ＣＩに入力されるＳＥＮＤ信号がＬレベルに立下がった場合に、モード制御ノードＳＧの信号レベルはＨレベルに変化し、通常転送モード時と同様の状態となる。
【０１２９】
一方、制御クロック端子ＧＯに入力される制御クロックのＨレベルへの立上がりが先にくれば、まず１ステップ動作モードに従った動作を実行した後に、次に転送要求入力端子ＣＩに入力されるＳＥＮＤ信号の立下がりに応答して、通常転送状態に復帰するような通常転送の再開動作が実行される。
【０１３０】
通常転送モードに復帰した場合には、転送要求入力端子ＣＩに入力されるＳＥＮＤ信号のレベルとは無関係に、モード制御ノードＳＧの信号レベルは固定される。これは、図２および図３で説明した自己同期型転送制御回路の動作と同様である。
【０１３１】
［実施の形態２］
実施の形態１に従う自己同期型転送制御回路５，６においては、発生確率は低いものの、転送要求入力端子ＣＩの信号レベルがＬレベルに立下がるのとほぼ同時に、モード制御端子ＳＴＰの信号レベルがＬレベルに立下がる場合において、転送要求制御回路２０，４０によって設定されるモード制御ノードＳＧの信号レベルは、ＨレベルかＬレベルであるかが不明なメタステーブル状態になる。
【０１３２】
転送要求入力端子ＣＩの信号レベルがＨレベルに立上がるまでに、モード制御ノードＳＧの信号レベルが安定するならば問題はないが、メタステーブル状態が続いている状態で転送要求入力端子ＣＩの信号レベルがＨレベルに立上がった場合には、転送制御回路１０が誤動作を生じる恐れがある。高速なデータ転送が要求されるようなデータ駆動型情報処理装置に、このような転送制御回路を採用する場合は、さらに誤動作発生の危険が高まる。
【０１３３】
図５は、この発明の実施の形態２に従うデータ駆動型情報処理装置２の構成を示すブロック図である。
【０１３４】
図５を参照して、実施の形態２に従うデータ駆動型情報処理装置２は、直列に接続される複数のデータ伝送路を備える。データ伝送路の各々は、実施の形態２に従う自己同期型転送制御回路７とデータ保持回路５０とを含む。自己同期型転送制御回路７の各々は、自己転送制御回路１０および転送要求制御回路２０を有する。
【０１３５】
なお、以下においては、複数のデータ伝送路を有するデータ駆動型情報処理装置の構成について、各データ伝送路に含まれる自己同期型転送制御回路、転送制御回路および転送要求制御回路を総括的に表記する場合には、符号７，１０および２０のみをそれぞれ用いることとし、特定のデータ伝送路に含まれる回路を示す場合には、添字を付して自己同期型転送制御回路７ｂや転送要求制御回路２０ｂのように表記することとする。
【０１３６】
図５においては、自己同期型転送制御回路７のうちデータ保持回路５０ｂおよび５０ｃにそれぞれ対応する自己同期型転送制御回路７ｂおよび７ｃが代表的に示される。
【０１３７】
各自己同期型転送制御回路７に含まれる転送要求制御回路２０は、前段の転送制御回路１０のデータ転送パルス出力端子ＣＰから出力されるパルスに同期して、モード制御端子ＳＴＰの信号レベルを取込む点で、実施の形態１に従う自己同期型転送制御回路５と異なる。自己転送制御回路１０および転送要求制御回路２０の回路構成は、図２に示したとおりであるので、詳細な説明は繰り返さない。
【０１３８】
すなわち、図５に示されるノードＮｓは、図２に示されたＤ型フリップフロップ２４のクロックノードｃｋに相当する。このような構成とすることにより、各データ伝送路中の転送要求制御回路２０において、図２に示したＤ型フリップフロップ２４は、前段の転送制御回路１０がデータ転送パルス出力端子ＣＰに出力するデータ転送パルスのＨレベルへの立上がり、すなわちデータ保持を開始するタイミングに同期をとって、モード制御端子ＳＴＰの信号レベルを取込んでラッチするとともに出力ノードＱから出力する。
【０１３９】
これにより、たとえばデータ保持回路５０ａが転送制御回路１０ａのデータ転送パルス出力端子ＣＰのＨレベルへの立上がりに応答してデータ保持を開始すると同時に、転送要求制御回路２０ｂは、モード制御端子ＳＴＰの信号レベルを取込む。一方、転送制御回路１０ａからのＳＥＮＤ信号（図３における転送要求入力端子ＣＩのＬレベル状態）は、転送制御回路１０ａ内の遅延素子１７で設定される遅延時間経過後に、転送制御回路１０ｂに入力される。
【０１４０】
したがって、転送要求信号（ＳＥＮＤ信号）のＬレベルへの立下りでモード制御端子ＳＴＰの信号レベルを取込む、図１の構成の自己同期型転送制御回路と比較すると、転送制御回路１０内の遅延素子１７の遅延時間分だけ、転送要求制御回路２０の出力ノードＳＧがメタステーブル状態でなくなるための時間的余裕を増やすことができる。
【０１４１】
このように、前段のデータ伝送路においてデータ保持が開始されるタイミングに同期してモード制御端子ＳＴＰの信号レベルを取込むので、転送要求入力端子ＣＩの信号レベルがＨレベルに立上がるまでに時間的に余裕ができ、この転送制御回路の不具合発生確率を下げることができる。
【０１４２】
［実施の形態２の変形例］
図６は、この発明の実施の形態２の変形例に従うデータ駆動型情報処理装置３の構成を示すブロック図である。
【０１４３】
図６を参照して、実施の形態２の変形例に従うデータ駆動型情報処理装置３は直列に接続される複数のデータ伝送路を備える。データ伝送路の各々は、実施の形態２の変形例に従う自己同期型転送制御回路８とデータ保持回路５０とを含む。自己同期型転送制御回路７の各々は、自己転送制御回路１０および転送要求制御回路２０を有する。なお、図６においては、データ保持回路５０ｂおよび５０ｃにそれぞれ対応する自己同期型転送制御回路８ｂおよび８ｃが代表的に示される。
【０１４４】
自己同期型転送制御回路８の各々は、自己転送制御回路１０および転送要求制御回路２０に加えて、Ｄ型フリップフロップ７０をさらに含む点で、実施の形態２に従う自己同期型転送制御回路７と異なる。
【０１４５】
Ｄ型フリップフロップ７０は、転送制御回路１０のデータ転送パルス（端子ＣＰ）の信号レベルのＨレベルへの立上がりに応答して、モード制御端子ＳＴＰの信号レベルをラッチするとともに、転送要求制御回路２０に伝達する。また、転送要求制御回路２０のノードＮｓは、図２の構成と同様に、転送制御回路１０の転送要求入力端子ＣＩと接続される。
【０１４６】
自己転送制御回路１０および転送要求制御回路２０の回路構成は、図２に示したとおりであるので、詳細な説明は繰り返さない。
【０１４７】
このように、前段の転送制御回路１０のデータ転送パルス（端子ＣＰ）に同期して、Ｄ型フリップフロップ７０においてモード制御端子ＳＴＰの信号レベルを一旦取込み、転送要求入力端子ＣＩに与えられる前段からのＳＥＮＤ信号レベルの立下がりに応答して、転送要求制御回路２０がモード制御端子ＳＴＰの信号レベルを取込む、いわゆるダブルラッチタイプの回路構成を採用することができる。このような回路を採用すれば、メタステーブル状態となる確率を大幅に下げることができる。
【０１４８】
なお、実施の形態２およびその変形例に従う自己同期型転送制御回路７および８においては、図４に示した転送要求制御回路４０を転送要求制御回路２０に代えて適用することも可能である。この場合には、図５および図６に示されるノードＮｓは、図４に示されたＤ型フリップフロップ４１のクロックノードｃｋに相当するように接続すればよい。
【０１４９】
［実施の形態３］
図７は、自己同期型転送制御回路を備える実施の形態３に従うデータ駆動型情報処理装置４の全体構成を示すブロック図である。
【０１５０】
図８は、データ駆動型情報処理装置４に適用されるデータパケットのフォーマットである。
【０１５１】
データ駆動型処理装置４において転送されるデータは図８に示されるフォーマットのパケットデータとしてデータ保持回路に保持される。なお、図８に示されるフォーマットは特殊なものではなく、従来技術のデータ駆動型処理装置においても適用される一般的なものである。
【０１５２】
図８を参照して、データパケットは、行先ノード番号ＮＤ♯を格納するための行先ノード番号領域Ｆ１と、世代番号ＧＮ♯を格納するための世代番号領域Ｆ２と、命令コードＯＰＣを格納するための命令コード領域Ｆ３と、ロジック回路等での処理対象となるデータＤＡＴＡを格納するためのデータ領域Ｆ４とを含む。
【０１５３】
ノード番号ＮＤ＃は、同一世代内の入力データ同士を区別するための番号である。世代番号ＧＮ＃は、並列処理の対象となるデータ群同士を区別するための番号である。命令コードＯＰＣは、命令デコーダに格納されている命令を実行するためのコードである。
【０１５４】
図７を参照して、データ駆動型情報処理装置４は、自己同期型転送制御回路５ａおよびデータ保持回路５０ａを含むデータ伝送路１ａと、自己同期型転送制御回路５ｂおよびデータ保持回路５０ｂを含むデータ伝送路１ｂと、データ伝送路１ａおよび１ｂの間に配置されて所定処理を実行するためのロジック回路６０ａとを備える。
【０１５５】
自己同期型転送制御回路５ａおよび５ｂの各々の構成は，実施の形態１に従う自己同期型転送制御回路５と同様である。自己同期型転送制御回路５ａおよび５ｂの各々において、転送要求制御回路２０に代えて、図４に示す転送要求制御回路４０を適用することも可能である。
【０１５６】
データ駆動型情報処理装置４は、さらに、特定のデータ伝送路（図７においてはデータ伝送路１ａ）に対応して配置される、データパケットの伝送を一時停止させる場所を格納するためのアドレスレジスタ８０と、伝送されるデータパケットの行先ノード番号とブレークアドレスレジスタの格納データとの一致を判定するための一致検出回路８２と、一致検出回路８２の判定結果に応じて動作するＲＳ型フリップフロップ８６とを備える。
【０１５７】
次に、データ駆動型情報処理装置４におけるデータパケットの一時停止動作について説明する。
【０１５８】
データ転送の一時停止を指示する場所に相当するブレイクポイントは、ノード番号という形でアドレスレジスタ８０に格納される。言換えれば、アドレスレジスタ８０には、ブレイクポイントに関するアドレス情報が格納される。
【０１５９】
入力されるパケットデータは、データ保持回路５０ａからロジック回路６０ａを経て、データ保持回路５０ｂに転送される際に、このデータパケットが持つ行先ノード番号＃ＮＤと、アドレスレジスタ８０に格納されるブレイクポイントを指定するノード番号との比較が一致検出回路８２において実行される。
【０１６０】
一致検出回路８２は、両者の比較結果が一致すればＨレベルを、不一致ならばＬレベルをそれぞれ出力する。また、この比較結果は、一旦データ保持回路にパケットデータとともに保持される。
【０１６１】
図７においては、この一致比較結果を保持する領域を符号８４で示す。さらに、このデータパケットが後段のデータ保持回路５０ｂへ転送される際において、領域８４に保持されている一致比較結果が、ＲＳ型フリップフロップ８６のセットノードＳに入力される。
【０１６２】
一致比較結果が「一致」を示すＨレベルである場合には、ＲＳ型フリップフロップ８６がセットされ、出力ノード／ＱからはＬレベルが出力される。このＬレベル信号は、転送要求制御回路２０ａ，２０ｂをはじめとする、回路内のすべての転送要求制御回路のモード制御端子ＳＴＰに入力される。
【０１６３】
これにより、転送制御回路１０ａ，１０ｂをはじめとする、回路内のすべての転送制御回路において、転送要求入力端子ＣＩの信号レベルのＬレベルへの立下がりに同期して、各転送制御回路におけるモード制御ノードＳＧには、Ｌレベル信号が入力される。この結果、回路内のすべての転送制御回路のデータ転送が一時停止される。
【０１６４】
この状態で、制御クロック端子ＧＯに対して、制御クロックとしてＨレベルパルスを１つずつ入力することにより、回路内のすべての転送制御回路を１ステップずつ動作させることができる。
【０１６５】
また、解除端子ＲＬＳにＨレベル信号を入力し、ＲＳ型フリップフロップ８６をリセットすると、その出力ノード／ＱからはＨレベル信号が出力される。その後、制御クロック端子ＧＯに対して、制御クロックとしてＨレベルパルスを１つ入力することによって、回路内のすべての転送制御回路は、通常転送状態に復帰して、通常転送を再開する。
【０１６６】
以上のように、この発明の実施の形態に従う自己同期型転送制御回路を採用したデータ駆動型情報処理装置において、ブレイクポイントを設定することで、そのブレイクポイントにパケットデータがさしかかったとき、回路内におけるすべての転送制御回路のデータ転送動作を安全に一時停止することが可能となる。
【０１６７】
さらに、制御クロック端子ＧＯおよび解除端子ＲＬＳに対する入力信号レベルの設定により、回路内のすべての転送制御回路に対して１ステップずつのデータ転送、および通常のデータ転送再開を安全に実行することが可能となる。
【０１６８】
また、図７の構成において、自己同期型転送制御回路５に代えて、図４〜図６にそれぞれ示した自己同期型転送制御回路６〜８を適用することも可能である。
【０１６９】
なお、本発明の実施の形態１から３で示した、データ伝送路間で授受される転送要求信号（ＳＥＮＤ信号）、転送許可信号（ＡＣＫ信号）およびモード制御端子ＳＴＰの信号レベルなどは、必ずしも電気的な接続によって伝送される必要はなく、これに代わる何らかの通信手段を用いて伝送してもよい。
【０１７０】
さらに、データ伝送路が１つのシステム内で閉じている必要もなく、複数のシステム間で、ＳＥＮＤ信号やＡＣＫ信号の授受に基づいてデータ転送を行なう構成とする、たとえば複数のデータ駆動型情報処理装置を用いてデータ処理を実行するシステムを構築することも可能である。
【０１７１】
このような場合においても、本発明の実施の形態に従う自己同期型転送制御回路を採用することによって、システム全体を安全に一時停止または段階的に動作させることで正確なデバッグおよびトレース作業を行なうことが可能である。
【０１７２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１７３】
【発明の効果】
以上のように、この発明によれば、データ転送の許可または禁止を指示する指示信号および、データ転送を要求するための要求信号とに基づいてデータ転送を制御する自己同期型転送制御回路において、任意のタイミングで入力される第１の外部指示によって、前段部から与えられるデータを後段部に転送することを安全に一時停止、または一時停止および再開を繰返すステップ動作を正確に実行することが可能である。この結果、この発明に係る自己同期型転送制御回路および、この自己同期型転送制御回路を含むデータ伝送路および各データ伝送路間に配置されるロジック回路等によって構成されるデータ駆動型情報処理装置における、データまたは信号転送時のタイミングの検証や、処理内容のデバッグに対して動作の追跡を１ステップずつ正確に行なうことが可能となる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従う自己同期型転送制御回路の構成を示すブロック図である。
【図２】 図１に示された自己同期型転送制御回路の構成を示す回路図である。
【図３】 図２に示される自己同期型転送制御回路の動作を説明するためのタイミングチャートである。
【図４】 この発明の実施の形態１に従う自己同期型転送制御回路の他の構成例を説明する回路図である。
【図５】 この発明の実施の形態２に従うデータ駆動型情報処理装置の構成を示すブロック図である。
【図６】 この発明の実施の形態２の変形例に従うデータ駆動型情報処理装置の構成を示すブロック図である。
【図７】 自己同期型転送制御回路を備える実施の形態３に従うデータ駆動型情報処理装置の全体構成を示すブロック図である。
【図８】 図７に示されるデータ駆動型情報処理装置に適用されるデータパケットのフォーマットである。
【図９】 データ駆動型プロセッサにおけるデータ伝送路の構成を示す図である。
【図１０】 図９に示される従来の転送制御回路の動作を示すタイミングチャートである。
【図１１】 従来のデータ駆動型処理装置の構成を示すブロック図である。
【図１２】 従来技術に従う自己同期型転送制御回路の回路図である。
【図１３】 図１２に示される自己同期型転送制御回路の動作を示す第１のタイミングチャートである。
【図１４】 図１２に示される自己同期型転送制御回路の動作を示す第２のタイミングチャートである。
【符号の説明】
１，１ａ，１ｂ，１ｃ データ伝送路、５，５ｂ，５ｃ，６，７，７ｂ，７ｃ，８，８ｂ，８ｃ 自己同期型転送制御回路、１０，１０ａ，１０ｂ，１０ｃ 転送制御回路、２０，２０ｂ，２０ｃ 転送要求制御回路、５０，５０ａ，５０ｂ，５０ｃ データ保持回路、６０ａ，６０ｂ ロジック回路、７０，７０ｂ，７０ｃ Ｄ型フリップフロップ、８０ アドレスレジスタ、８２ 一致検出回路、８６ ＲＳ型フリップフロップ、ＣＩ 転送要求入力端子、ＣＯ 転送要求出力端子、ＣＰ データ転送パルス出力端子、ＧＯ 制御クロック端子、／ＭＲ マスタリセット端子、ＲＩ 転送許可入力端子、ＲＯ 転送許可出力端子、ＳＴＰ モード制御端子。
Claims (16)
- 直列に接続された複数のデータ伝送路におけるデータ転送を制御するために、各前記データ伝送路に配置された自己同期型転送制御回路であって、
各前記データ伝送路は、前記自己同期型転送制御回路の指示に応じて、前段のデータ伝送路からのデータをラッチして保持するとともに、このデータを後段のデータ伝送路へ向けて出力するデータ転送動作を実行するように構成されたデータ保持回路を有し、
前記自己同期型転送制御回路は、
前記前段のデータ伝送路からデータ転送要求があった場合、前記後段のデータ伝送路へデータ転送要求を出力し、この転送要求が前記後段のデータ伝送路により許可されたときに、前記前段のデータ伝送路にデータ転送許可を出力するとともに前記データ転送動作の実行を前記データ保持回路に指示するための転送制御手段と、
第１および第２の制御信号を含む外部指示に応じて、前記転送制御手段に対する、停止状態の設定および該停止状態の解除を制御するための転送要求制御手段とを備え、
前記転送制御手段は、前記停止状態において、前記後段のデータ伝送路への前記データ転送要求の出力および前記前段のデータ伝送路への前記データ転送許可の出力ならびに前記データ保持回路への前記データ転送動作の実行指示の出力を強制的に停止され、
前記転送要求制御手段は、
前記前段のデータ伝送路における保持データが確定していることを示す信号に応答したタイミングで、前記第１の制御信号の入力を反映して前記転送制御手段を前記停止状態に設定するための第１のモード設定手段と、
前記第１の制御信号によって前記転送制御手段が前記停止状態に設定されている期間中において、前記第２の制御信号が入力されるごとに前記転送制御手段の前記停止状態を一時的に解除するための第２のモード設定手段と、
前記第１の制御信号の入力が解除されたときに、前記転送制御手段の前記停止状態を解除するための第３のモード設定手段とを含む、自己同期型転送制御回路。 - 前記第３のモード設定手段は、前記第１の制御信号の入力が解除されたときには、前記第２の制御信号および前記前段のデータ伝送路からデータ転送要求のうちのより早く入力された一方に応答して、前記転送制御手段の前記停止状態を解除する、請求項１記載の自己同期型転送制御回路。
- 前記第１のモード設定手段は、前記前段のデータ伝送路からデータ転送要求があったタイミングに同期して、前記第１の制御信号の入力に従って前記転送制御手段を前記停止状態に設定する、請求項１または２記載の自己同期型転送制御回路。
- 前記第１のモード設定手段は、前記前段のデータ伝送路の前記データ伝送路がデータをラッチして保持を開始したタイミングに同期して、前記第１の制御信号の入力に従って前記転送制御手段を前記停止状態に設定する、請求項１または２記載の自己同期型転送制御回路。
- 前記前段のデータ伝送路の前記データ伝送路がデータをラッチして保持を開始したタイミングに同期して、前記第１の制御信号を転送要求制御手段に伝達するための外部指示伝達手段をさらに備え、
前記第１のモード設定手段は、前記前段のデータ伝送路からデータ転送要求があったタイミングに同期して、前記外部指示伝達手段によって伝達された前記第１の制御信号の入力に従って前記転送制御手段を前記停止状態に設定する、請求項１または２記載の自己同期型転送制御回路。 - 前記転送制御手段は、前記第２のモード設定手段による前記停止状態の一時的な解除に応答して、前記前段のデータ伝送路にデータ転送許可を出力するとともに前記データ転送動作の実行を前記データ保持回路に指示する手段を有する、請求項１から５のいずれか１項に記載の自己同期型転送制御回路。
- 複数段に直列接続された複数のデータ伝送路を備え、
各前記データ伝送路は、
前記複数のデータ伝送路におけるデータ転送を制御するための自己同期型転送制御回路と、
前記自己同期型転送制御回路の指示に応じて、前段のデータ伝送路からのデータをラッチして保持するとともに、このデータを後段のデータ伝送路へ向けて出力するデータ転送動作を実行するように構成されたデータ保持回路とを備え、
前記自己同期型転送制御回路は、
前記前段のデータ伝送路からデータ転送要求があった場合、前記後段のデータ伝送路へデータ転送要求を出力し、この転送要求が前記後段のデータ伝送路により許可されたときに、前記前段のデータ伝送路にデータ転送許可を出力するとともに前記データ転送動作の実行を前記データ保持回路に指示するための転送制御手段と、
第１および第２の制御信号に応じて、前記転送制御手段に対する、停止状態の設定および該停止状態の解除を制御するための転送要求制御手段とを備え、
前記転送制御手段は、前記停止状態において、前記後段のデータ伝送路への前記データ転送要求の出力および前記前段のデータ伝送路への前記データ転送許可の出力ならびに前記データ保持回路への前記データ転送動作の実行指示の出力を強制的に停止され、
前記転送要求制御手段は、
前記前段のデータ伝送路における保持データが確定していることを示す信号に応答したタイミングで、前記第１の制御信号を反映して前記転送制御手段を前記停止状態に設定するための第１のモード設定手段と、
前記第１の制御信号によって前記転送制御手段が前記停止状態に設定されている期間中において、前記第２の制御信号が入力されるごとに前記転送制御手段の前記停止状態を一時的に解除するための第２のモード設定手段と、
前記第１の制御信号の入力が解除されたときに、前記転送制御手段の前記停止状態を解除するための第３のモード設定手段とを含む、データ駆動型情報処理装置。 - 前記第３のモード設定手段は、前記第１の制御信号の入力が解除されたときには、前記第２の制御信号および前記前段のデータ伝送路からデータ転送要求のうちのより早く入力された一方に応答して、前記転送制御手段の前記停止状態を解除する、
請求項７記載のデータ駆動型情報処理装置。 - 前記転送要求制御手段は、前記前段のデータ伝送路からデータ転送要求があったタイミングに同期して、前記第１の制御信号の入力に従って前記転送制御手段を前記停止状態に設定する、請求項７または８記載のデータ駆動型情報処理装置。
- 前記転送要求制御手段は、前記前段のデータ伝送路の前記データ伝送路がデータをラッチして保持を開始したタイミングに同期して、前記第１の制御信号の入力に従って前記転送制御手段を前記停止状態に設定する、請求項７または８記載のデータ駆動型情報処理装置。
- 前記自己同期型転送制御回路は、
前記前段のデータ伝送路の前記データ伝送路がデータをラッチして保持を開始したタイミングに同期して、前記第１の制御信号を転送要求制御手段に伝達するための制御信号伝達手段をさらに備え、
前記転送要求制御手段は、前記前段のデータ伝送路からデータ転送要求があったタイミングに同期して、前記制御信号伝達手段によって伝達された前記第１の制御信号の入力に従って前記転送制御手段を前記停止状態に設定する、請求項７または８記載のデータ駆動型情報処理装置。 - 前記転送制御手段は、前記第２のモード設定手段による前記停止状態の一時的な解除に応答して、前記前段のデータ伝送路にデータ転送許可を出力するとともに前記データ転送動作の実行を前記データ保持回路に指示する手段を有する、請求項７から１１のいずれか１項に記載のデータ駆動型情報処理装置。
- 複数段に直列接続された複数のデータ伝送路を備え、
各前記データ伝送路は、
前記複数のデータ伝送路におけるデータ転送を制御するための自己同期型転送制御回路と、
前記自己同期型転送制御回路の指示に応じて、前段のデータ伝送路からのデータをラッチして保持するとともに、このデータを後段のデータ伝送路へ向けて出力するデータ転送動作を実行するように構成されたデータ保持回路とを備え、
前記自己同期型転送制御回路は、
前記前段のデータ伝送路からデータ転送要求があった場合、前記後段のデータ伝送路へデータ転送要求を出力し、この転送要求が前記後段のデータ伝送路により許可されたときに、前記前段のデータ伝送路にデータ転送許可を出力するとともに前記データ転送動作の実行を前記データ保持回路に指示するための転送制御手段と、
第１の制御信号に応じて、前記転送制御手段に対する、停止状態の設定および該停止状態の解除を制御するための転送要求制御手段とを備え、
前記転送制御手段は、前記停止状態において、前記後段のデータ伝送路への前記データ転送要求の出力および前記前段のデータ伝送路への前記データ転送許可の出力ならびに前記データ保持回路への前記データ転送動作の実行指示の出力を強制的に停止され、
前記転送要求制御手段は、
前記前段のデータ伝送路における保持データが確定していることを示す信号に応答したタイミングで、前記第１の制御信号を反映して前記転送制御手段を前記停止状態に設定するための第１のモード設定手段を含み、
前記データ駆動型情報処理装置において順次転送されるデータの各々は、データ間を区別するための第１の情報を含み、
前記複数のデータ伝送路のうちの特定のデータ伝送路は、
特定のデータに対応する前記第１の情報を格納するためのアドレスレジスタと、
対応のデータ保持回路に保持される前記データに含まれる前記第１の情報と、前記アドレスレジスタに格納された前記第１の情報とが一致するかどうかを比較するための一致検出手段と、
前記一致検出手段によって前記第１の情報の一致が検出された場合に、前記第１の制御信号を各前記データ伝送路の前記自己同期型転送制御回路に対して出力するための制御信号生成手段とをさらに含む、データ駆動型情報処理装置。 - 各前記データは、
同一世代のデータを区別するための行先ノード番号を前記第１の情報として格納するための第１の領域と、並列処理を行なうデータ群同士を区別するための世代番号を格納するための第２の領域と、命令コードを格納するための第３の領域と、ロジック処理の対象となるデータを格納するための第４の領域とを含むパケット形式に従って構成され、
前記一致検出手段は、前記対応のデータ保持回路に保持される前記データの前記第１の領域に格納された情報に基づいて、前記第１の情報の一致を判断する、請求項１３記載のデータ駆動型情報処理装置。 - 前記制御信号生成手段は、外部指示に応じて、各前記データ伝送路の前記自己同期型転送制御回路に対する前記第１の制御信号の出力を停止する、請求項１３記載のデータ駆動型情報処理装置。
- 前記転送要求制御手段は、
前記第１の制御信号によって前記転送制御手段が前記停止状態に設定されている期間中において、第２の制御信号が入力されるごとに前記転送制御手段の前記停止状態を一時的に解除するための第２のモード設定手段と、
前記第１の制御信号の入力が解除されたときには、前記第２の制御信号および前記前段のデータ伝送路からデータ転送要求のうちのより早く入力された一方に応答して、前記転送制御手段の前記停止状態を解除するための第３のモード設定手段とを含む、請求項１３記載のデータ駆動型情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
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| JP2002215602A JP2002215602A (ja) | 2002-08-02 |
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Country Status (1)
| Country | Link |
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| JP (1) | JP3912987B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|
| JP2002215602A (ja) | 2002-08-02 |
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