JPS61163444A - デ−タ処理装置のエラ−・テスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、従来技術 Ｃ６発明が解決しようとする問題点 り６問題点を解決するための手段 Ｅ、実施例 ｅｌ、システムの概要（第１図） ｅ２．エラー・テスト装置（第２図） ｅ３．署名発生回路の動作（第４図） ｅ４．エラー・テスト装置の例の実施例（第３図） Ｆ０発明の効果 Ａ、産業上の利用分野 この発明は、プロセッサのエラーをテストし診断するた
めの装置に関するものである。

Ｂ、従来技術 電子制御回路や、プロセッサや、データ処理システムを
構成する。チップ上の超大規模集積論理及び記憶回路の
テストは、相当程度に、チップ上の記憶素子のアクセス
可能度に依存する。ディジタル・システムはきわめて高
いエラーのチェック範囲を必要とし、超大規模集積回路
構造の試験は多くの時間を要し、ＶＬＳＩ（超大規模集
積回路）チップの観点からしてきわめて費用かががる。

マイクロ・プロセッサ等のデータ処理システムは、高度
に複雑化されたチップを有する。そして、それらのチッ
プをテストすることは、双安定状態素子の膨大な数を考
慮すると、プログラム・ルーチンが実行される間にプロ
セッサの記憶をさらに膨大な数の状態シーケンスが通過
することを想定しなくではならないことを意味する。

マイクロ命令が有限の機能的な値であると仮定すると、
ＡＤＤマイクロ命令が実行された後の算術論理ユニット
（Ａ　Ｌ　Ｕ）の状態を示す双安定スイッチのセット動
作のような一般的な明確に定義された機能が提示する問
題は解決が困難ではない。

しかし、例えば、ＡＤＤマイクロ命令の実行の間に生じ
た。バス要求を表示する双安定スイッチの状態が変化し
たか否か、などのような、ＡＤＤマイクロ命令の可能な
すべての２次的な機能をテストしようとすると重大な問
題に遭遇する。

２次的な機能は、一般的に、そのデータ流に関連する多
数の双安定スイッチまたは記憶素子と、マイクロプロセ
ッサの制御論理回路とを必要とする。一般的に、そのよ
うな記憶素子には、特殊なマイクロ命令によってさえ、
状態表示に使用される双安定スイッチまたは記憶素子の
現在の個々の状態を変更することなく、テストの目的で
直接アクセスをはかることはできない。

テスト可能なＶＬＳＩ論理構造及びシステム・アーキテ
クチャは多くの場合Ｌ　Ｓ　Ｓ　Ｄ　（ＬｅｖｅｌＳｅ
ｎｓｉｔｉｖｅ　５ｃａｎ　Ｄｅｓｉｇｎ　ニレベル感
知スキャン・デザイン）規則を利用している。ＬＳＳＤ
規則によれば、論理サブシステムは、例えば定常状態で
の入力信号の変化に対する応答が、その論理サブシステ
ム内の回路とバスの遅延とは無関係である場合にのみ信
号レベルに依存する（米国ニューオリンズ州ルイジアナ
で１９７７年６月２０〜２２日開催された設計自動化会
議（ＤｅｓｉｇｎＡｕｔｏｍａｔｉｏｎ　Ｃｏｎｆｓｒ
ｅｎｃｅ）議事録のｐｐ、４６２−４６８、Ｅ、Ｂ、エ
イケルバーガー（Ｅｉｃｈａｌｂａｒｇｅｒ）による“
ＬＳＩテスト可能性のための論理設計構造（Ａ　Ｌｏｇ
ｉｃ　Ｄｅｓｉｇｎ　５ｔｒｕｃｔｕｒｅｆｏｒ　ＬＳ
Ｉ　Ｔｅ５ｔａｂｉｌｉｔｙ）”と題する論文を参照さ
れたい）。

これらのＬＳＳＤ規則に基づくと、マスター・スレーブ
・フリップ・フロップを連結して論理回路の一部を形成
し、テスト・モードにおいて１つまたは複数のシフト・
レジスタ・チェインとして論理ステージの間に配置する
ことにより、チップ上のさまざまな記憶素子がモニタさ
れ調節される。

そのようなシフト・レジスタ・チェインはまた。

チップまたはモジュールなどのパッケージで画定される
複雑な論理ステージの全体のフリップ・プロップまたは
レジスタの状態情報をシフトすることを可能ならしめる
。そのようなレジスタの概念は、比較的数少ない入出力
接続線しか必要でないこと、及び、もし第ルベルのシフ
ト・レジスタが共通の第２レベルのシフト・レジスタ・
チェイン等に接続されるならば、チップ内の論理デザイ
ンに影響を及ぼすことなくさまざまなパッケージ・レベ
ルの間で高度の融通性が達成されること、というさらな
る長所を有する。

プロセッサの記憶素子はほとんどの場合シフトレジスタ
・ステージとして設計されているので。

それの２次的な機能は、集積されたメンテナンス及びサ
ービス・プロセッサ、あるいは別個に接続されたテスト
装置によりテストすることができる。

これにより、テストすべきマイクロ命令の実行前と実行
後とで、テストの目的でシフト・レジスタとして接続さ
れた双安定記憶素子の内容が、メンテナンス及びサービ
ス・プロセッサ、またはテスト装置中にシフトされ、そ
のシフトされたデータは予定の所望の値と比較される。

処理ユニットとプロセッサの間でデータと命令とを交換
する間のマイクロ命令のテストの診断能力を改善する別
の手段は、テスト手続を、テストすべきマイクロ命令の
クロック・ステップのような、一層緊密な機能的な値に
適用することにより得ることができる。これにより、自
動化されたテストのエラーのチェック範囲が相当に改善
されることになる。

しかし、上記のテスト方法では、きわめて高速で転送さ
れるべき状態のデータを、きわめて多数の双安定回路素
子に記憶する必要がある。この動作はメンテナンス及び
サービス・プロセッサまたはテスト装置により実行され
なくてはならないが、それらのプロセッサまたは装置は
、テスト回路が低速であることと、直列シフト機構が採
用されていることからそのような動作に不適当である。

このことが上記テスト方法の欠点である。これ以外にも
、プロセッサ・チップの高速技術にも拘らずシフト手段
のクロック速度を高めることができないということがあ
る。というのは、知られているシフト・チェインは２個
の低速回路網を有しているからである。その１つの回路
網は、プロセッサまたは処理ユニットからメンテナンス
及びサービス・プロセッサに至るものであり、もう１つ
の回路網は、メンテナンス及びサービス・プロセッサか
らプロセッサに至るものである（第１図のライン１４及
び１３を参照）。

第１図を参照すると、一般的にデータ処理システムは、
プロセッサ９，１０、・・・・ｎなどのユニットを接続
する並列高速システム・バスと、主記憶３と、主記憶制
御装置４と、入出力（Ｉ　１０）制御装置５と、（必要
ならば）メンテナンス及びサービス・プロセッサ６とを
具備している。しかし、現在知られているデータ処理シ
ステムにおいては、通常、状態情報をも含むようなプロ
セッサの双安定素子に、メンテナンス及びサービス・プ
ロセッサが直接アクセスするためのシステム・バスが設
けられていない。但し、欧州特許出願第８３１０５．７
号に記載されているように、ディジタル・コンピュータ
のためのテスト及び診断装置は例外である。このデータ
処理システムにおいては、通常の動作の間に論理サブシ
ステムを接続する記憶素子（フリップ−フロップ）が、
エラー・テスト及び診断モードのためのアドレス可能な
アレイとして接続されており、これにより、テストされ
るべきユニットは、高速システム・バス上でメンテナン
ス及びサービス・プロセッサから、アレイの個々の記憶
素子を制御するためのアドレス情報と、記憶素子に記憶
するためのテスト・データと、テスト制御及びクロック
情報とを受は取る。

テスト動作が完了すると、論理サブシステムの得られた
データは、接続された記憶素子に書込まれる。アレイの
かたちで接続された。これらの記憶素子から、その得ら
れたデータがシステム・バス上で、やはりそのバス上に
転送されたアドレス及び制御情報の援助により、メンテ
ナンス及びサービス・プロセッサに供給される。

しかし、そのアレイの記憶素子は、マスター・フリップ
・フロップのみからなるので、それらは通常のように、
マスター・スレーブ・フリップ・フロップを含むシフト
・レジスタのかたちで実現することはできない、このこ
とは、データ処理システムの設計概念にとって、多くの
場合きわめて不利である。

記憶素子がマスター・スレーブ・フリップ・フロップか
ら成っているようなデータ処理システムに対しては、欧
州特許出願第８３１１２３３９゜３号がシステム・バス
上でのテスト・データの高速交換の概念について記述し
ている。これにおいては、システム・バス１とプロセッ
サ９〜ｎ（第１図参照）の間に配置されたインターフェ
ース・レジスタ・ステージがシフト・レジスタ・チェイ
ンに含まれており、このチェインは花輪状に配置され、
それの先端と終端とは制御スイッチ４４（第２図参照）
により、テストの間に接続される。

ナス１−動作の間は、テスト・データの入力と。

得られたデータの出力が、システム・バス上で影響を査
け、花輪状のシフト・レジスタ・チェインの内部シフト
・ステップに重なる。

知られているシステムの別の欠点は、テスト・バス１３
．１４が唯一のコアしか持っていないことである。従っ
て、ラインが中断すると、それはテスト・バス全体のす
なわちデータ処理システム全体の誤動作につながる。と
いうのは、メンテナンス及びサービス・プロセッサは、
テスト動作に加えて１例えば、表示スクリーン及びキー
ボードからシステムのコンソールを制御することにより
、一般的にシステム・サービス機能を実行するからであ
る。

電子データ処理システムは、とくにシステム環境に依存
する場合に、とりわけ間欠点なエラーにより重大な問題
を被る。この間欠的なエラーの原因となるのは、電源網
の誤動作や、静電気を帯びた床の敷物や、データ処理シ
ステムの近傍に載置された製造装置の高周波発生器から
発生した高周波ノイズなどである。その場合、マイクロ
命令テスト・プログラムは、エラーとその原因をシステ
ム的に検知する装置としては１首尾よく動作しない。

Ｃ０発明が解決しようとする問題点 この発明の目的は、データ処理システムのエラーを、間
欠的なエラーに対して高速で且つ高い信頼性でテストで
きるような、比較的簡単な設計構造の装置を提供するこ
とにある。

Ｄ。問題点を解決するための手段 本発明の上記の目的は、次のようなエラー・テスト及び
診断装置により達成される。第２図を参照すると、論理
サブシステム２ｏは記憶素子２３．２４により相互接続
されている。記憶素子２３．２４は、エラー・テスト及
び診断モードにおいては、シフ（〜・クロックにより制
御されたテスト・データを与え、それの結果を受は取る
ためのシフト・レジスタ手段のかたちで接続される。こ
のエラー・テスト及び診断装置には、実際の結果のデー
タを所望の結果のデータと比較するための手段５８も含
まれている。この手段５８は、不一致が生じた場合にさ
らに動作を開始するためにエラー表示器５９をセットす
る。動作及びそれの２次的な機能が正しく実行されてい
るかどうかをテストするために、署名発生回路３０が設
けられている。

この回路３０は、記憶素子２３．２４からのテスト及び
結果のデータを蓄積する為のテスト・アキュムレータ５
１．５２、・・・・５ｍと、テスト・クロック発生器と
、データの蓄積を制御するためのカウンタ２８と、テス
ト・データ、所望の結果データ及びプロセッサ命令セッ
トのテストすべき命令とからなるテスト・プログラムを
与えるテスト・メモリ２９とを備えている。署名発生回
路３０はインターフェース・レジスタ１１．１２、・・
：・１ｍまたはプロセッサのシステム・バスに接続され
、インターフェース・レジスタのステージは、位置２１
．２２、・・・・ｎｍにおける記憶素子２３，２４から
なるシフト・レジスタ手段に含まれている６Ｆ、実施例 ｅｌ、システムの概要 第１図は、単一チップの処理ユニットまたはプロセッサ
（Ｐ　Ｕ　１−　Ｐ　Ｕ　ｎ　）　９−　ｎを有するデ
ータ処理システムのブロック図である６プロセツサの９
−ｎは、システムバス８によって相互接続され、さらに
主記憶（ＭＳ）３、主記憶制御装置（ＭＳ−ＣＯＮＴ）
４、入出力制御（Ｉｌｏ−ＣＯＮＴ）５と、メンテナン
ス及びサービス・プロセッサ（ＭＳＰ）６に接続されて
いる。また、上述のシステム要素と、メンテナンス及び
サービス・プロセッサ６の間には接続ライン１３が存在
し、このライン１３を介して制御信号とクロック信号と
テス１−・データとが転送される。さらに、システム要
素と、メンテナンス及びサービス・プロセッサ６を、ク
ロック発生器（ＣＬ）７に接続するクロック・ライン１
５も設けられている。尚、クロック発生器７のような中
央クロック発生器を設けるかわりに１個々のプロセッサ
９−ｎに、それぞれ個別にクロック発生器を設けてもよ
い。

Ｃ２，エラー・テスト装置 単一チップのプロセッサ９−　ｎ中で、メンテナンス及
びサービス・プロセッサ６の支援をあまり受けることな
く、エラー・テストが実行される様子が、第２図を参照
することにより説明される。

なお、ここに図示した回路と、それについての説明は、
プロセッサ９に関連するものである６エラー・テスト動
作に関しては、このシステムの他のプロセッサも同様に
設計されている。この実施例では、システム・バス８は
４バイト幅をもつものと仮定する。そして、バス伝送回
路（ＤＲ）１８とバス受信回路（Ｒ）１９は、この幅に
適合している。

たいていの場合極性保持フリップ・フロップである記憶
素子２３．２４は、前述のＬＳＳＤ規則に基づきマスタ
ースレーブ・フリップ・フロップとして設計されており
、テスト・モードにおいては、シフト・レジスタ・チェ
インとして結合される。

第２図の左下には、スイッチ４４　（１）によってメン
テナンス及びサービス・プロセッサ６に接続されたシフ
ト・レジスタの入力ステージが図示されている。このス
イッチ４４　（１）は、インバータ３７と２つのＡＮＤ
ゲート３８及び３９とよりなり、アンドゲート３９には
、テスト・バスのライン】３が入力されている。

そのチェインは、シフト・レジスタ・ステージから（ｎ
−１）１、　（ｎ−２）Ｌ、・・・・３１．２１．１１
、ｎ２．３２．２２．１２、・・・・ｎｍ。

３ｍ、２ｍ、１ｍという位置的な順序で継続し。

チェインの出力と、位［１ｍにおけるスレーブ・フリッ
プ・フロップ（ＳＬＴ）は、テスト・バスの外向ライン
１４を介してメンテナンス及びサービス・プロセッサ６
に接続され、チェインの出力は、左側のスイッチ４４　
（１）及び入力ステージｎ１のマスター・フリップ・フ
ロップ（ＭＬＴ）を介して、テスト・バスの内向ライン
に接続されている。このようにして、メンテナンス及び
サービス・プロセッサ６と、テストされるべき処理ユニ
ット（例えばプロセッサ９）との間に接続がはかられて
いる。

上述のスイッチ４４　（１）〜４４（ｍ）は、位置ｎ１
．３１．２１．１１またはｎ２．３２．２２．１２また
はｎｍ、３ｍ、２ｍ、１ｍで縦方向に配列されたシフト
・レジスタの部分的なチェインの出力を個々の入力に接
続する役目を果たす。

これにより、シフト・レジスタのステージに記憶された
情報がシフト・レジスタ・チェインまたはそれの部分チ
ェイン中で１つのステージから別のステージへ順次循環
し得ることになる。

周知のデータ処理システムにおいては、ライン１３上で
メンテナンス及びサービス・プロセッサ６から、シフト
・レジスタ・チェインへ、シフト・クロックを用いて直
列的にテスト・データまたはテスト・パターンがシフト
される。このシフト・クロックは、テスト・シフト・ク
ロック・ライン１５を介して、メンテナンス及びサービ
ス・プロセッサ６によって、テストされるべき処理ユニ
ットに与えられる。このシフト・クロックは、図中では
５Ｈ−ＣＬＩとして示されたものであり、印加されるべ
き第１のシフト・レジスタ・ステージ・クロックに対応
し、さらにデータのマスター・フリップ・フロップ２３
への転送を制御する働きがある。そして、シフト・クロ
ックは、チップ上の遅延素子４２中で時間Δｔだけ遅延
される。５Ｈ−ＣＬ２として示されたこの遅延クロック
は、シフト・レジスタ・ステージの第２のシフト・クロ
ックに対応し、このクロックは先行するマスター・フリ
ップ・フロップからのスレーブ・フリップ・フロップの
データ受は取りを制御する。

このテスト・データは、通常、ライン１３またはシステ
ム・バス８上で、シフト・レジスタ・チェインに入力さ
れる。個々のシフト・レジスタ・ステージに入力されて
しまうと、テスト・データは、テストされるべき論理シ
ブシステム（ＦＣＬＯＧ）２０に供給される。これらの
論理サブシステムは、一般的には、ＮＡＮＤ−ＮＯＲイ
ンバータ、ＥＸＣＬＵＳ　ＩＶＥ−ＯＲ回路などのさま
ざまな種類の論理ステージから成っている。テスト・デ
ータは、機能クロック信号Ｆ−Ｃ：Ｌの制御のもとで、
論理シブシステム２０において処理される。機能クロッ
ク信号Ｆ−ＣＬは、ライン１６上で中央クロック発生器
７からプロセッサ９に転送されるか、またはプロセッサ
に接続されたクロック発生器（図示しない）によって発
生される。

その後、テスト・データに対する論理サブシステム２０
の応答、すなわち結果のデータがシフト・レジスタ・ス
テージに記憶され、知られているデータ・処理システム
（例えば欧州特許出願８３１１２３３９．２）において
、エラーを解析または診断するために、結果のデータは
、クロック５Ｈ−ＣＬＩ及び５Ｈ−Ｃ：Ｌ２によってラ
イン１４またはシステム・バス８上でメンテナンス及び
サービス・プロセッサ６中にシフトされる。

しかし２本発明が採用する手段はこれとは異なる。本発
明においては、マイクロ命令の実行前と実行後のフリッ
プ・フロップ情報を、予定の正しいデータと比較するた
めにメンテナンス及びサービス・プロセッサ６に転送す
る代わりに、処理ユニット９〜ｎのテスト手段、または
メンテナンス及びサービス・プロセッサ６には署名発生
回路３０が設けられている。署名発生回路３０は、シス
テム・バス８の伝達回路１８及び受信回路１９と、位置
１１．１２．・・・・１ｍにおけるマスター・スレーブ
・フリップ・フロップからなるインターフェース・レジ
スタとの間に配置され、各マイクロ命令に対応して有効
ビットの構成データを発生する。そして、この構成デー
タは、チップ上で１個々のマイクロ命令につき有効な正
しいビット構成と比較される。

これらのテスト・ジョブを実行するために、署名発生回
路３０は、システム・バス８を介してロードされるテス
ト・プログラム・メモリ（ＴＭ）２９と、既述したイン
ターフェース・レジスタ１１．１２、・・・・１ｍと、
多重コア・ライン２５と、テスト・クロック発生器及び
カウンタ（ＴＣＧＣ）２８と、動作レジスタ　（ＯＰ−
ＲＥＧ）３３と、比較口ｙ８５８と１位置ＡＬＬ〜ＡＬ
ｍにおけるフリップ・プロップ５１〜５ｍからなるテス
ト・パターン・アキュムレータと、排他的０Ｒ（ＥＸ−
ＯＲ）回路５３〜５７とから成っている。第２図からさ
らに見てとれることであるが、他の素子と同様にプロセ
ッサ・チップ９上に配置されたテスト・パターン・アキ
ュムレータ及び比較回路５８は、テスト・クロック発生
器及びカウンタ２８によって制御される。テスト・クロ
ック発生器及びカウンタ２８はまた。プロセッサのシフ
ト・レジスタ・チェインと各々の部分チェインにシフト
・クロックを供給する。また、第４図の時間チャートに
特に示されているように、署名発生回路３０の動作ステ
ップは、テスト・プログラム・メモリ２９中のテスト・
マイクロ命令の第１ビット位置に記憶され動作レジスタ
３３及びライン６０を介してテスト・クロック発生器及
び力゛ウンタ２８に送られる命令停止ビットによる、テ
ストされるべき命令の実行と同期されている。

テストされるべき命令の実行の前に、データ流と制御論
理回路を形成する、プロセッサのすべての双安定記憶素
子の内容が、シフト・レジスタ・チェーン中で循環的に
署名発生回路３０にシフトされ、これにより有効な初期
値が発生される。尚。

双安定素子の花輪状の相互接続、テスト・パターンの転
送、テスト・データ及び結果データのクロック制御転送
については、欧州特許出願第８３１１２３３９．３号に
詳細に記載されている。この欧州特許出願に述べられて
いる概念は、プロセッサ９のさまざまな双安定記憶素子
の状態を、テスト装置に転送しないで署名発生回路３０
によってモニタし処理することを可能ならしめ、以てエ
ラー・テスト及び診断に要する時間が低減される。

多くの場合、双安定記憶素子は、署名発生回路３０’□
によってモニタされた後は、テスト動作の間にもとの状
態に復元されなくてはならないので、第２図に示すよう
な別の並列シフト経路を使用することもできる。すなわ
ち、第２図の場合、スイッチ４４　（１）〜４４（ｍ）
と、それに接続されたステージｎ１、ｎ２、・・・・ｎ
ｍが、花輪状のシフト・レジスタ・チェインを、例えば
、テスト・パターンと結果のパターンが並列にシフトさ
れるような並列で互いに独立の部分的なチェインに細分
割する。原理的には、スイッチ４４のセット状態に応じ
て、別のシフト・レジスタの構成も考えの られる。そＶような細分割は、テスト時間の相当な低減
につながる。エラー・テスト動作は、同一のチップ上で
シフト・クロックを発生することにより一段と高速化さ
れる。というのは、これにより、きわめて高い周波数で
シフト動作を行うことができるからである。

すべての双安定記憶素子の内容を循環的にシフトし、関
連する値（例えば異なる状態）を蓄積した後は、単一ス
テップ（単一命令ステップ）または単一命令・サイクル
・ステップにおいて、テストされるべき命令が実行され
、その後双安定記憶素子の内容の更新された循環シフト
が実行される。

循環シフトが完了すると、テスト・パターン・アキュム
レータは、上述の命令の全体または一部実行後のすべて
の双安定記憶素子の状態における有効データを含むこと
になる。

このように、双安定記憶素子の状態は、開始状態と、テ
ストすべき命令の実行の間に設けられたステップの時間
で、プロセッサ論理回路に与えられたテスト・パターン
の結果である。

テスト動作終了の時点で、署名発生回路３０は、従来の
機能的なマイクロ命命テスト・プログラム・サイクルの
間には無視されていた副次的なプロセッサ回路機能の状
態の一部をも含んでいる。この署名情報、すなわち命令
の全体または一部を実行する間に蓄積された双安定記憶
素子の状態が、通常の方法で、前以って計算された所望
の期待される値と比較される。この所望の値は、例えば
、テストされるべき命令のオペレーション・コードとと
もにテスト・プログラム・メモリ２９から読み出される
。尚、他の回路構造と同様に、テスト・プログラム・メ
モリ２９もまた同一のプロセッサ・チップ上に配置して
もよい。

上述の所望の値は、例えば命令のアドレスと相互に関連
づけられているが、それらの値は各命令毎にテスト・プ
ログラム・メモリ２９に記憶する必要はない。というの
は、もし双安定記憶素子の状態がデータに依存しないな
ら、アドレス変換機端を利用することができるからであ
る１次に、この所望の値は高速で自動的に供給される。

尚、比較ステップは、署名発生回路３０で実行しないで
、メンテナンス及びサービス・プロセッサ６または、並
列システム・バス８に連結することのできるテスト装置
で実行するようにしてもよい。

ａ３．署名発生回路の動作 署名発生回路３０の動作は、第４図の制御パルス波形の
タイム・チャートに関連して最もよく理解される。この
図の最上位のラインはマイクロ命令＃１及び＃２がテス
ト・プログラム・メモリ２９から読み出される場合のマ
イクロ命命シーケンスをあられしている６図示されてい
るマイクロ命令は５サイクル長である。すなわち、その
命令は５サイクルの時間パルスＴＯ１Ｔ１、Ｔ２、Ｔ３
及びＴＬ　（Ｌは最後のサイクル時間のパルスであるこ
とを示す）によって制御される。これらのパルスは、第
４図において、順次の５つのラインとして示されている
。

テスト・クロック発生器及びカウンタ２８は、初期状態
で信号■（ライン７）を供給し、これにより内部カウン
タがリセット（ＲＣ）され、動作カウンタ３３がライン
６１を介してセットされる（ＳＯＲ）。このことは、セ
ット命令＃１の、テスト・プログラム・メモリ２９から
動作レジスタ３３への転送をひき起こし、こうしてセッ
ト命令＃１は蓄積処理に含まれる。必要とされる制御動
作は、動作レジスタ３３からトリガされる。テスト・プ
ログラム・メモリ２９のマイクロ命令＃１は、その最初
のビット位置に、１にセットされたストップ・ビットを
含むセット命令（ＳＩ）である。このストップ・ビット
は、ライン６０上でテスト・クロック発生器及びカウン
タ２８に供給される。そしてテスト・クロック発生器及
びカウンタ２８は、最初の命令サイクル７０のうちにテ
ス１−・モード・ビット■ＣＭＢをセットし、このビッ
トは、テストされるべき次のマイクロ命令＃２までセッ
ト状態にとどまる。

最後の命令サイクルＴＬにおいては、テスト・クロック
発生器及びカウンタ８において信号ＳＮＰが発生され、
この信号は１次のマイクロ命令の開始までセット状態に
とどまる。次のマイクロ命命の開始は通常の命令処理サ
イクルを停止し、これにより、その命令に必要な制御ユ
ニットが制御される。信号ＳＮＰと同時に１例えば、テ
スト・クロック発生器及びカウンタ２８が７キユムレー
タ・クロックＡＣＣＵ　　ＣＬＩをスタートされ、その
クロックには、特定の遅延時間の後、アキュムレータ・
クロックＡＣＣＵ　　ＣＬ２が追従する。

その結果、アキュムレータは、プロセッサの双安定記憶
素子からデータを受は取る状態となる。アキュムレータ
・クロックＡＣＣＵ　　ＣＬＩ及びＡＣＣＵ　　ＣＬ２
は、第２図のライン１０及び１１における■及び■とし
て図示されている。

次に、アキュムレータ・クロックＡＣＣＵ　　ＣＬ２と
ほぼ同期して同相で、シフト・クロック５Ｈ−ＣＬＩが
ライン１５ａ上で、テスト・クロック発生器及びカウン
タ２８から、ライン１５によって接続されたメンテナン
ス及びサービス・プロセッサまたはテスト装置に転送さ
れる（信号の）。

遅延素子（八ｔ）４２によって、第３図で■として示さ
れた第２のシフト・クロック５Ｈ−ＣＬ２が、位Ｗ２１
〜ｎｍにおける双安定記憶素子に対してのみ発生される
。位置１１〜１ｍの双安定記憶素子に対しては、ＡＮＤ
ゲート４１により切り換えられる遅延素子（Δｔ）４０
によって、■と表示される第２のシフト・クロックが発
生される。

ＡＮＤゲー１−４１用の制御信号は、ライン１７ａ上で
、メンテナンス及びサービス・プロセッサ６から転送さ
れる。ＡＮＤゲート４１の他の２つのゲートは、シフト
・クロック５Ｈ−Ｃ：ＬＬを転送するライン１５に接続
されている。

第４図のＡ　（１１，１２、”　”　１　ｍ）　〜Ａ　
（ｎｌ、ｎ２．・・・・ｎｍ）は、シフト・パルスの対
５Ｈ−ＣＬＬ及び５Ｈ−ＣＬ２が、ステージ１１゜１２
、・・・・、１ｍ；２１．２２．・・・・２ｍ、３１゜
３２、・・・、・３ｍ；４１．４２、・・・・４ｍ；の
内容がアキュムレータのステージ５１．５２、・・・・
、５ｍに供給される様子を明瞭に図示している。値Ａ　
（ｉ、ｊ）が利用できる時期は、第４図における上述の
Ａ（１１，１２、・・・・１ｍ）〜Ａ（ｎｌ、ｎ２、・
・・・、ｎｍ）によって示されている。

ｎ個のシフト・パルス対Ｓ’Ｈ−ＣＬＩ、５Ｈ−ＣＬ２
の転送の終了後、シフト・レジスタ部分チェイン内に配
列されている。プロセッサ９のすべての双安定記憶素子
の状態または内容が署名発生回路３０に送られ、そこで
それらの状態または内容は、予定の所望の値と比較する
ために、双安定回路素子５０〜５２において蓄積された
値として利用可能となる。その値の蓄積は、テスト・パ
ターン・アキュムレータのシフト・クロック対ＡＣＣＵ
　　ＣＬＩ及びＡＣＣＵ　　ＣＬ２によって作用を受け
る。

第２図のテスト・パターン・アキュムレータの構造によ
って図示されるように、双安定記憶素子５０〜５２のス
レーブ・フリップ・フロップに記憶されたビットは、ど
の場合にも、プロセッサのチップの双安定回路素子から
受は取ったビットとＥＸ−○Ｒ演算される。蓄積するた
め、それらのビットはＡＮＤ演算によって結合される。

アキュムレータ・クロックＡＣＣＵ　　ＣＬ２の最後の
パルスｎが加えられた後、その時点でテスト°パターン
・アキュムレータに記憶されている署名が、比較論理回
路（ＶＬ）５．８中で、予定の所望の値と比較され、不
一致の場合テスト・フリップ・フロップ（ＴＦＦ）５９
がセットされる。

この処理は、テスト・クロック発生器及びカウンタ２８
によって発生されライン６３上でテスト・フリップ・フ
ロップ５９に供給される信号ＳＣＬによってタイミング
制御される。その発生タイミングは第４図の信号■で示
されている。

任意の２次的な機能にまで拡張される第２図及び第４図
のエラー・テストによって、機能的なマイクロ命令テス
ト・プログラム上で相当に増大したエラー検出範囲が得
られる。このことは、技術的及び設計に起因するエラー
をも含む、静的のみならずあらゆる種類の動的なエラー
をカバーし、以て機能的なテスト動作の改善をはかる。

この改善されたエラー検出範囲は、本質的に、命令の一
部または全体の実行後に、プロセッサ内部の双安定記憶
メ！子の状態を回路的に制御して診断比較する機能に帰
される。これらのテストは、（マイクロ）命令のチェイ
ンの連続的実行のみならず、マシン命令にも使用するこ
とができる。また、ここで述べられた機構は手操作で生
成された確定的なテスト・プログラムに限定されず、擬
似生成テスト・プログラム（擬似乱数オペレーション・
コード及びデータ操作）にも適用可能である。

上述したエラー・テストは１間欠的なエラーを有する応
用プログラムにも使用することができる。

これらのテストと、特殊なマイクロ命令テスト・プログ
ラムとの相違は、後者が、マイクロ命令テスト・プログ
ラムから知られる状態データのみを発生するのに対して
、応用プログラムが、予め知られておらず本質的に使用
者のデータに依存する状態情報を発生するということで
ある。蓄積されたテスト・データと比較するのに必要な
所望のデータは、完全に乱されることなく保持されるマ
シンによって経験的に決定されなくてはならない。

しかし、応用プログラムは、エラーの生じる環境が変化
するのを防止するため、通常の動作モードで実行されな
くてはならない。

テストされるべき応用プログラムを同一のデータ境界で
繰りかえし走らせることにより、プロセッサの状態パタ
ーンの列が各走査行毎に同一であることが保証される。

というのは、はとんどすべての場合、応用プログラムの
処理は同期的且つ決定的であり、このことは特にプロセ
ッサ・データ流の回路にあてはまる。

そのようなテスト機構を実現するために、所望の値のフ
ィールドが、各マイクロ命令あるいは各部分マイクロ命
令でなく、応用プログラムの各マシン命令と関連づけら
れる。そして、所望の値及び実際の値は各命令毎に直接
比較する必要はない。

このことは、その代わりに、命令のチェイン（部分プロ
グラム）が実行された後に行なわれる。これの利点は、
所望の値を記憶するために必要なスペースが最小限に低
減されることである。この所望の値のための記憶箇所は
、好ましくは、署名発生回路３０及びそれに属する処理
手段と同じチップ上に配置される。

この所望の値は使用者のデータに依存するので、それは
データ処理システムの製造者によって予め決定すること
はできない。ハードウェア的エラーの間欠的な性質によ
って、使用者プログラムの走行には、エラーのない場合
とそうでない場合とがある。エラーのない走査の間は、
使用者に依存する所望の値は、応用プログラムの命令に
対応して署名発生回路３０によって自動的に発生され、
関連する所望の値のフィールドに自動的に記憶される。

間欠的にエラーを発生するプログラムは、所望の値の発
生モードではなくテストにおける同一の初期データによ
り再始動され得る。このことは、エラーが生じるまで何
度も実行することができる。

この目的のために必要な手続は、診断機能をも実行し得
るメンテナンス及びサービス・プロセッサによって自動
的に実行することができる。そのようなテスト手段は、
処理回路を動作させるために。

人工的に発生したテスト・パターンのみならず応用プロ
グラムの実際のパターンが使用者依存データに基づき使
用されるゆえに好ましい。擬似乱数パターンや、固着し
たあるいは一定の誤りをテストするためのパターンには
、知られているように、いくつかの欠点がある。すなわ
ち、それらは特定のエラー・シナリオにおいては利用で
きないし、それらはすべての場合を尽くさないし、パタ
ーンの数が多すぎるので間欠的なハードウェアのエラー
と一致する確率が低いのである６ ｅ４．エラー・テスト装置の他の実施例第２図に示すテ
スト装置と同様に、第３図の回路装置はマイクロ命令ま
たはそのような命令（例えば排他的ＯＲ累算）の単一サ
ブサイクルの実行後にプロセッサの内部記憶素子の状態
を蓄積する働きを有する。

こうして、以前に実行されたマイクロ命令またはそのよ
うな命令のサブサイクルによって、テストまたはテスト
入カバターンが発生される。そして、次のマイクロ命令
の実行後に、個々の記憶素子中に結果のパターンが得ら
れる。このパターンは、次の１つのみのマイクロ命令を
実行するための入力テストまたはテスト・パターンとし
て働き、第２のマイクロ命令の実行後発生される。第３
のマイクロ命令が実行される前の蓄積後に、正しい入力
テストまたはテスト・パターンがプロセッサの内部記憶
素子に維持されることを保証するために、蓄積の間にス
イッチ４４　（ｉ）が付勢される。

これにより内部記憶素子の状態情報が循環的にシフトさ
れ、以てもとの情報が保持される。

命令によって発生されたテスト・パターンとランダム・
テスト・パターンを結合することによりテスト・パター
ンを改善するために、第２図に示した回路装置が第３図
に原理として示すかたちに拡張される。この拡張された
装置は、第２のスイッチ７１．７２、・・・・７ｍと接
続ライン７０．７４．７５．７６．７７．７８．７９と
を追加されてなり、これらは循環的シフトの間に、内部
記憶素子からなるシフト・リングの上端（記憶素子１１
．１２、・・・・１ｍ）の記憶素子の内容ではなく、ア
キュムレータの個々の蓄積された中間値がフィードバッ
クされることを保証する働きがある６蓄積された値はス
レーブ・ラッチ（ＳＬＴ）５１からライン７４上に供給
され、スイッチ７１を経て位置ｎ１におけるマスター・
ラッチ（Ｍ　Ｌ　Ｔ）に至る。さらなるフィードバック
動作は、最終的に、スレーブ・ラッチ（ＳＬＴ）５ｍか
らスイッチ７ｍを経由する最後のフィードバック動作が
、位置ｎｍにおけるマスター・ラッチ（ＭＬＴ）に及ぶ
まで、スレーブ・ラッチ（ＳＬＴ）５２からライン７５
上でスイッチ７２を経由して位置ｎ２等におけるマスタ
ー・ラッチ等に実行される。これらのスイッチは、ライ
ン７０及び信号■ＧＲＰを介して、テスト・クロック発
生器及びカウンタ２８によって制御される。

テスト・パターン・アキュムレータの中間的な値による
循環的なシフト動作は、内部記憶素子に、第２のマイク
ロ命令実行後のテスト・パターンとは異なる新しいテス
ト・パターンをつくり出す。

そして、機能的クロックＦ−ＣＬの印加後、蓄積された
新しい結果パターンが得られ、これによりテスＩ〜・ア
キュムレータの個々の中間的な値による部分的なシフト
・チェインにおける循環シストが別の新しいテスト・パ
ターンをもたらす。

部分的なシフト・チェインにおける２つの循環シフトを
結合することによって、スペースを節約できる方法によ
り、きわめて多様なテスト・パターンが得られる。そし
て、このことは、マイクロ命令テスト・プログラムの実
行の間の広いエラー検出範囲につながる。また、マイク
ロ命令テストプログラム実行の間の時期に実行されたマ
イクロ命令が、第３図に基づき変更されたテスト・パタ
ーンのランダムな性質を決定する。

ランダム・テスト・パターンの時間的なシーケンスが第
４図のＧＰＲ■と、５Ｅ（ｎｌ、ｎ２＝＋＋、ｎｍ）　
〜ＳＥ　（１１，１２，＝１ｍ）により示されている。

この特殊なテスト・モードは、信号■ＧＲＰによりセッ
トされる。この信号■は、テスト・クロック発生器及び
カウンタ２８がライン７０上でスイッチ７１〜７ｍに加
えるものであり、蓄積されたデータが、個々の段のステ
ージのスレーブ・ラッチＳＬＴから、それに対応する部
分シフト・チェインの第１のステージのマスター・ラッ
チに供給されるように、スイッチ７１〜７ｍをセットす
る。このように、信号■に応答して、すなわちスイッチ
７１〜７ｍがシフト・クロック５Ｈ−ＣＬＩの個別の次
のパルスによって切換えられると、テスト・アキュムレ
ータのスレーブ・ラッチ・ステージからの最初の蓄積値
がすべての部分チェイン、すなわちステージｎ１、ｎ２
−　・・・・、ｎｍの最下底のシフト・レジスタに入力
される。そして、さらにシフト・パルス対５Ｈ−ＣＬｌ
、５Ｈ−ＣＬ２を加えることにより、シフト・レジスタ
部分チェインのすべてのステージにランダム・テスト・
データが加えられることになる。

尚、テスト信号の印加は結果データの発生と並行的に行
なわれることを再度指摘しておこう。

１０発明の効果 以上のように、この発明によれば、エラー診断装置にお
いて、命令のマシン・サイクルの実行毎に予定のデータ
と結果データを比較するようにしたので、結果データを
保持するためのフリップ・フロップが少なくて済み、よ
ってエラー診断装置を、テス１へすべきプロセッサと同
一のチップ上に形成することができる。このことは、エ
ラー診断動作を高速で実行できることを意味する。また
、マシン・サイクル毎の比較により、命令の２次的な機
能をも診断できるという効果が得られる。

【図面の簡単な説明】

第１図は１本発明が適用されるシステムの概要ブロック
図、 第２図は、本発明のエラー・テスト装置のブロック回路
図。 第３図は、第２図の構成を一部変更したエラー・テスト
装置のブロック回路図、 第４図は、第２図及び第３図の回路の動作を示す信号の
タイムチャートである。 ９・・・・データ処理装置（プロセッサ）、２ｏ・・・
・論理回路、２３．２４・・・・記憶素子、５８・・・
・比較手段、５９・・・・エラー表示手段、３０・・・
・署名発生回路、５１．５２、・・・・、５ｍ・・・・
テスト・アキュムレータ、２８・・・・テスト・クロッ
ク発生器及びカウンタ、２９・・・・テスト・メモリ、
１１．１２、・・・・１ｍ・・・・インターフェース・
レジスタ、９・・・・システム°バス・ 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名）

Claims (1)

1. 【特許請求の範囲】 論理回路と、 上記論理回路に接続され、エラー・テスト・モードにお
   いてテスト・データと結果のデータをシフト・クロック
   により制御されて順次記憶するためにシフト・レジスタ
   ・チェインとして接続された記憶素子と、 上記実際の結果のデータと所望の結果のデータを比較し
   不一致の場合にエラー表示手段をセットするための比較
   手段とを有するデータ処理装置のエラー・テスト装置に
   おいて、 （ａ）上記記憶素子からのテスト及び結果のデータを蓄
   積するためのテスト・アキュムレータと、（ｂ）上記蓄
   積を制御するためのテスト・クロック発生器及びカウン
   タと、 （ｃ）テスト・データ、所望の結果のデータ及びテスト
   されるべき命令を有するテスト・プログラムを供給する
   テスト・メモリ、 とを具備する署名発生回路が、上記データ処理装置のシ
   ステム・バスと、上記記憶素子からなるシフト・レジス
   タ・チェインの一部のステージをなすインターフェース
   ・レジスタとに接続されてなることを特徴とするデータ
   処理装置のエラー・テスト装置。