JPH02310660A - Ｉ／ｏアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、パーソナルコンピュータや端末等の情報処理
装置に係り、特に、高速なＣＰＵを用いた際のＩ／Ｏア
クセス方式に関する。

〔従来の技術〕

第６図に従来のＣＰＵおよびＩ／Ｏデバイスの相互の接
続例を示す。

図中、１はＣＰＵ、２はＣＰＵ１のデータバス、４はＩ
／Ｏデバイス、５はＩ／Ｏ読み出し信号、６はＩ／Ｏ書
き込み信号である。なお、Ｉ／Ｏ読み出し信号５とＩ／
Ｏ書き込み信号６を合わせて、Ｉ／Ｏコマンド信号とい
う。

ＣＰＵ１は、Ｉ／Ｏデバイス４をアクセスする際に、読
み出しまたは書き込みに応じて、Ｉ／Ｏ読み出し信号５
または■／Ｏ８き込み信号６を出力し、データバス２を
通してデータの授受を行う。

しかしながら、Ｉ／Ｏデバイス４の応答速度は。

一般的に言ってＣＰ　ｔＪ　１の処理速度より遅いので
、これに連続して書き込みを行う場合は、第７図に示す
ように、アクセス間隔ｔＲｖ（これをリカバリタイムと
いう、）を設けなければならない。

一方でＣＰｔＪｌの処理速度は年々向上し、Ｃ）ＪＵｌ
がＩ／Ｏデバイス４を連続してアクセスした場合に、Ｉ
／Ｏデバイス４の連続アクセスに必要なアクセス間隔ｔ
ｌｖを満たさず、Ｉ／Ｏデバイス４が応答しない場合が
あった。

そこで、単にＣＰＵＩにウェイトをかけただけでは、Ｉ
／Ｏデバイス４に対するＩ／Ｏアクセスの開始を遅らせ
ることはできないので、ソフトウェアによって、ＣＰＵ
１の実行するＩ／Ｏアクセス命令と次のＩ／Ｏアクセス
命令との間にアクセス間隔ｔＲｖを設け、Ｉ／Ｏアクセ
スの開始を遅らせていた。しかし、この方法では、高速
なＣＰＵを用いた場合に、従来の低速なＣＰｔＪｌのた
めのソフトウェアを変更する必要があり、ソフトウェア
の互換性という血からは問題があった。

この問題を解決したのが、特開昭６２−１２５４６０号
公報記載の、ハードウェアによってバスマスタにウェイ
トをかけると共に、Ｉ／Ｏコマンド信号をある一定の時
間だけ禁止するというＩ／Ｏアクセス方式であった。以
下、第２図を用いてこの方式を説明する。

第２図において、７はバスマスタであるＣＰＵ１のアク
セス開始を表すアドレスラッチ信号、８はＩ／Ｏ読み出
し信号５とＩ　／ＯＶ１き込み信号６よりＩ／Ｏアクセ
スを検出するＩ／Ｏアクセス検出回路、９はＩ／Ｏアク
セス検出４ｆｔ号、／ＯはＩ／Ｏアクセス検出信号９に
よって起動されるタイミング信号発生回路、１１はＩ／
Ｏコマンド信号５．６をゲート制御するゲート信号、１
２．１３はゲート回路、１４．１５はゲート制御された
Ｉ／Ｏコマンド信号、１６はＣＰＵＩとタイミング信号
発生回路９を動作させるクロック、２５はＣＰ　ＬＪ　
１を待たせるウェイト信号である。

これは、Ｉ／Ｏコマンド信号５．６を■／Ｏアクセス検
出回路８が検出した後、タイミング信号発生回路／Ｏに
次のＩ／Ｏアクセスのためのアドレスラッチ（ｄ号７が
入力されると、ゲート回路１２、ｔａが働き、Ｉ／Ｏコ
マンド信号５，６を一定時間禁止するというものである
。

これにより、ソフトウェアの互換性を保ちながら、高速
なＣＰ　ｔＪを用いて、応答速度の遅い■／Ｏデバイス
を連続アクセスすることを可能としている。

〔発明が解決しようとする課題〕

上記従来技術では、リカバリタイムの不必要なＩ／Ｏデ
バイスを連続アクセスしたときでも、余分なウェイトサ
イクルが挿入されてしまい、■／Ｏアクセス効率が低下
してしまうという問題があった・ 本発明は、Ｉ／Ｏデバイス毎に必要かつ十分なリカバリ
タイムを満たすＩ／Ｏアクセスを可能にす八ことによっ
て、Ｉ／Ｏアクセス効率を向上することを目的としてお
り、さらに、処理速度の異なるバスマスタに変更する場
合や、応答速度の異なるＩ／Ｏデバイスに変更する場合
にも、一部の回路の変更のみで、これに対処し、回路部
品の変更に対して、より柔軟なシステムを提供すること
を目的とする。

（？１！１題を解決するための手段〕 上記目的を達成するために、本発明は、ＣＰＵなどのバ
スマスタがＩ／Ｏデバイスを連続してアクセスした場合
に、Ｉ／Ｏデバイスに必要なリカバリタイムが得られる
までＩ／Ｏコマンド信号を禁止すると共に、バスマスタ
にウェイトをかけて。

Ｉ／Ｏデバイスに対するアクセス開始を遅らせる構成で
あり、かつ、前記Ｉ／Ｏデバイスに必要なリカバリタイ
ムを得るためのタイミング時間を。

Ｉ／Ｏデバイスに応じて設定する構成とする。

つまり、本発明は、第１図に示すように、Ｉ／Ｏコマン
ド信号５．６を検出するＩ／Ｏアクセス検出回路８と、
該Ｉ／Ｏアクセス検出回路８に接続されたタイミング信
号発生回路／Ｏと、該タイミング信号制御回路／Ｏの出
力するゲート信号１１によって制御されるゲート回路１
２．１３と、アドレスバス３のＩ／Ｏアドレス信号をデ
コードしてタイミング時間２３を出力するアドレスデコ
ード回路１８と、前記タイミング時間２３に従って前記
Ｉ／Ｏアクセス検出回路８および前記タイミング信号発
生回路／Ｏを制御するタイミング信号制御回路１７とを
設けている。

これにより、Ｉ／Ｏデバイス毎に必要かつ十分なリカバ
リタイムを満たすＩ／Ｏアクセスを可能としたものであ
る。

〔作　用〕

本発明によるＩ／Ｏアクセス方式では、第１図に示すよ
うに、ＣＰＵ１からアドレスバス；３を通してＩ／Ｏア
ドレス信号が送出されると、アドレスデコード回路１８
が各Ｉ／Ｏアドレスに対応したタイミング時間２３をタ
イミング信号制御回路１７に出力する。

次に、ＣＰＵＩよりＩ／Ｏコマンド信号５，６が掴され
ると、Ｉ／Ｏアクセス検出回路８がＩ／Ｏアクセスを検
出し、同時に、タイミング信号制御回路１７が動作を開
始する。Ｉ／Ｏアクセスが終了した後タイミング時間２
３が経過すると、前記タイミング信号制御回路１７は、
前記Ｉ／Ｏアクセス検出回路８および前記タイミング信
号発生回路／Ｏのリセットを制御信号２４により行う。

前記Ｉ／Ｏアクセス検出回路８および前記タイミング信
号発生回路／Ｏがリセットされる前に（リカバリタイム
を満足する前に）、ＣＰＵＩより次の工／Ｏアクセスの
アドレスラッチ信号７が出力されると、タイミング信号
発生回路／Ｏは、Ｉ／Ｏコマンド信号５，６をゲート制
御する信号１１と、ＣＰＵ１にウェイトをかける信号２
５とを出力する。前記タイミング時間２３が経過してリ
カバリタイムを満足すると、タイミング（ｎｉ号副制御
回路１７出力する制御信号２４によって、Ｍｉｌ記Ｉ／
Ｏアクセス検出回路８および前記タイミング信号発生回
路／Ｏがリセットされ、前記Ｉ／Ｏコマンドゲート（１
号１１および前記ウェイト信号２（社解除される。

このように、Ｉ／Ｏデバイス４に対し、連続してＩ／Ｏ
アクセスが行われても、十分なりカバリタイムが保証さ
れるので、誤動作することがない。

また、リカバリタイムの不必要なＩ／Ｏデバイスを連続
アクセスしたときには、前記従来技術のように余分なウ
ェイトサイクルが挿入されないので、■／Ｏアクセス効
率が向上する。

具体的には、例えば、Ｗ数のＩ／Ｏデバイスをもつ情帽
処理装置において、最も応答速度の遅いＩ／Ｏデバイス
が必要とするリカバリタイムを２μｓ、最も応答速度の
速いｉ／Ｏデバイスはリカバリタイムを必要としないも
のとする。また。

リカバリタイムを除いた。１回のＩ／Ｏアクセス時間を
０．４μｓであるとすると、前述の公知側特開昭６２−
１２５４６０号公報記載の方法によると、最も速いＩ／
Ｏデバイスをアクセスする場合にも２．４μｓを要して
いたのが、本発明によると０．４μｓしか必要としない
、このように、Ｉ／Ｏアクセス効率が従来技術に比べて
６倍向上することになる。

憫施例〕 以下、本発明の一実施例を第３図、第４図および第５図
を用いて説明する。

第３図において、８，／ＯはＤフリップフロップ、９は
Ｉ／Ｏアクセス検出信号、１１はＩ／Ｏコマンドゲート
信号、１２．１３はゲート回路であるＡＮＩ）回路、１
７はダウンカウンタ、１８はＰＬＡ、１９はＯＲ回路、
２０はＡ　Ｎ　Ｄ回路、２２はダウンカウンタ１７のロ
ード／カウント入力、２３はタイミング時間に相当する
カウント数出力、２４はタイミング信号制御信号に相当
するダウンカウンタ１７のボローアウト出力である。

本実施例は、第１図におけるタイミング信号制御回路１
７にダウンカウンタを、アドレスデコード回路１８にＰ
ＬＡを、Ｉ／Ｏアクセス検出回路８およびタイミング信
号発生回路／ＯにＤフリップフロップを、それぞれ用い
た例である。

第３図において、アドレスバス３よりＩ／Ｏアドレス信
号がＰＬＡ１８に入力されると、ＰＬＡ１８は、あらか
じめ設定しておいたＩ／Ｏデバイス毎のリカバリタイム
に対応するカウント数をダウンカウンタ】７に出力する
。

以下、カウント数が３の場合を第４図を用いて、また、
カウント数がＯの場合を第５図を用いて説明する。

第４図において、アクセス（１）のアドレスラッチ信号
７の入力に続いて、ＯＲ回路１９の出力２１（Ｉ／Ｏ／
Ｏコマンド信が■、レベルになると、カウント数（＝３
）がダウンカウンタ１７にロードされる。そして、前ｆ
ｆｄ　ＯＲ回路１９の出力２１の立ち上がりと共に、ダ
ウンカウンタ１７がカウントダウンを開始し、Ｄフリッ
プフロップ８のト′。

ド、Ａ出力９　（Ｉ／Ｏアクセス検出信号）はＨレベル
となる。以上で１回のＩ／Ｏアクセス（１）が終了する
。

続いて、ダウンカウンタ１７のカウント中、すなわち、
リカバリタイムを満足する前に、次のＩ／Ｏアクセス（
アクセス（２））のためのアドレスラッチ信号７が入力
されると、前記アドレスラッチ信号７の立ち上がりに同
期して、Ｆ、ｌ’、Δ出力９がラッチされ、Ｄフリップ
フロップ／Ｏの４パ。

ド、Ｂ出力１１（Ｉ／Ｏコマンドゲート信号）がＨレベ
ルとなる。前記Ｆ、Ｆ、Ｂ出力１１により。

Ｉ／Ｏコマンド信号５，６が禁止される。そして、クロ
ック１６の立ち下がりに同期して、ウェイト信号２５が
出力される。

その後、ダウンカウンタ１７がカウントダウンを終え、
リカバリタイムを満足すると、ダウンカウンタ１７のボ
ローアウト（ＢＯ）出力２４がＬレベルとなり、Ｆ　、
　Ｆ’　、　ＡおよびＦ、Ｆ、Ｂはクリアされる。その
ため、工／Ｏコマンド（６号５，６の禁止が解除され、
クロック１６の立ち下がりに同期して、ウェイト信号２
５は解除される。これにより、Ｉ／Ｏデバイスに対する
禁止されたＩ／Ｏ／Ｏコマンド信４．１５が有効になり
、Ｉ／Ｏアクセス（２）が終了する。

リカバリタイムを満足した後にＩ／Ｏアクセス（アクセ
ス（３））を行うと、アクセス（１）と同じ動作を行う
。

次に、カウント数がＯの場合を説明する。これ番嘔リカ
バリタイムの必要のないＩ／Ｏデバイスに対し、アクセ
スを行った場合である。

第５図において、アクセス（１）でダウンカウンタ１７
にカウント数二〇がロードされるまでの動作は第４図の
場合と同様である。しかし、ロードするカウント数が０
であるので、ロード中にＨＯ出力２４がＬレベルとなり
、Ｆ”、Ｆ、ＡおよびＦ　、　ｌ”　、　Ｂがクリアさ
れる。そのため、Ｉ／Ｏ／Ｏコマンド信ゲート制御およ
びＣＰＵに対するウェイト（１号の出力は行われない、
従って、ＣＰ　ｔＪにウェイトをかけないＩ／Ｏアクセ
ス（アクセス（１）とアクセス（２）、並びに、アクセ
ス（３）とアクセス（４））が可能となる。

本実施例では、タイミング信号制御回路にダウンカウン
タ１７を用いることにより、Ｄフリップフロップのクリ
ア入力としてボローアウト出力を利用したが、ダウンカ
ウンタ１７の代わりにシフトレジスタを用いてもよい。

また、アドレスデコード回路としてＰＬＡ１８を使用し
たが、この代わりにＲＯＭやレジスタを用いてもよい。

〔発明の効果〕

本発明によれば、Ｉ／Ｏデバイスに応じて、必要かつ十
分なリカバリタイムを満たすＩ／Ｏアクセスが可能とな
るので、■／Ｏアクセス効率が向上する。

また、高速なＣＰｔＪを採用したためにＩ／Ｏデバイス
アクセスのための十分なリカバリタイムが確保できなく
なってしまった場合や、応答速度の速いＩ／Ｏデバイス
を採用したために結果的に余分なウェイトサイクルを挿
入してしまった場合にも、アドレスデコード回路の変更
によってタイミング時間の変更が可能であるので、ソフ
トウェアの互換性を保ちながらＩ／Ｏアクセス効率を向
上することが可能である。

【図面の簡単な説明】

第１図は本発明のＩ／Ｏアクセス方式を適用した情報処
理装置の回路図、第２図は公知例のＩ／Ｏアクセス方式
を適用した情報処理装置の回路図、第３図は第１図の中
の主要な部分を具体化した本発明の一実施例の回路図、
第４図および第５図は一一、図の主要部のタイミングチ
ャート、第６図は従来のＣＰＵおよびＩ／Ｏデバイスの
相互の接続例を示す図、第７図は第６図のタイミングチ
ャートである。 １・・・ｃｐｕ、２・・・データバス、３・・・アドレ
スバス、４・・・Ｉ／Ｏデバイス、５・・・Ｉ／Ｏ読み
出し信号、６・・・Ｉ／Ｏ書き込み信号、７・・・アド
レスラッチ信号、８・・・Ｉ／Ｏアクセス検出回路、／
Ｏ川タイミング信号発生回路、】１・・・Ｉ／Ｏコマン
ドゲート信号、１６・・・クロック、１７・・・タイミ
ング信号制御回路、１８・・・アドレスデコード回路、
２３・・・タイミング時間、２４・・・タイミング信号
制御信号、２５・・・ＣＰ　ｔＪウェイトイＥ３　号。 隼　１　図 篇　２　図 第　６　ヌ 嶌７図 ±Ｎ

Claims (1)

1. 【特許請求の範囲】 １、少なくとも１つのバスマスタと、Ｉ／Ｏデバイスと
   、該バスマスタと該Ｉ／Ｏデバイスとの間を接続するバ
   スとを有する情報処理装置において、前記バスマスタが
   、前記Ｉ／Ｏデバイスをアクセスした際に、前記バスマ
   スタにウェイトをかけると共に、前記バスマスタによっ
   て出力されたＩ／Ｏコマンドを信号の前記Ｉ／Ｏデバイ
   スへの入力を、あるタイミング時間だけ禁止し、前記Ｉ
   ／Ｏデバイスに対する前記バスマスタのアクセス開始を
   遅らせるＩ／Ｏアクセス方式であって、前記タイミング
   時間を、前記Ｉ／Ｏデバイスに応じて設定することを特
   徴とするＩ／Ｏアクセス方式。 ２、前記バスマスタがＣＰＵであることを特徴とする特
   許請求の範囲第１項記載のＩ／Ｏアクセス方式。 ３、前記バスマスタがＤＭＡコントローラであることを
   特徴とする特許請求の範囲第１項記載のＩ／Ｏアクセス
   方式。 ４、少なくとも１つのバスマスタと、Ｉ／Ｏデバイスと
   、該バスマスタと該Ｉ／Ｏデバイスとの間を接続するバ
   スとを有する情報処理装置において、前記バスマスタが
   、前記Ｉ／Ｏデバイスをアクセスした際に、前記バスマ
   スタにウェイトをかけると共に、前記バスマスタによっ
   て出力されて前記Ｉ／Ｏデバイスに入力されるＩ／Ｏコ
   マンド信号を、あるタイミング時間だけ禁止し、前記Ｉ
   ／Ｏデバイスに対する前記バスマスタのアクセス開始を
   遅らせるＩ／Ｏアクセス方式であって、前記Ｉ／Ｏコマ
   ンド信号を検出するＩ／Ｏアクセス検出回路と、該検出
   回路に接続されたタイミング信号発生回路と、前記バス
   マスタの出力するＩ／Ｏアドレス信号をデコードし、該
   デコード結果から前記タイミング時間を決定するアドレ
   スデコード回路と、該アドレスデコード回路より出力さ
   れるタイミング時間に従って前記Ｉ／Ｏアクセス検出回
   路および前記タイミング信号発生回路を制御するタイミ
   ング信号制御回路と、前記タイミング信号発生回路の出
   力信号によって制御されるゲート回路とを設けたことを
   特徴とするＩ／Ｏアクセス方式。