JPH02310660A - I/oアクセス方式 - Google Patents
I/oアクセス方式Info
- Publication number
- JPH02310660A JPH02310660A JP13130689A JP13130689A JPH02310660A JP H02310660 A JPH02310660 A JP H02310660A JP 13130689 A JP13130689 A JP 13130689A JP 13130689 A JP13130689 A JP 13130689A JP H02310660 A JPH02310660 A JP H02310660A
- Authority
- JP
- Japan
- Prior art keywords
- access
- bus master
- signal
- circuit
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 19
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 13
- 230000010365 information processing Effects 0.000 claims description 5
- 230000001934 delay Effects 0.000 claims description 3
- 238000011084 recovery Methods 0.000 abstract description 22
- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 230000005764 inhibitory process Effects 0.000 abstract 1
- 239000013256 coordination polymer Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パーソナルコンピュータや端末等の情報処理
装置に係り、特に、高速なCPUを用いた際のI/Oア
クセス方式に関する。
装置に係り、特に、高速なCPUを用いた際のI/Oア
クセス方式に関する。
第6図に従来のCPUおよびI/Oデバイスの相互の接
続例を示す。
続例を示す。
図中、1はCPU、2はCPU1のデータバス、4はI
/Oデバイス、5はI/O読み出し信号、6はI/O書
き込み信号である。なお、I/O読み出し信号5とI/
O書き込み信号6を合わせて、I/Oコマンド信号とい
う。
/Oデバイス、5はI/O読み出し信号、6はI/O書
き込み信号である。なお、I/O読み出し信号5とI/
O書き込み信号6を合わせて、I/Oコマンド信号とい
う。
CPU1は、I/Oデバイス4をアクセスする際に、読
み出しまたは書き込みに応じて、I/O読み出し信号5
または■/O8き込み信号6を出力し、データバス2を
通してデータの授受を行う。
み出しまたは書き込みに応じて、I/O読み出し信号5
または■/O8き込み信号6を出力し、データバス2を
通してデータの授受を行う。
しかしながら、I/Oデバイス4の応答速度は。
一般的に言ってCP tJ 1の処理速度より遅いので
、これに連続して書き込みを行う場合は、第7図に示す
ように、アクセス間隔tRv(これをリカバリタイムと
いう、)を設けなければならない。
、これに連続して書き込みを行う場合は、第7図に示す
ように、アクセス間隔tRv(これをリカバリタイムと
いう、)を設けなければならない。
一方でCPtJlの処理速度は年々向上し、C)JUl
がI/Oデバイス4を連続してアクセスした場合に、I
/Oデバイス4の連続アクセスに必要なアクセス間隔t
lvを満たさず、I/Oデバイス4が応答しない場合が
あった。
がI/Oデバイス4を連続してアクセスした場合に、I
/Oデバイス4の連続アクセスに必要なアクセス間隔t
lvを満たさず、I/Oデバイス4が応答しない場合が
あった。
そこで、単にCPUIにウェイトをかけただけでは、I
/Oデバイス4に対するI/Oアクセスの開始を遅らせ
ることはできないので、ソフトウェアによって、CPU
1の実行するI/Oアクセス命令と次のI/Oアクセス
命令との間にアクセス間隔tRvを設け、I/Oアクセ
スの開始を遅らせていた。しかし、この方法では、高速
なCPUを用いた場合に、従来の低速なCPtJlのた
めのソフトウェアを変更する必要があり、ソフトウェア
の互換性という血からは問題があった。
/Oデバイス4に対するI/Oアクセスの開始を遅らせ
ることはできないので、ソフトウェアによって、CPU
1の実行するI/Oアクセス命令と次のI/Oアクセス
命令との間にアクセス間隔tRvを設け、I/Oアクセ
スの開始を遅らせていた。しかし、この方法では、高速
なCPUを用いた場合に、従来の低速なCPtJlのた
めのソフトウェアを変更する必要があり、ソフトウェア
の互換性という血からは問題があった。
この問題を解決したのが、特開昭62−125460号
公報記載の、ハードウェアによってバスマスタにウェイ
トをかけると共に、I/Oコマンド信号をある一定の時
間だけ禁止するというI/Oアクセス方式であった。以
下、第2図を用いてこの方式を説明する。
公報記載の、ハードウェアによってバスマスタにウェイ
トをかけると共に、I/Oコマンド信号をある一定の時
間だけ禁止するというI/Oアクセス方式であった。以
下、第2図を用いてこの方式を説明する。
第2図において、7はバスマスタであるCPU1のアク
セス開始を表すアドレスラッチ信号、8はI/O読み出
し信号5とI /OV1き込み信号6よりI/Oアクセ
スを検出するI/Oアクセス検出回路、9はI/Oアク
セス検出4ft号、/OはI/Oアクセス検出信号9に
よって起動されるタイミング信号発生回路、11はI/
Oコマンド信号5.6をゲート制御するゲート信号、1
2.13はゲート回路、14.15はゲート制御された
I/Oコマンド信号、16はCPUIとタイミング信号
発生回路9を動作させるクロック、25はCP LJ
1を待たせるウェイト信号である。
セス開始を表すアドレスラッチ信号、8はI/O読み出
し信号5とI /OV1き込み信号6よりI/Oアクセ
スを検出するI/Oアクセス検出回路、9はI/Oアク
セス検出4ft号、/OはI/Oアクセス検出信号9に
よって起動されるタイミング信号発生回路、11はI/
Oコマンド信号5.6をゲート制御するゲート信号、1
2.13はゲート回路、14.15はゲート制御された
I/Oコマンド信号、16はCPUIとタイミング信号
発生回路9を動作させるクロック、25はCP LJ
1を待たせるウェイト信号である。
これは、I/Oコマンド信号5.6を■/Oアクセス検
出回路8が検出した後、タイミング信号発生回路/Oに
次のI/Oアクセスのためのアドレスラッチ(d号7が
入力されると、ゲート回路12、taが働き、I/Oコ
マンド信号5,6を一定時間禁止するというものである
。
出回路8が検出した後、タイミング信号発生回路/Oに
次のI/Oアクセスのためのアドレスラッチ(d号7が
入力されると、ゲート回路12、taが働き、I/Oコ
マンド信号5,6を一定時間禁止するというものである
。
これにより、ソフトウェアの互換性を保ちながら、高速
なCP tJを用いて、応答速度の遅い■/Oデバイス
を連続アクセスすることを可能としている。
なCP tJを用いて、応答速度の遅い■/Oデバイス
を連続アクセスすることを可能としている。
上記従来技術では、リカバリタイムの不必要なI/Oデ
バイスを連続アクセスしたときでも、余分なウェイトサ
イクルが挿入されてしまい、■/Oアクセス効率が低下
してしまうという問題があった・ 本発明は、I/Oデバイス毎に必要かつ十分なリカバリ
タイムを満たすI/Oアクセスを可能にす八ことによっ
て、I/Oアクセス効率を向上することを目的としてお
り、さらに、処理速度の異なるバスマスタに変更する場
合や、応答速度の異なるI/Oデバイスに変更する場合
にも、一部の回路の変更のみで、これに対処し、回路部
品の変更に対して、より柔軟なシステムを提供すること
を目的とする。
バイスを連続アクセスしたときでも、余分なウェイトサ
イクルが挿入されてしまい、■/Oアクセス効率が低下
してしまうという問題があった・ 本発明は、I/Oデバイス毎に必要かつ十分なリカバリ
タイムを満たすI/Oアクセスを可能にす八ことによっ
て、I/Oアクセス効率を向上することを目的としてお
り、さらに、処理速度の異なるバスマスタに変更する場
合や、応答速度の異なるI/Oデバイスに変更する場合
にも、一部の回路の変更のみで、これに対処し、回路部
品の変更に対して、より柔軟なシステムを提供すること
を目的とする。
(?1!1題を解決するための手段〕
上記目的を達成するために、本発明は、CPUなどのバ
スマスタがI/Oデバイスを連続してアクセスした場合
に、I/Oデバイスに必要なリカバリタイムが得られる
までI/Oコマンド信号を禁止すると共に、バスマスタ
にウェイトをかけて。
スマスタがI/Oデバイスを連続してアクセスした場合
に、I/Oデバイスに必要なリカバリタイムが得られる
までI/Oコマンド信号を禁止すると共に、バスマスタ
にウェイトをかけて。
I/Oデバイスに対するアクセス開始を遅らせる構成で
あり、かつ、前記I/Oデバイスに必要なリカバリタイ
ムを得るためのタイミング時間を。
あり、かつ、前記I/Oデバイスに必要なリカバリタイ
ムを得るためのタイミング時間を。
I/Oデバイスに応じて設定する構成とする。
つまり、本発明は、第1図に示すように、I/Oコマン
ド信号5.6を検出するI/Oアクセス検出回路8と、
該I/Oアクセス検出回路8に接続されたタイミング信
号発生回路/Oと、該タイミング信号制御回路/Oの出
力するゲート信号11によって制御されるゲート回路1
2.13と、アドレスバス3のI/Oアドレス信号をデ
コードしてタイミング時間23を出力するアドレスデコ
ード回路18と、前記タイミング時間23に従って前記
I/Oアクセス検出回路8および前記タイミング信号発
生回路/Oを制御するタイミング信号制御回路17とを
設けている。
ド信号5.6を検出するI/Oアクセス検出回路8と、
該I/Oアクセス検出回路8に接続されたタイミング信
号発生回路/Oと、該タイミング信号制御回路/Oの出
力するゲート信号11によって制御されるゲート回路1
2.13と、アドレスバス3のI/Oアドレス信号をデ
コードしてタイミング時間23を出力するアドレスデコ
ード回路18と、前記タイミング時間23に従って前記
I/Oアクセス検出回路8および前記タイミング信号発
生回路/Oを制御するタイミング信号制御回路17とを
設けている。
これにより、I/Oデバイス毎に必要かつ十分なリカバ
リタイムを満たすI/Oアクセスを可能としたものであ
る。
リタイムを満たすI/Oアクセスを可能としたものであ
る。
本発明によるI/Oアクセス方式では、第1図に示すよ
うに、CPU1からアドレスバス;3を通してI/Oア
ドレス信号が送出されると、アドレスデコード回路18
が各I/Oアドレスに対応したタイミング時間23をタ
イミング信号制御回路17に出力する。
うに、CPU1からアドレスバス;3を通してI/Oア
ドレス信号が送出されると、アドレスデコード回路18
が各I/Oアドレスに対応したタイミング時間23をタ
イミング信号制御回路17に出力する。
次に、CPUIよりI/Oコマンド信号5,6が掴され
ると、I/Oアクセス検出回路8がI/Oアクセスを検
出し、同時に、タイミング信号制御回路17が動作を開
始する。I/Oアクセスが終了した後タイミング時間2
3が経過すると、前記タイミング信号制御回路17は、
前記I/Oアクセス検出回路8および前記タイミング信
号発生回路/Oのリセットを制御信号24により行う。
ると、I/Oアクセス検出回路8がI/Oアクセスを検
出し、同時に、タイミング信号制御回路17が動作を開
始する。I/Oアクセスが終了した後タイミング時間2
3が経過すると、前記タイミング信号制御回路17は、
前記I/Oアクセス検出回路8および前記タイミング信
号発生回路/Oのリセットを制御信号24により行う。
前記I/Oアクセス検出回路8および前記タイミング信
号発生回路/Oがリセットされる前に(リカバリタイム
を満足する前に)、CPUIより次の工/Oアクセスの
アドレスラッチ信号7が出力されると、タイミング信号
発生回路/Oは、I/Oコマンド信号5,6をゲート制
御する信号11と、CPU1にウェイトをかける信号2
5とを出力する。前記タイミング時間23が経過してリ
カバリタイムを満足すると、タイミング(ni号副制御
回路17出力する制御信号24によって、Mil記I/
Oアクセス検出回路8および前記タイミング信号発生回
路/Oがリセットされ、前記I/Oコマンドゲート(1
号11および前記ウェイト信号2(社解除される。
号発生回路/Oがリセットされる前に(リカバリタイム
を満足する前に)、CPUIより次の工/Oアクセスの
アドレスラッチ信号7が出力されると、タイミング信号
発生回路/Oは、I/Oコマンド信号5,6をゲート制
御する信号11と、CPU1にウェイトをかける信号2
5とを出力する。前記タイミング時間23が経過してリ
カバリタイムを満足すると、タイミング(ni号副制御
回路17出力する制御信号24によって、Mil記I/
Oアクセス検出回路8および前記タイミング信号発生回
路/Oがリセットされ、前記I/Oコマンドゲート(1
号11および前記ウェイト信号2(社解除される。
このように、I/Oデバイス4に対し、連続してI/O
アクセスが行われても、十分なりカバリタイムが保証さ
れるので、誤動作することがない。
アクセスが行われても、十分なりカバリタイムが保証さ
れるので、誤動作することがない。
また、リカバリタイムの不必要なI/Oデバイスを連続
アクセスしたときには、前記従来技術のように余分なウ
ェイトサイクルが挿入されないので、■/Oアクセス効
率が向上する。
アクセスしたときには、前記従来技術のように余分なウ
ェイトサイクルが挿入されないので、■/Oアクセス効
率が向上する。
具体的には、例えば、W数のI/Oデバイスをもつ情帽
処理装置において、最も応答速度の遅いI/Oデバイス
が必要とするリカバリタイムを2μs、最も応答速度の
速いi/Oデバイスはリカバリタイムを必要としないも
のとする。また。
処理装置において、最も応答速度の遅いI/Oデバイス
が必要とするリカバリタイムを2μs、最も応答速度の
速いi/Oデバイスはリカバリタイムを必要としないも
のとする。また。
リカバリタイムを除いた。1回のI/Oアクセス時間を
0.4μsであるとすると、前述の公知側特開昭62−
125460号公報記載の方法によると、最も速いI/
Oデバイスをアクセスする場合にも2.4μsを要して
いたのが、本発明によると0.4μsしか必要としない
、このように、I/Oアクセス効率が従来技術に比べて
6倍向上することになる。
0.4μsであるとすると、前述の公知側特開昭62−
125460号公報記載の方法によると、最も速いI/
Oデバイスをアクセスする場合にも2.4μsを要して
いたのが、本発明によると0.4μsしか必要としない
、このように、I/Oアクセス効率が従来技術に比べて
6倍向上することになる。
憫施例〕
以下、本発明の一実施例を第3図、第4図および第5図
を用いて説明する。
を用いて説明する。
第3図において、8,/OはDフリップフロップ、9は
I/Oアクセス検出信号、11はI/Oコマンドゲート
信号、12.13はゲート回路であるANI)回路、1
7はダウンカウンタ、18はPLA、19はOR回路、
20はA N D回路、22はダウンカウンタ17のロ
ード/カウント入力、23はタイミング時間に相当する
カウント数出力、24はタイミング信号制御信号に相当
するダウンカウンタ17のボローアウト出力である。
I/Oアクセス検出信号、11はI/Oコマンドゲート
信号、12.13はゲート回路であるANI)回路、1
7はダウンカウンタ、18はPLA、19はOR回路、
20はA N D回路、22はダウンカウンタ17のロ
ード/カウント入力、23はタイミング時間に相当する
カウント数出力、24はタイミング信号制御信号に相当
するダウンカウンタ17のボローアウト出力である。
本実施例は、第1図におけるタイミング信号制御回路1
7にダウンカウンタを、アドレスデコード回路18にP
LAを、I/Oアクセス検出回路8およびタイミング信
号発生回路/OにDフリップフロップを、それぞれ用い
た例である。
7にダウンカウンタを、アドレスデコード回路18にP
LAを、I/Oアクセス検出回路8およびタイミング信
号発生回路/OにDフリップフロップを、それぞれ用い
た例である。
第3図において、アドレスバス3よりI/Oアドレス信
号がPLA18に入力されると、PLA18は、あらか
じめ設定しておいたI/Oデバイス毎のリカバリタイム
に対応するカウント数をダウンカウンタ】7に出力する
。
号がPLA18に入力されると、PLA18は、あらか
じめ設定しておいたI/Oデバイス毎のリカバリタイム
に対応するカウント数をダウンカウンタ】7に出力する
。
以下、カウント数が3の場合を第4図を用いて、また、
カウント数がOの場合を第5図を用いて説明する。
カウント数がOの場合を第5図を用いて説明する。
第4図において、アクセス(1)のアドレスラッチ信号
7の入力に続いて、OR回路19の出力21(I/O/
Oコマンド信が■、レベルになると、カウント数(=3
)がダウンカウンタ17にロードされる。そして、前f
fd OR回路19の出力21の立ち上がりと共に、ダ
ウンカウンタ17がカウントダウンを開始し、Dフリッ
プフロップ8のト′。
7の入力に続いて、OR回路19の出力21(I/O/
Oコマンド信が■、レベルになると、カウント数(=3
)がダウンカウンタ17にロードされる。そして、前f
fd OR回路19の出力21の立ち上がりと共に、ダ
ウンカウンタ17がカウントダウンを開始し、Dフリッ
プフロップ8のト′。
ド、A出力9 (I/Oアクセス検出信号)はHレベル
となる。以上で1回のI/Oアクセス(1)が終了する
。
となる。以上で1回のI/Oアクセス(1)が終了する
。
続いて、ダウンカウンタ17のカウント中、すなわち、
リカバリタイムを満足する前に、次のI/Oアクセス(
アクセス(2))のためのアドレスラッチ信号7が入力
されると、前記アドレスラッチ信号7の立ち上がりに同
期して、F、l’、Δ出力9がラッチされ、Dフリップ
フロップ/Oの4パ。
リカバリタイムを満足する前に、次のI/Oアクセス(
アクセス(2))のためのアドレスラッチ信号7が入力
されると、前記アドレスラッチ信号7の立ち上がりに同
期して、F、l’、Δ出力9がラッチされ、Dフリップ
フロップ/Oの4パ。
ド、B出力11(I/Oコマンドゲート信号)がHレベ
ルとなる。前記F、F、B出力11により。
ルとなる。前記F、F、B出力11により。
I/Oコマンド信号5,6が禁止される。そして、クロ
ック16の立ち下がりに同期して、ウェイト信号25が
出力される。
ック16の立ち下がりに同期して、ウェイト信号25が
出力される。
その後、ダウンカウンタ17がカウントダウンを終え、
リカバリタイムを満足すると、ダウンカウンタ17のボ
ローアウト(BO)出力24がLレベルとなり、F 、
F’ 、 AおよびF、F、Bはクリアされる。その
ため、工/Oコマンド(6号5,6の禁止が解除され、
クロック16の立ち下がりに同期して、ウェイト信号2
5は解除される。これにより、I/Oデバイスに対する
禁止されたI/O/Oコマンド信4.15が有効になり
、I/Oアクセス(2)が終了する。
リカバリタイムを満足すると、ダウンカウンタ17のボ
ローアウト(BO)出力24がLレベルとなり、F 、
F’ 、 AおよびF、F、Bはクリアされる。その
ため、工/Oコマンド(6号5,6の禁止が解除され、
クロック16の立ち下がりに同期して、ウェイト信号2
5は解除される。これにより、I/Oデバイスに対する
禁止されたI/O/Oコマンド信4.15が有効になり
、I/Oアクセス(2)が終了する。
リカバリタイムを満足した後にI/Oアクセス(アクセ
ス(3))を行うと、アクセス(1)と同じ動作を行う
。
ス(3))を行うと、アクセス(1)と同じ動作を行う
。
次に、カウント数がOの場合を説明する。これ番嘔リカ
バリタイムの必要のないI/Oデバイスに対し、アクセ
スを行った場合である。
バリタイムの必要のないI/Oデバイスに対し、アクセ
スを行った場合である。
第5図において、アクセス(1)でダウンカウンタ17
にカウント数二〇がロードされるまでの動作は第4図の
場合と同様である。しかし、ロードするカウント数が0
であるので、ロード中にHO出力24がLレベルとなり
、F”、F、AおよびF 、 l” 、 Bがクリアさ
れる。そのため、I/O/Oコマンド信ゲート制御およ
びCPUに対するウェイト(1号の出力は行われない、
従って、CP tJにウェイトをかけないI/Oアクセ
ス(アクセス(1)とアクセス(2)、並びに、アクセ
ス(3)とアクセス(4))が可能となる。
にカウント数二〇がロードされるまでの動作は第4図の
場合と同様である。しかし、ロードするカウント数が0
であるので、ロード中にHO出力24がLレベルとなり
、F”、F、AおよびF 、 l” 、 Bがクリアさ
れる。そのため、I/O/Oコマンド信ゲート制御およ
びCPUに対するウェイト(1号の出力は行われない、
従って、CP tJにウェイトをかけないI/Oアクセ
ス(アクセス(1)とアクセス(2)、並びに、アクセ
ス(3)とアクセス(4))が可能となる。
本実施例では、タイミング信号制御回路にダウンカウン
タ17を用いることにより、Dフリップフロップのクリ
ア入力としてボローアウト出力を利用したが、ダウンカ
ウンタ17の代わりにシフトレジスタを用いてもよい。
タ17を用いることにより、Dフリップフロップのクリ
ア入力としてボローアウト出力を利用したが、ダウンカ
ウンタ17の代わりにシフトレジスタを用いてもよい。
また、アドレスデコード回路としてPLA18を使用し
たが、この代わりにROMやレジスタを用いてもよい。
たが、この代わりにROMやレジスタを用いてもよい。
本発明によれば、I/Oデバイスに応じて、必要かつ十
分なリカバリタイムを満たすI/Oアクセスが可能とな
るので、■/Oアクセス効率が向上する。
分なリカバリタイムを満たすI/Oアクセスが可能とな
るので、■/Oアクセス効率が向上する。
また、高速なCPtJを採用したためにI/Oデバイス
アクセスのための十分なリカバリタイムが確保できなく
なってしまった場合や、応答速度の速いI/Oデバイス
を採用したために結果的に余分なウェイトサイクルを挿
入してしまった場合にも、アドレスデコード回路の変更
によってタイミング時間の変更が可能であるので、ソフ
トウェアの互換性を保ちながらI/Oアクセス効率を向
上することが可能である。
アクセスのための十分なリカバリタイムが確保できなく
なってしまった場合や、応答速度の速いI/Oデバイス
を採用したために結果的に余分なウェイトサイクルを挿
入してしまった場合にも、アドレスデコード回路の変更
によってタイミング時間の変更が可能であるので、ソフ
トウェアの互換性を保ちながらI/Oアクセス効率を向
上することが可能である。
第1図は本発明のI/Oアクセス方式を適用した情報処
理装置の回路図、第2図は公知例のI/Oアクセス方式
を適用した情報処理装置の回路図、第3図は第1図の中
の主要な部分を具体化した本発明の一実施例の回路図、
第4図および第5図は一一、図の主要部のタイミングチ
ャート、第6図は従来のCPUおよびI/Oデバイスの
相互の接続例を示す図、第7図は第6図のタイミングチ
ャートである。 1・・・cpu、2・・・データバス、3・・・アドレ
スバス、4・・・I/Oデバイス、5・・・I/O読み
出し信号、6・・・I/O書き込み信号、7・・・アド
レスラッチ信号、8・・・I/Oアクセス検出回路、/
O川タイミング信号発生回路、】1・・・I/Oコマン
ドゲート信号、16・・・クロック、17・・・タイミ
ング信号制御回路、18・・・アドレスデコード回路、
23・・・タイミング時間、24・・・タイミング信号
制御信号、25・・・CP tJウェイトイE3 号。 隼 1 図 篇 2 図 第 6 ヌ 嶌7図 ±N
理装置の回路図、第2図は公知例のI/Oアクセス方式
を適用した情報処理装置の回路図、第3図は第1図の中
の主要な部分を具体化した本発明の一実施例の回路図、
第4図および第5図は一一、図の主要部のタイミングチ
ャート、第6図は従来のCPUおよびI/Oデバイスの
相互の接続例を示す図、第7図は第6図のタイミングチ
ャートである。 1・・・cpu、2・・・データバス、3・・・アドレ
スバス、4・・・I/Oデバイス、5・・・I/O読み
出し信号、6・・・I/O書き込み信号、7・・・アド
レスラッチ信号、8・・・I/Oアクセス検出回路、/
O川タイミング信号発生回路、】1・・・I/Oコマン
ドゲート信号、16・・・クロック、17・・・タイミ
ング信号制御回路、18・・・アドレスデコード回路、
23・・・タイミング時間、24・・・タイミング信号
制御信号、25・・・CP tJウェイトイE3 号。 隼 1 図 篇 2 図 第 6 ヌ 嶌7図 ±N
Claims (1)
- 【特許請求の範囲】 1、少なくとも1つのバスマスタと、I/Oデバイスと
、該バスマスタと該I/Oデバイスとの間を接続するバ
スとを有する情報処理装置において、前記バスマスタが
、前記I/Oデバイスをアクセスした際に、前記バスマ
スタにウェイトをかけると共に、前記バスマスタによっ
て出力されたI/Oコマンドを信号の前記I/Oデバイ
スへの入力を、あるタイミング時間だけ禁止し、前記I
/Oデバイスに対する前記バスマスタのアクセス開始を
遅らせるI/Oアクセス方式であって、前記タイミング
時間を、前記I/Oデバイスに応じて設定することを特
徴とするI/Oアクセス方式。 2、前記バスマスタがCPUであることを特徴とする特
許請求の範囲第1項記載のI/Oアクセス方式。 3、前記バスマスタがDMAコントローラであることを
特徴とする特許請求の範囲第1項記載のI/Oアクセス
方式。 4、少なくとも1つのバスマスタと、I/Oデバイスと
、該バスマスタと該I/Oデバイスとの間を接続するバ
スとを有する情報処理装置において、前記バスマスタが
、前記I/Oデバイスをアクセスした際に、前記バスマ
スタにウェイトをかけると共に、前記バスマスタによっ
て出力されて前記I/Oデバイスに入力されるI/Oコ
マンド信号を、あるタイミング時間だけ禁止し、前記I
/Oデバイスに対する前記バスマスタのアクセス開始を
遅らせるI/Oアクセス方式であって、前記I/Oコマ
ンド信号を検出するI/Oアクセス検出回路と、該検出
回路に接続されたタイミング信号発生回路と、前記バス
マスタの出力するI/Oアドレス信号をデコードし、該
デコード結果から前記タイミング時間を決定するアドレ
スデコード回路と、該アドレスデコード回路より出力さ
れるタイミング時間に従って前記I/Oアクセス検出回
路および前記タイミング信号発生回路を制御するタイミ
ング信号制御回路と、前記タイミング信号発生回路の出
力信号によって制御されるゲート回路とを設けたことを
特徴とするI/Oアクセス方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13130689A JPH02310660A (ja) | 1989-05-26 | 1989-05-26 | I/oアクセス方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13130689A JPH02310660A (ja) | 1989-05-26 | 1989-05-26 | I/oアクセス方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02310660A true JPH02310660A (ja) | 1990-12-26 |
Family
ID=15054877
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13130689A Pending JPH02310660A (ja) | 1989-05-26 | 1989-05-26 | I/oアクセス方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02310660A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016057870A (ja) * | 2014-09-10 | 2016-04-21 | Necエンジニアリング株式会社 | バスアクセスタイミング制御回路 |
-
1989
- 1989-05-26 JP JP13130689A patent/JPH02310660A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016057870A (ja) * | 2014-09-10 | 2016-04-21 | Necエンジニアリング株式会社 | バスアクセスタイミング制御回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH05274259A (ja) | シリアル入力インタフェース回路 | |
US7408394B2 (en) | Measure control delay and method having latching circuit integral with delay circuit | |
US6918016B1 (en) | Method and apparatus for preventing data corruption during a memory access command postamble | |
JP2551338B2 (ja) | 情報処理装置 | |
JPS6232504B2 (ja) | ||
JPH02310660A (ja) | I/oアクセス方式 | |
US5210856A (en) | Non-aligned DRAM state machine for page-mode DRAM control | |
JP6700739B2 (ja) | コントローラおよび制御方法 | |
EP0426169A2 (en) | Optical data filing system with improved memory read/write control | |
JPS61177564A (ja) | 共有記憶装置 | |
JP3169878B2 (ja) | メモリ制御回路 | |
JPS59229662A (ja) | 共有メモリ制御回路 | |
JP2850831B2 (ja) | デバッグ装置 | |
KR930005836B1 (ko) | 컴퓨터에 외부 입출력 콘트롤러를 접속시킬 수 있는 cpu 대기시간 제어방법 및 시스템 | |
JPS62125460A (ja) | I/oアクセス方式 | |
JPH0252296B2 (ja) | ||
JPS6258348A (ja) | メモリコントロ−ル集積回路 | |
JPH06119275A (ja) | リカバリータイム自動挿入回路 | |
JP2570271B2 (ja) | 半導体メモリ制御装置 | |
JP2544015B2 (ja) | マイクロプログラム処理装置 | |
JPH07105073A (ja) | スクラッチパッドメモリ制御装置 | |
JP2003126484A (ja) | 遊技機 | |
JP2008097098A (ja) | 情報処理装置およびインターフェイス回路 | |
JPH0258152A (ja) | マイクロプロセッサ | |
JPH04355851A (ja) | メモリのデータ破壊防止方式 |