JPH06309862A - Ｆｉｆｏ型メモリ - Google Patents
Ｆｉｆｏ型メモリInfo
- Publication number
- JPH06309862A JPH06309862A JP5096092A JP9609293A JPH06309862A JP H06309862 A JPH06309862 A JP H06309862A JP 5096092 A JP5096092 A JP 5096092A JP 9609293 A JP9609293 A JP 9609293A JP H06309862 A JPH06309862 A JP H06309862A
- Authority
- JP
- Japan
- Prior art keywords
- pulse signal
- read
- write
- external
- internal
- Prior art date
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Abstract
(57)【要約】 （修正有）
【目的】 消費電力が小さく、簡単な構成で、外部との
インタフェースが容易なＦＩＦＯ型メモリを提供する。 【構成】 ＤＰＲＡＭ２１と、外部書込パルス信号ＸＷ
の後端エッジを検出してそれより幅の狭い内部書込パル
ス信号ＸＷＲを形成する書込制御回路２４と、外部読出
パルス信号ＸＲの先端エッジを検出してそれより幅の狭
い内部読出パルス信号ＸＲＤを形成する読出制御回路２
５と、外部書込データＷＤを外部書込パルス信号ＸＷに
より一時的に保持する書込データ保持回路２６と、ＤＰ
ＲＡＭ２１の読出データＲＤを読出パルス信号ＸＲＤに
より一時的に保持する読出データ保持回路２７とを備
え、ＤＰＲＡＭ２１へのアクセスを書込パルス信号ＸＷ
Ｒ又は読出パルス信号ＸＲＤにより行うように構成す
る。また、ＤＰＲＡＭのリード／ライト間のアドレス位
相をカウントするアップダウンカウンタを備え、カウン
ト出力に応じて書込又は読出の禁止の外部アクセスの調
停を行う。
インタフェースが容易なＦＩＦＯ型メモリを提供する。 【構成】 ＤＰＲＡＭ２１と、外部書込パルス信号ＸＷ
の後端エッジを検出してそれより幅の狭い内部書込パル
ス信号ＸＷＲを形成する書込制御回路２４と、外部読出
パルス信号ＸＲの先端エッジを検出してそれより幅の狭
い内部読出パルス信号ＸＲＤを形成する読出制御回路２
５と、外部書込データＷＤを外部書込パルス信号ＸＷに
より一時的に保持する書込データ保持回路２６と、ＤＰ
ＲＡＭ２１の読出データＲＤを読出パルス信号ＸＲＤに
より一時的に保持する読出データ保持回路２７とを備
え、ＤＰＲＡＭ２１へのアクセスを書込パルス信号ＸＷ
Ｒ又は読出パルス信号ＸＲＤにより行うように構成す
る。また、ＤＰＲＡＭのリード／ライト間のアドレス位
相をカウントするアップダウンカウンタを備え、カウン
ト出力に応じて書込又は読出の禁止の外部アクセスの調
停を行う。
Description
【０００１】
【産業上の利用分野】本発明はＦＩＦＯ型メモリに関
し、更に詳しくはデータ読み／書きのためのアドレス管
理機能を備え、最初に書き込んだデータを最初に読み出
す方式のＦＩＦＯ型メモリに関する。マルチメディア装
置等においては音声、画像、ファクシミリ等のシーケン
シャルデータを一旦ＦＩＦＯ型メモリに蓄え、これをシ
ーケンシャルに読み出して順次処理することを行ってい
る。一般に、この種のメモリへのアクセス方法（データ
読み／書きの時間幅及びその周期等）は専らシステムの
要請（データ書込側やデータ読出側の設計仕様）で決ま
るものであり、ＦＩＦＯ型メモリはどの様なアクセス信
号を加えられても信頼性の高い記憶動作を行う必要があ
る。
し、更に詳しくはデータ読み／書きのためのアドレス管
理機能を備え、最初に書き込んだデータを最初に読み出
す方式のＦＩＦＯ型メモリに関する。マルチメディア装
置等においては音声、画像、ファクシミリ等のシーケン
シャルデータを一旦ＦＩＦＯ型メモリに蓄え、これをシ
ーケンシャルに読み出して順次処理することを行ってい
る。一般に、この種のメモリへのアクセス方法（データ
読み／書きの時間幅及びその周期等）は専らシステムの
要請（データ書込側やデータ読出側の設計仕様）で決ま
るものであり、ＦＩＦＯ型メモリはどの様なアクセス信
号を加えられても信頼性の高い記憶動作を行う必要があ
る。
【０００２】
【従来の技術】図５は従来のＦＩＦＯ型メモリのブロッ
ク図で、図において４０は従来のＦＩＦＯ型メモリ、２
１はデュアルポートＲＡＭ（ＤＰＲＡＭ）、２２は書込
カウンタ（ＷＣ）、２３は読出カウンタ（ＲＣ）、４１
はコンパレータ（ＣＭＰ）、４２は加算回路（＋）、４
３は減算回路（−）、４４，４５はデコーダ（ＤＥ
Ｃ）、４６はＡＮＤゲート回路（Ａ）である。また図６
は従来のＦＩＦＯ型メモリの動作タイミングチャートで
あり、以下両図を参照して動作を説明する。
ク図で、図において４０は従来のＦＩＦＯ型メモリ、２
１はデュアルポートＲＡＭ（ＤＰＲＡＭ）、２２は書込
カウンタ（ＷＣ）、２３は読出カウンタ（ＲＣ）、４１
はコンパレータ（ＣＭＰ）、４２は加算回路（＋）、４
３は減算回路（−）、４４，４５はデコーダ（ＤＥ
Ｃ）、４６はＡＮＤゲート回路（Ａ）である。また図６
は従来のＦＩＦＯ型メモリの動作タイミングチャートで
あり、以下両図を参照して動作を説明する。
【０００３】図５において、始めはリセット信号ＲＳの
入力により書込アドレスＷＡ＝０、読出アドレスＲＡ＝
０である。しかる後、書込側は外部書込パルス信号ＸＷ
及び外部書込データＷＤを出力することによりＤＰＲＡ
Ｍ２１のＷＡ＝０に外部書込データＷＤを書き込み、Ｗ
Ａ＝１に更新される。次いで読出側は外部読出パルス信
号ＸＲを出力することによりＤＰＲＡＭ２１のＲＡ＝０
から外部読出データＲＤを読み出し、ＲＡ＝１に更新さ
れる。こうして読み／書きのサイクルを繰り返す。
入力により書込アドレスＷＡ＝０、読出アドレスＲＡ＝
０である。しかる後、書込側は外部書込パルス信号ＸＷ
及び外部書込データＷＤを出力することによりＤＰＲＡ
Ｍ２１のＷＡ＝０に外部書込データＷＤを書き込み、Ｗ
Ａ＝１に更新される。次いで読出側は外部読出パルス信
号ＸＲを出力することによりＤＰＲＡＭ２１のＲＡ＝０
から外部読出データＲＤを読み出し、ＲＡ＝１に更新さ
れる。こうして読み／書きのサイクルを繰り返す。
【０００４】リード／ライトサイクルの詳細を説明する
と、図６において、ある時点におけるＲＡ＝ｎ、ＷＡ＝
ｎ＋１とする。この状態で外部読出パルス信号ＸＲが入
力すると、ＤＰＲＡＭ２１の読出サイクルは十分に速い
のでＲＡ＝ｎの読出データＡは該信号ＸＲの立ち上がり
後速やかに有効になっているが、この例では外部読出パ
ルス信号ＸＲ＝１の状態が時間ＴR だけ続くので、ＤＰ
ＲＡＭ２１はそのままデータＡの読出動作を付勢され
る。やがて読出側は外部読出パルス信号ＸＲの立ち下が
りで読出データＲＤ（＝Ａ）をサンプリングし、これに
よりＤＰＲＡＭ２１の読出動作も消勢される。
と、図６において、ある時点におけるＲＡ＝ｎ、ＷＡ＝
ｎ＋１とする。この状態で外部読出パルス信号ＸＲが入
力すると、ＤＰＲＡＭ２１の読出サイクルは十分に速い
のでＲＡ＝ｎの読出データＡは該信号ＸＲの立ち上がり
後速やかに有効になっているが、この例では外部読出パ
ルス信号ＸＲ＝１の状態が時間ＴR だけ続くので、ＤＰ
ＲＡＭ２１はそのままデータＡの読出動作を付勢され
る。やがて読出側は外部読出パルス信号ＸＲの立ち下が
りで読出データＲＤ（＝Ａ）をサンプリングし、これに
よりＤＰＲＡＭ２１の読出動作も消勢される。
【０００５】また外部書込データＢと共に外部書込パル
ス信号ＸＷが入力すると、ＤＰＲＡＭ２１の書込サイク
ルは十分に速いのでＷＡ＝ｎ＋１への書込データＢは該
信号ＸＷの立ち上がり後速やかにＤＰＲＡＭ２１内で有
効になっているが、この例では外部書込パルス信号ＸＷ
＝１の状態が時間ＴW （＝ＴR ）だけ続くので、ＤＰＲ
ＡＭ２１はそのままデータＢの書込動作を付勢される。
やがて書込側は外部書込パルス信号ＸＷの立ち下がりで
書込データＷＤ（＝Ｂ）の書込を確定させ、これにより
ＤＰＲＡＭ２１への書込動作も消勢される。
ス信号ＸＷが入力すると、ＤＰＲＡＭ２１の書込サイク
ルは十分に速いのでＷＡ＝ｎ＋１への書込データＢは該
信号ＸＷの立ち上がり後速やかにＤＰＲＡＭ２１内で有
効になっているが、この例では外部書込パルス信号ＸＷ
＝１の状態が時間ＴW （＝ＴR ）だけ続くので、ＤＰＲ
ＡＭ２１はそのままデータＢの書込動作を付勢される。
やがて書込側は外部書込パルス信号ＸＷの立ち下がりで
書込データＷＤ（＝Ｂ）の書込を確定させ、これにより
ＤＰＲＡＭ２１への書込動作も消勢される。
【０００６】更に、この種のメモリでは書込側への書込
禁止信号ＦＵＬＬの出力及び読出側への読出禁止信号Ｅ
ＭＰＴＹの出力による外部アクセスの調停を行う。従来
は、コンパレータ４１、加算回路４２、減算回路４３等
を組み合わせた複雑な回路構成によりこれを行ってい
た。即ち、図５において、書込カウンタ２２は外部書込
パルス信号ＸＷの後端でインクリメントし、読出カウン
タ２３は外部読出パルス信号ＸＲの後端でインクリメン
トする。減算回路４３はＤ＝ＷＡ´−ＲＡの演算により
ＤＰＲＡＭ２１の有効蓄積データ数Ｄを求めており、デ
コーダ４４は例えばＤ＝ＢＬ−１（但し、ＢＬはメモリ
サイズ）になると書込禁止信号ＦＵＬＬ＝１を出力す
る。またデコーダ４５はＤ＝０になると読出禁止信号Ｅ
ＭＰＴＹ＝１を出力する。
禁止信号ＦＵＬＬの出力及び読出側への読出禁止信号Ｅ
ＭＰＴＹの出力による外部アクセスの調停を行う。従来
は、コンパレータ４１、加算回路４２、減算回路４３等
を組み合わせた複雑な回路構成によりこれを行ってい
た。即ち、図５において、書込カウンタ２２は外部書込
パルス信号ＸＷの後端でインクリメントし、読出カウン
タ２３は外部読出パルス信号ＸＲの後端でインクリメン
トする。減算回路４３はＤ＝ＷＡ´−ＲＡの演算により
ＤＰＲＡＭ２１の有効蓄積データ数Ｄを求めており、デ
コーダ４４は例えばＤ＝ＢＬ−１（但し、ＢＬはメモリ
サイズ）になると書込禁止信号ＦＵＬＬ＝１を出力す
る。またデコーダ４５はＤ＝０になると読出禁止信号Ｅ
ＭＰＴＹ＝１を出力する。
【０００７】更に、書込カウンタ２２のカウント出力Ｗ
ＡはＤＰＲＡＭ２１の最大アドレス（ＢＬ−１）へのデ
ータ書込を行うと「０」に戻ってしまう。このためにコ
ンパレータ４１を設けており、該コンパレータ４１はＷ
Ａ＜ＲＡの状態を検出するとＡＮＤゲート回路４６を付
勢する。これにより加算回路４２はＷＡ´＝ＷＡ＋ＢＬ
の演算を行い、その結果、減算回路４３はＤ＝（ＷＡ＋
ＢＬ）−ＲＡの演算を行うことになる。こうして常に正
しい有効蓄積データ数Ｄが求められる。
ＡはＤＰＲＡＭ２１の最大アドレス（ＢＬ−１）へのデ
ータ書込を行うと「０」に戻ってしまう。このためにコ
ンパレータ４１を設けており、該コンパレータ４１はＷ
Ａ＜ＲＡの状態を検出するとＡＮＤゲート回路４６を付
勢する。これにより加算回路４２はＷＡ´＝ＷＡ＋ＢＬ
の演算を行い、その結果、減算回路４３はＤ＝（ＷＡ＋
ＢＬ）−ＲＡの演算を行うことになる。こうして常に正
しい有効蓄積データ数Ｄが求められる。
【０００８】また図６において、ＷＡ＝ｎ＋１へのデー
タ書込を終了する前にＲＡ＝ｎの読出が終了するとＷＡ
＝ＲＡ＝ｎ＋１となって読出禁止信号ＥＭＰＴＹ＝１に
なるが、従来は、読出と書込の動作が非同期で行われる
ため、読出禁止信号ＥＭＰＴＹ＝１となる時間幅ＴE は
限りなく０に近づくことがあった。また図示しないが、
書込禁止信号ＦＵＬＬ＝１となる時間幅ＴF についても
同様である。
タ書込を終了する前にＲＡ＝ｎの読出が終了するとＷＡ
＝ＲＡ＝ｎ＋１となって読出禁止信号ＥＭＰＴＹ＝１に
なるが、従来は、読出と書込の動作が非同期で行われる
ため、読出禁止信号ＥＭＰＴＹ＝１となる時間幅ＴE は
限りなく０に近づくことがあった。また図示しないが、
書込禁止信号ＦＵＬＬ＝１となる時間幅ＴF についても
同様である。
【０００９】
【発明が解決しようとする課題】上記の如く従来のＦＩ
ＦＯ型メモリでは、外部アクセス信号ＸＷ，ＸＲにより
直接にＤＰＲＡＭ２１をアクセスしていたので、外部ア
クセス信号ＸＷ，ＸＲのパルス幅が必要以上に大きい場
合には、ＤＰＲＡＭ２１を余分に活性化させることとな
り、このために消費電力が大きくなっていた。
ＦＯ型メモリでは、外部アクセス信号ＸＷ，ＸＲにより
直接にＤＰＲＡＭ２１をアクセスしていたので、外部ア
クセス信号ＸＷ，ＸＲのパルス幅が必要以上に大きい場
合には、ＤＰＲＡＭ２１を余分に活性化させることとな
り、このために消費電力が大きくなっていた。
【００１０】また従来のＦＩＦＯ型メモリでは、コンパ
レータ４１、加算回路４２、減算回路４３等を組み合わ
せることにより書込禁止信号ＦＵＬＬ及び読出禁止信号
ＥＭＰＴＹを形成していたので、ＦＩＦＯ型メモリの構
成が複雑、かつ高価なものになっていた。また従来のＦ
ＩＦＯ型メモリでは、非同期の外部アクセス信号ＸＷ，
ＸＲに基づいて書込禁止信号ＦＵＬＬ及び読出禁止信号
ＥＭＰＴＹを形成していたので、書込禁止信号ＦＵＬＬ
及び読出禁止信号ＥＭＰＴＹの最小信号幅を保証でき
ず、このために外部回路とのインタフェースを困難にし
ていた。
レータ４１、加算回路４２、減算回路４３等を組み合わ
せることにより書込禁止信号ＦＵＬＬ及び読出禁止信号
ＥＭＰＴＹを形成していたので、ＦＩＦＯ型メモリの構
成が複雑、かつ高価なものになっていた。また従来のＦ
ＩＦＯ型メモリでは、非同期の外部アクセス信号ＸＷ，
ＸＲに基づいて書込禁止信号ＦＵＬＬ及び読出禁止信号
ＥＭＰＴＹを形成していたので、書込禁止信号ＦＵＬＬ
及び読出禁止信号ＥＭＰＴＹの最小信号幅を保証でき
ず、このために外部回路とのインタフェースを困難にし
ていた。
【００１１】本発明の目的は、消費電力が小さく、簡単
な構成で、外部とのインタフェースが容易なＦＩＦＯ型
メモリを提供することにある。
な構成で、外部とのインタフェースが容易なＦＩＦＯ型
メモリを提供することにある。
【００１２】
【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明のＦＩＦＯ型メモリ
は、データ読み／書きのためのアドレス管理機能を備
え、最初に書き込んだデータを最初に読み出す方式のＦ
ＩＦＯ型メモリにおいて、デュアルポートメモリ２１
と、外部書込パルス信号ＸＷの後端エッジを検出して該
外部書込パルス信号ＸＷより幅の狭い内部書込パルス信
号ＸＷＲを形成する書込制御回路２４と、外部読出パル
ス信号ＸＲの先端エッジを検出して該外部読出パルス信
号ＸＲより幅の狭い内部読出パルス信号ＸＲＤを形成す
る読出制御回路２５と、外部書込データＷＤを前記外部
書込パルス信号ＸＷにより一時的に保持する書込データ
保持回路２６と、デュアルポートメモリ２１の読出デー
タＲＤを前記内部読出パルス信号ＸＲＤにより一時的に
保持する読出データ保持回路２７とを備え、デュアルポ
ートメモリ２１へのアクセスを内部書込パルス信号ＸＷ
Ｒ又は内部読出パルス信号ＸＲＤにより行うように構成
したものである。
により解決される。即ち、本発明のＦＩＦＯ型メモリ
は、データ読み／書きのためのアドレス管理機能を備
え、最初に書き込んだデータを最初に読み出す方式のＦ
ＩＦＯ型メモリにおいて、デュアルポートメモリ２１
と、外部書込パルス信号ＸＷの後端エッジを検出して該
外部書込パルス信号ＸＷより幅の狭い内部書込パルス信
号ＸＷＲを形成する書込制御回路２４と、外部読出パル
ス信号ＸＲの先端エッジを検出して該外部読出パルス信
号ＸＲより幅の狭い内部読出パルス信号ＸＲＤを形成す
る読出制御回路２５と、外部書込データＷＤを前記外部
書込パルス信号ＸＷにより一時的に保持する書込データ
保持回路２６と、デュアルポートメモリ２１の読出デー
タＲＤを前記内部読出パルス信号ＸＲＤにより一時的に
保持する読出データ保持回路２７とを備え、デュアルポ
ートメモリ２１へのアクセスを内部書込パルス信号ＸＷ
Ｒ又は内部読出パルス信号ＸＲＤにより行うように構成
したものである。
【００１３】また上記の課題は図２の構成により解決さ
れる。即ち、本発明のＦＩＦＯ型メモリは、データ読み
／書きのためのアドレス管理機能を備え、最初に書き込
んだデータを最初に読み出す方式のＦＩＦＯ型メモリに
おいて、デュアルポートメモリ２１と、外部書込パルス
信号ＸＷに基づいて所定のクロック信号ＣＫに同期化さ
せた所定パルス幅の内部書込パルス信号ＸＷＲを形成す
る書込制御回路２４と、外部読出パルス信号ＸＲに基づ
いて前記所定のクロック信号ＣＫに同期化させた前記所
定パルス幅の内部読出パルス信号ＸＲＤを形成する読出
制御回路２５と、内部書込パルス信号ＸＷＲ及び内部読
出パルス信号ＸＲＤの発生によりデュアルポートメモリ
２１のリード／ライト間のアドレス位相をカウントする
アップダウンカウンタ２８とを備え、アップダウンカウ
ンタ２８のカウント出力に応じて書込禁止ＦＵＬＬ又は
読出禁止ＥＭＰＴＹの外部アクセス調停を行うように構
成したものである。
れる。即ち、本発明のＦＩＦＯ型メモリは、データ読み
／書きのためのアドレス管理機能を備え、最初に書き込
んだデータを最初に読み出す方式のＦＩＦＯ型メモリに
おいて、デュアルポートメモリ２１と、外部書込パルス
信号ＸＷに基づいて所定のクロック信号ＣＫに同期化さ
せた所定パルス幅の内部書込パルス信号ＸＷＲを形成す
る書込制御回路２４と、外部読出パルス信号ＸＲに基づ
いて前記所定のクロック信号ＣＫに同期化させた前記所
定パルス幅の内部読出パルス信号ＸＲＤを形成する読出
制御回路２５と、内部書込パルス信号ＸＷＲ及び内部読
出パルス信号ＸＲＤの発生によりデュアルポートメモリ
２１のリード／ライト間のアドレス位相をカウントする
アップダウンカウンタ２８とを備え、アップダウンカウ
ンタ２８のカウント出力に応じて書込禁止ＦＵＬＬ又は
読出禁止ＥＭＰＴＹの外部アクセス調停を行うように構
成したものである。
【００１４】
【作用】図１において、書込データ保持回路２６は書込
データＷＤを外部書込パルス信号ＸＷにより保持する。
書込制御回路２４は外部書込パルス信号ＸＷの後端エッ
ジを検出して該外部書込パルス信号ＸＷより幅の狭い内
部書込パルス信号ＸＷＲを形成する。そして、デュアル
ポートメモリ２１は書込データ保持回路２６の書込デー
タＷＬを内部書込パルス信号ＸＷＲの短い時間で書き込
む。
データＷＤを外部書込パルス信号ＸＷにより保持する。
書込制御回路２４は外部書込パルス信号ＸＷの後端エッ
ジを検出して該外部書込パルス信号ＸＷより幅の狭い内
部書込パルス信号ＸＷＲを形成する。そして、デュアル
ポートメモリ２１は書込データ保持回路２６の書込デー
タＷＬを内部書込パルス信号ＸＷＲの短い時間で書き込
む。
【００１５】一方、読出制御回路２５は外部読出パルス
信号ＸＲの先端エッジを検出して該外部読出パルス信号
ＸＲより幅の狭い内部読出パルス信号ＸＲＤを形成す
る。この内部読出パルス信号ＸＲＤはデュアルポートメ
モリ２１の読出付勢端子ＲＥに加えられ、これによりデ
ュアルポートメモリ２１は該付勢されている時間だけ読
出データＲＤを出力する。読出データ保持回路２７は内
部読出パルス信号ＸＲＤ＝１の時間内にデュアルポート
メモリ２１の読出データＲＤを保持する。そして、読出
側は外部読出パルス信号ＸＲの後端エッジで読出データ
保持回路２７の読出データＲＬをサンプリングする。
信号ＸＲの先端エッジを検出して該外部読出パルス信号
ＸＲより幅の狭い内部読出パルス信号ＸＲＤを形成す
る。この内部読出パルス信号ＸＲＤはデュアルポートメ
モリ２１の読出付勢端子ＲＥに加えられ、これによりデ
ュアルポートメモリ２１は該付勢されている時間だけ読
出データＲＤを出力する。読出データ保持回路２７は内
部読出パルス信号ＸＲＤ＝１の時間内にデュアルポート
メモリ２１の読出データＲＤを保持する。そして、読出
側は外部読出パルス信号ＸＲの後端エッジで読出データ
保持回路２７の読出データＲＬをサンプリングする。
【００１６】従って、システムの如何に係わらず、常に
デュアルポートメモリ２１を必要最小限の時間で駆動可
能であり、電力の節約になる。しかも、システムの書込
側及び読出側は従来と同様に任意のパルス幅及び周期の
アクセス信号でＦＩＦＯ型メモリをアクセスできる。図
２において、書込制御回路２４は外部書込パルス信号Ｘ
Ｗに基づいて所定のクロック信号ＣＫに同期化させた所
定パルス幅の内部書込パルス信号ＸＷＲを形成する。ま
た読出制御回路２５は外部読出パルス信号ＸＲに基づい
て前記所定のクロック信号ＣＫに同期化させた前記所定
パルス幅の内部読出パルス信号ＸＲＤを形成する。そこ
で、例えば前記所定のクロック信号ＣＫの周期を前記所
定のパルス幅に選んでおく。こうすれば外部書込パルス
信号ＸＷと外部読出パルス信号ＸＲとの間の位相に応じ
て、内部書込パルス信号ＸＷＲと内部読出パルス信号Ｘ
ＲＤとは全く重ならないか又は全く重なるかの何れかに
なる。
デュアルポートメモリ２１を必要最小限の時間で駆動可
能であり、電力の節約になる。しかも、システムの書込
側及び読出側は従来と同様に任意のパルス幅及び周期の
アクセス信号でＦＩＦＯ型メモリをアクセスできる。図
２において、書込制御回路２４は外部書込パルス信号Ｘ
Ｗに基づいて所定のクロック信号ＣＫに同期化させた所
定パルス幅の内部書込パルス信号ＸＷＲを形成する。ま
た読出制御回路２５は外部読出パルス信号ＸＲに基づい
て前記所定のクロック信号ＣＫに同期化させた前記所定
パルス幅の内部読出パルス信号ＸＲＤを形成する。そこ
で、例えば前記所定のクロック信号ＣＫの周期を前記所
定のパルス幅に選んでおく。こうすれば外部書込パルス
信号ＸＷと外部読出パルス信号ＸＲとの間の位相に応じ
て、内部書込パルス信号ＸＷＲと内部読出パルス信号Ｘ
ＲＤとは全く重ならないか又は全く重なるかの何れかに
なる。
【００１７】かかる状態でアップダウンカウンタ２８は
例えば内部書込パルス信号ＸＷＲの発生によりインクリ
メントし、内部読出パルス信号ＸＲＤの発生によりディ
クリメントする。そして、内部書込パルス信号ＸＷＲ及
び内部読出パルス信号ＸＲＤが同時に発生した場合は、
±１であるので結果としてインクリメントもディクリメ
ントもしない。その結果、簡単な構成にも係わらず、ア
ップダウンカウンタ２８はデュアルポートメモリ２１の
リード／ライト間のアドレス位相を正しくカウントする
こととなり、かつそのカウント出力に応じて書込禁止Ｆ
ＵＬＬ又は読出禁止ＥＭＰＴＹの外部アクセスの調停も
確実に行える。
例えば内部書込パルス信号ＸＷＲの発生によりインクリ
メントし、内部読出パルス信号ＸＲＤの発生によりディ
クリメントする。そして、内部書込パルス信号ＸＷＲ及
び内部読出パルス信号ＸＲＤが同時に発生した場合は、
±１であるので結果としてインクリメントもディクリメ
ントもしない。その結果、簡単な構成にも係わらず、ア
ップダウンカウンタ２８はデュアルポートメモリ２１の
リード／ライト間のアドレス位相を正しくカウントする
こととなり、かつそのカウント出力に応じて書込禁止Ｆ
ＵＬＬ又は読出禁止ＥＭＰＴＹの外部アクセスの調停も
確実に行える。
【００１８】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図３は実施例のＦＩＦ
Ｏ型メモリのブロック図で、図において２０は実施例の
ＦＩＦＯ型メモリ、２１はデュアルポートＲＡＭ（ＤＰ
ＲＡＭ）、２２は書込カウンタ（ＷＣ）、２３は読出カ
ウンタ（ＲＣ）、２４は書込制御回路（微分回路）、２
４1 ，２４2 はＤタイプのフリップフロップ（ＦＦ）、
２４3 はＡＮＤゲート回路（Ａ）、２５は読出制御回路
（微分回路）、２５1 ，２５2 はＤタイプのフリップフ
ロップ（ＦＦ）、２５3 はＡＮＤゲート回路（Ａ）、２
６，２７はラッチ回路（Ｌ）、２８はアップダウンカウ
ンタ（Ｕ／Ｄ−ＣＴＲ）、２９，３０はデコーダ（ＤＥ
Ｃ）、３１，３２はインバータ回路（Ｉ）、３３，３４
はＡＮＤゲート回路（Ａ）である。図４は実施例のＦＩ
ＦＯ型メモリの動作タイミングチャートであり、以下両
図を参照して動作を説明する。
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図３は実施例のＦＩＦ
Ｏ型メモリのブロック図で、図において２０は実施例の
ＦＩＦＯ型メモリ、２１はデュアルポートＲＡＭ（ＤＰ
ＲＡＭ）、２２は書込カウンタ（ＷＣ）、２３は読出カ
ウンタ（ＲＣ）、２４は書込制御回路（微分回路）、２
４1 ，２４2 はＤタイプのフリップフロップ（ＦＦ）、
２４3 はＡＮＤゲート回路（Ａ）、２５は読出制御回路
（微分回路）、２５1 ，２５2 はＤタイプのフリップフ
ロップ（ＦＦ）、２５3 はＡＮＤゲート回路（Ａ）、２
６，２７はラッチ回路（Ｌ）、２８はアップダウンカウ
ンタ（Ｕ／Ｄ−ＣＴＲ）、２９，３０はデコーダ（ＤＥ
Ｃ）、３１，３２はインバータ回路（Ｉ）、３３，３４
はＡＮＤゲート回路（Ａ）である。図４は実施例のＦＩ
ＦＯ型メモリの動作タイミングチャートであり、以下両
図を参照して動作を説明する。
【００１９】図３において、始めはリセット信号ＲＳの
入力により書込アドレスＷＡ＝０、読出アドレスＲＡ＝
０である。しかる後、書込側は外部書込パルス信号ＸＷ
及び外部書込データＷＤを出力することによりＦＩＦＯ
型メモリ２０のＷＡ＝０に外部書込データＷＤを書き込
み、ＷＡ＝１に更新される。次いで読出側は外部読出パ
ルス信号ＸＲを出力することによりＦＩＦＯ型メモリ２
０のＲＡ＝０から外部読出データＲＤを読み出し、ＲＡ
＝１に更新される。こうして読み／書きのサイクルを繰
り返す。
入力により書込アドレスＷＡ＝０、読出アドレスＲＡ＝
０である。しかる後、書込側は外部書込パルス信号ＸＷ
及び外部書込データＷＤを出力することによりＦＩＦＯ
型メモリ２０のＷＡ＝０に外部書込データＷＤを書き込
み、ＷＡ＝１に更新される。次いで読出側は外部読出パ
ルス信号ＸＲを出力することによりＦＩＦＯ型メモリ２
０のＲＡ＝０から外部読出データＲＤを読み出し、ＲＡ
＝１に更新される。こうして読み／書きのサイクルを繰
り返す。
【００２０】リード／ライトサイクルの詳細を説明する
と、図４において、ある時点における読出アドレスＲＡ
＝ｎ、書込アドレスＷＡ＝ｎ＋１とする。この状態で書
込側からのアクセスがあると、まずラッチ回路２６が外
部書込データＷＤ（＝Ｂ）を外部書込パルス信号ＸＷに
よりラッチする。書込制御回路２４はクロック信号ＣＫ
により外部書込パルス信号ＸＷの後端エッジを微分して
該外部書込パルス信号ＸＷより幅の狭い内部書込パルス
信号ＸＷＲを形成する。そして、ＤＰＲＡＭ２１はラッ
チ回路２６の書込データＷＬ（＝Ｂ）を内部書込パルス
信号ＸＷＲによりＷＡ＝ｎ＋１に短い時間で書き込む。
書込カウンタ２３は内部書込パルス信号ＸＷＲの後端で
インクリメントし、ＷＡ＝ｎ＋２になる。
と、図４において、ある時点における読出アドレスＲＡ
＝ｎ、書込アドレスＷＡ＝ｎ＋１とする。この状態で書
込側からのアクセスがあると、まずラッチ回路２６が外
部書込データＷＤ（＝Ｂ）を外部書込パルス信号ＸＷに
よりラッチする。書込制御回路２４はクロック信号ＣＫ
により外部書込パルス信号ＸＷの後端エッジを微分して
該外部書込パルス信号ＸＷより幅の狭い内部書込パルス
信号ＸＷＲを形成する。そして、ＤＰＲＡＭ２１はラッ
チ回路２６の書込データＷＬ（＝Ｂ）を内部書込パルス
信号ＸＷＲによりＷＡ＝ｎ＋１に短い時間で書き込む。
書込カウンタ２３は内部書込パルス信号ＸＷＲの後端で
インクリメントし、ＷＡ＝ｎ＋２になる。
【００２１】また読出制御回路２５はクロック信号ＣＫ
により外部読出パルス信号ＸＲの先端エッジを微分して
該外部読出パルス信号ＸＲより幅の狭い内部読出パルス
信号ＸＲＤを形成する。この内部読出パルス信号ＸＲＤ
はＤＰＲＡＭ２１の読出付勢端子ＲＥに加えられ、これ
によりＤＰＲＡＭ２１は該付勢されている時間だけＲＡ
＝ｎの読出データＲＤ（＝Ａ）を出力する。ラッチ回路
２７は内部読出パルス信号ＸＲＤ＝１の時間内にＤＰＲ
ＡＭ２１の読出データＲＤ（＝Ａ）をラッチする。そし
て、読出側は外部読出パルス信号ＸＲの後端エッジでラ
ッチ回路２７の読出データＲＬ（＝Ａ）をサンプリング
する。読出カウンタ２３は内部読出パルス信号ＸＲＤの
後端でインクリメントし、ＲＡ＝ｎ＋１になる。
により外部読出パルス信号ＸＲの先端エッジを微分して
該外部読出パルス信号ＸＲより幅の狭い内部読出パルス
信号ＸＲＤを形成する。この内部読出パルス信号ＸＲＤ
はＤＰＲＡＭ２１の読出付勢端子ＲＥに加えられ、これ
によりＤＰＲＡＭ２１は該付勢されている時間だけＲＡ
＝ｎの読出データＲＤ（＝Ａ）を出力する。ラッチ回路
２７は内部読出パルス信号ＸＲＤ＝１の時間内にＤＰＲ
ＡＭ２１の読出データＲＤ（＝Ａ）をラッチする。そし
て、読出側は外部読出パルス信号ＸＲの後端エッジでラ
ッチ回路２７の読出データＲＬ（＝Ａ）をサンプリング
する。読出カウンタ２３は内部読出パルス信号ＸＲＤの
後端でインクリメントし、ＲＡ＝ｎ＋１になる。
【００２２】アップダウンカウンタ２８は内部書込パル
ス信号ＸＷＲの発生によりクロック信号ＣＫでインクリ
メントし、また内部読出パルス信号ＸＲＤの発生により
クロック信号ＣＫでディクリメントする。この内部書込
パルス信号ＸＷＲ及び内部読出パルス信号ＸＲＤは共に
クロック信号ＣＫにより同期化生成されているので、こ
れらの信号は外部からの読み／書きのアクセス位相に応
じて全く重ならないか又は全く重なるかの何れかにな
る。このアップダウンカウンタ２８は内部書込パルス信
号ＸＷＲ及び内部読出パルス信号ＸＲＤが同時に発生し
た場合は、±１であるので、結果としてインクリメント
もディクリメントもしないように構成されている。その
結果、簡単な構成にも係わらず、アップダウンカウンタ
２８はＤＰＲＡＭ２１のリード／ライト間のアドレス位
相差を正しくカウントすることとなる。
ス信号ＸＷＲの発生によりクロック信号ＣＫでインクリ
メントし、また内部読出パルス信号ＸＲＤの発生により
クロック信号ＣＫでディクリメントする。この内部書込
パルス信号ＸＷＲ及び内部読出パルス信号ＸＲＤは共に
クロック信号ＣＫにより同期化生成されているので、こ
れらの信号は外部からの読み／書きのアクセス位相に応
じて全く重ならないか又は全く重なるかの何れかにな
る。このアップダウンカウンタ２８は内部書込パルス信
号ＸＷＲ及び内部読出パルス信号ＸＲＤが同時に発生し
た場合は、±１であるので、結果としてインクリメント
もディクリメントもしないように構成されている。その
結果、簡単な構成にも係わらず、アップダウンカウンタ
２８はＤＰＲＡＭ２１のリード／ライト間のアドレス位
相差を正しくカウントすることとなる。
【００２３】図４の例では、読出側がデータＡの読出を
行った結果アップダウンカウンタ２８のカウント出力は
「１」から「０」になっている。デコーダ３０はこのカ
ウント出力をデコードして読出禁止信号ＥＭＰＴＹ＝１
を出力する。この状態で更に外部から読出を行っても内
部読出パルス信号ＸＲＤの発生はインバータ回路３２に
より阻止されており、よって内部では読出制御は行われ
ない。しかる後、書込側が書込データＷＤ（＝Ｂ）の書
込を行った結果アップダウンカウンタ２８のカウント出
力は「０」から「１」になっている。デコーダ３０はこ
のカウント出力をデコードして読出禁止信号ＥＭＰＴＹ
＝０を出力する。なお、図示しないが、書込禁止信号Ｆ
ＵＬＬについても同様である。
行った結果アップダウンカウンタ２８のカウント出力は
「１」から「０」になっている。デコーダ３０はこのカ
ウント出力をデコードして読出禁止信号ＥＭＰＴＹ＝１
を出力する。この状態で更に外部から読出を行っても内
部読出パルス信号ＸＲＤの発生はインバータ回路３２に
より阻止されており、よって内部では読出制御は行われ
ない。しかる後、書込側が書込データＷＤ（＝Ｂ）の書
込を行った結果アップダウンカウンタ２８のカウント出
力は「０」から「１」になっている。デコーダ３０はこ
のカウント出力をデコードして読出禁止信号ＥＭＰＴＹ
＝０を出力する。なお、図示しないが、書込禁止信号Ｆ
ＵＬＬについても同様である。
【００２４】かかる構成では書込禁止ＦＵＬＬ及び読出
禁止ＥＭＰＴＹは、これが出力される時には少なくとも
クロック信号ＣＫの１周期分はＦＵＬＬ＝１、又はＥＭ
ＰＴＹ＝１になる。従って、外部回路とのインタフェー
スも容易に行える。なお、上記実施例では書込制御回路
２４及び読出制御回路２５としてクロック信号ＣＫによ
る微分回路２４，２５を用いたがこれに限らない。例え
ば本発明（１）を実現する場合には、外部パルス信号Ｘ
Ｗ又はＸＲのエッジを検出して該外部パルス信号ＸＷ又
はＸＲより幅の狭い内部読出パルス信号ＸＷＲ又はＸＲ
Ｄを形成する例えばワンショット回路でも良い。
禁止ＥＭＰＴＹは、これが出力される時には少なくとも
クロック信号ＣＫの１周期分はＦＵＬＬ＝１、又はＥＭ
ＰＴＹ＝１になる。従って、外部回路とのインタフェー
スも容易に行える。なお、上記実施例では書込制御回路
２４及び読出制御回路２５としてクロック信号ＣＫによ
る微分回路２４，２５を用いたがこれに限らない。例え
ば本発明（１）を実現する場合には、外部パルス信号Ｘ
Ｗ又はＸＲのエッジを検出して該外部パルス信号ＸＷ又
はＸＲより幅の狭い内部読出パルス信号ＸＷＲ又はＸＲ
Ｄを形成する例えばワンショット回路でも良い。
【００２５】なお、上記実施例では本発明（１）及び
（２）を共に備える構成を示したが、本発明（１）又は
（２）を含む構成も容易に実現できる。
（２）を共に備える構成を示したが、本発明（１）又は
（２）を含む構成も容易に実現できる。
【００２６】
【発明の効果】以上述べた如く本発明のＦＩＦＯ型メモ
リは上記構成であるので、内部で消費される電力が小さ
い。しかも、構成が簡単であり、外部とのインタフェー
スも容易に行える。
リは上記構成であるので、内部で消費される電力が小さ
い。しかも、構成が簡単であり、外部とのインタフェー
スも容易に行える。
【図１】図１は本発明の原理的構成図である。
【図２】図２は本発明の原理的構成図である。
【図３】図３は実施例のＦＩＦＯ型メモリのブロック図
である。
である。
【図４】図４は実施例のＦＩＦＯ型メモリの動作タイミ
ングチャートである。
ングチャートである。
【図５】図５は従来のＦＩＦＯ型メモリのブロック図で
ある。
ある。
【図６】図６は従来のＦＩＦＯ型メモリの動作タイミン
グチャートである。
グチャートである。
２１ デュアルポートメモリ ２２ 書込カウンタ ２３ 読出カウンタ ２４ 書込制御回路 ２５ 読出制御回路 ２６ 書込データ保持回路 ２７ 読出データ保持回路
Claims (2)
- 【請求項１】 データ読み／書きのためのアドレス管理
機能を備え、最初に書き込んだデータを最初に読み出す
方式のＦＩＦＯ型メモリにおいて、 デュアルポートメモリ（２１）と、 外部書込パルス信号（ＸＷ）の後端エッジを検出して該
外部書込パルス信号（ＸＷ）より幅の狭い内部書込パル
ス信号（ＸＷＲ）を形成する書込制御回路（２４）と、 外部読出パルス信号（ＸＲ）の先端エッジを検出して該
外部読出パルス信号（ＸＲ）より幅の狭い内部読出パル
ス信号（ＸＲＤ）を形成する読出制御回路（２５）と、 外部書込データ（ＷＤ）を前記外部書込パルス信号（Ｘ
Ｗ）により一時的に保持する書込データ保持回路（２
６）と、 デュアルポートメモリ（２１）の読出データ（ＲＤ）を
前記内部読出パルス信号（ＸＲＤ）により一時的に保持
する読出データ保持回路（２７）とを備え、 デュアルポートメモリ（２１）へのアクセスを内部書込
パルス信号（ＸＷＲ）又は内部読出パルス信号（ＸＲ
Ｄ）により行うように構成したことを特徴とするＦＩＦ
Ｏ型メモリ。 - 【請求項２】 データ読み／書きのためのアドレス管理
機能を備え、最初に書き込んだデータを最初に読み出す
方式のＦＩＦＯ型メモリにおいて、 デュアルポートメモリ（２１）と、 外部書込パルス信号（ＸＷ）に基づいて所定のクロック
信号（ＣＫ）に同期化させた所定パルス幅の内部書込パ
ルス信号（ＸＷＲ）を形成する書込制御回路（２４）
と、 外部読出パルス信号（ＸＲ）に基づいて前記所定のクロ
ック信号（ＣＫ）に同期化させた前記所定パルス幅の内
部読出パルス信号（ＸＲＤ）を形成する読出制御回路
（２５）と、 内部書込パルス信号（ＸＷＲ）及び内部読出パルス信号
（ＸＲＤ）の発生によりデュアルポートメモリ（２１）
のリード／ライト間のアドレス位相をカウントするアッ
プダウンカウンタ（２８）とを備え、 アップダウンカウンタ（２８）のカウント出力に応じて
書込禁止（ＦＵＬＬ）又は読出禁止（ＥＭＰＴＹ）の外
部アクセス調停を行うように構成したことを特徴とする
ＦＩＦＯ型メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5096092A JPH06309862A (ja) | 1993-04-22 | 1993-04-22 | Ｆｉｆｏ型メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5096092A JPH06309862A (ja) | 1993-04-22 | 1993-04-22 | Ｆｉｆｏ型メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06309862A true JPH06309862A (ja) | 1994-11-04 |
Family
ID=14155759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5096092A Withdrawn JPH06309862A (ja) | 1993-04-22 | 1993-04-22 | Ｆｉｆｏ型メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06309862A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0981417A (ja) * | 1995-09-19 | 1997-03-28 | Nec Corp | メモリ監視回路 |
-
1993
- 1993-04-22 JP JP5096092A patent/JPH06309862A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0981417A (ja) * | 1995-09-19 | 1997-03-28 | Nec Corp | メモリ監視回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |