JPS6048792B2 - 制御信号の衝突防止回路 - Google Patents
制御信号の衝突防止回路Info
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- JPS6048792B2 JPS6048792B2 JP21210181A JP21210181A JPS6048792B2 JP S6048792 B2 JPS6048792 B2 JP S6048792B2 JP 21210181 A JP21210181 A JP 21210181A JP 21210181 A JP21210181 A JP 21210181A JP S6048792 B2 JPS6048792 B2 JP S6048792B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/376—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a contention resolving method, e.g. collision detection, collision avoidance
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- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
本発明は、複数の回路ブロックが共通の回路ブロック
をそれぞれ非同期で独立にアクセスする場合における、
制御信号の衝突防止回路に関するものである。
をそれぞれ非同期で独立にアクセスする場合における、
制御信号の衝突防止回路に関するものである。
非同期でそれぞれ全く独立に動作する複数の回路ブロ
ックから、別の共通の回路ブロックをアクセスする場合
、次のような問題が生じる。
ックから、別の共通の回路ブロックをアクセスする場合
、次のような問題が生じる。
すなわち１ 複数の回路ブロックから共通の回路ブロツ
ク ヘのアクセスが時間的に重複する場合がある と、
アクセスエラーを生じる。
ク ヘのアクセスが時間的に重複する場合がある と、
アクセスエラーを生じる。
２ 複数の回路ブロックから共通の回路ブロック を同
時にアクセスした場合、どの回路ブロック のアクセス
が優先されるかが不定になる。
時にアクセスした場合、どの回路ブロック のアクセス
が優先されるかが不定になる。
このように、複数の回路ブロックから共通の回路ブロ
ックに対しアクセスする場合、アクセスの衝突を防止し
いずれかのアクセスを優先させるようにすることは、ア
クセスエラーを防止するとともに、アクセスの効率を高
める上に有効てある。すなわち、アクセス頻度は低いが
重要なアクセスである場合があり、従つてアクセスが衝
突した場合このような重要なアクセスが優先されるよう
にすることによつて、全体としてアクセスの効率が向上
することになる。 従来、このようなアクセスの衝突防
止のための回路としては、優先回路とアクセスの重畳防
止回路とを縦続に接続する回路形式のものが用いられて
きた。
ックに対しアクセスする場合、アクセスの衝突を防止し
いずれかのアクセスを優先させるようにすることは、ア
クセスエラーを防止するとともに、アクセスの効率を高
める上に有効てある。すなわち、アクセス頻度は低いが
重要なアクセスである場合があり、従つてアクセスが衝
突した場合このような重要なアクセスが優先されるよう
にすることによつて、全体としてアクセスの効率が向上
することになる。 従来、このようなアクセスの衝突防
止のための回路としては、優先回路とアクセスの重畳防
止回路とを縦続に接続する回路形式のものが用いられて
きた。
第１図は従来の制御信号の衝突防止回路の構成を示して
いる。同図において１は優先回路であつて、図示されな
い回路ブロック１からのアクセス信号１と、図示されな
い回路ブロック２からのアクセス信号２とに優先順位を
付与して、例えばアクセス信号２を優先させる。２は重
畳防止回路であつて、いずれか一方にアクセス信号が入
力されたとき他方のアクセス信号を防止することによつ
て、アクセス信号が重畳して出力されることを防止する
。
いる。同図において１は優先回路であつて、図示されな
い回路ブロック１からのアクセス信号１と、図示されな
い回路ブロック２からのアクセス信号２とに優先順位を
付与して、例えばアクセス信号２を優先させる。２は重
畳防止回路であつて、いずれか一方にアクセス信号が入
力されたとき他方のアクセス信号を防止することによつ
て、アクセス信号が重畳して出力されることを防止する
。
第２図は第１図における優先回路の構成列を示している
。
。
同図において、３はチェック回路であつて回路ブロック
２からのアクセス信号２の有無をチェックして、アクセ
ス信号２があるとき’’０’’、ないとき’゛１’’を
出力する。なお各信号は、信号ありを’’１’’、信号
なしを’’ｏ’’とす１る。４はアンドゲート、５はオ
ア回路、６はインバータ、７はアンドゲート、８は遅延
回路である。
２からのアクセス信号２の有無をチェックして、アクセ
ス信号２があるとき’’０’’、ないとき’゛１’’を
出力する。なお各信号は、信号ありを’’１’’、信号
なしを’’ｏ’’とす１る。４はアンドゲート、５はオ
ア回路、６はインバータ、７はアンドゲート、８は遅延
回路である。
第２図の回路はアクセス信号２を優先させるように動作
する。
する。
すなわち、アクセス信号２がないときはチェック回路３
の出力゛゛１’’によつてゲート４が開き、アクセス信
号１はゲート４、オア回路５を経て直ちにアクセス信号
１’として出力される。一方、アクセス信号２があると
きは直ちにアクセス信号２’として出力される。同時に
チェック回路３の出力’’Ｏ’’によつてゲート４が閉
じるとともにインバータ６を介してゲート７が開き、ア
クセス信号１は遅延回路８を経て一定時間の遅延を受け
たのちオア回路５を経てアクセス信号１’として出力さ
れる。このようにアクセス信号２は優先され、アクセス
信号１に比べてアクセスする機会が多くなる。第３図は
第１図における重畳防止回路の構成例を示している。
の出力゛゛１’’によつてゲート４が開き、アクセス信
号１はゲート４、オア回路５を経て直ちにアクセス信号
１’として出力される。一方、アクセス信号２があると
きは直ちにアクセス信号２’として出力される。同時に
チェック回路３の出力’’Ｏ’’によつてゲート４が閉
じるとともにインバータ６を介してゲート７が開き、ア
クセス信号１は遅延回路８を経て一定時間の遅延を受け
たのちオア回路５を経てアクセス信号１’として出力さ
れる。このようにアクセス信号２は優先され、アクセス
信号１に比べてアクセスする機会が多くなる。第３図は
第１図における重畳防止回路の構成例を示している。
同図において、９，１０はフリップフロップ（以下Ｆ．
Ｆと略す）、１１，１２はオ．ア回路である。Ｆ．Ｆ９
は優先回路１からアクセス信号１’が出力されたときセ
ットしてＱ出力をアクセス信号１″として出力するとと
もに、オア回路１２を経てＦ．ＦＩＯをリセットする。
従つてこの状態では優先回路１からアクセス信号２’は
Ｆ．．ＦＩＯをセットすることができない。Ｆ．Ｆ９は
アクセス信号１″の出力によつて、図示されないアクセ
ス対象から応答信号１が出力されたとき、オア回路１１
を経てリセットされて、アクセス信号１″を停止すると
ともに、Ｆ．ＦＩＯのリセットを・解除する。優先回路
１からアクセス信号２″が入力したときも同様にＦ．Ｆ
ＩＯをセットすることによつてアクセス信号２″を出力
するとともに、Ｆ．Ｆ９をリセットしてアクセス信号１
’をインヒビツトする。このように第３図の回路によれ
ば、いずれか一方のアクセス信号が先に入力されたとき
、相手側のＦ．Ｆをリセットすることによつて、相手側
のアクセス信号をインヒビツトして、アクセス信号の重
畳を防止することができる。このように、従来の制御信
号の衝突防止回路は、上述のように重畳防止回路と優先
回路とを別個に必要とする結果、その構成が複雑で、部
品数も多く必要であつた。
Ｆと略す）、１１，１２はオ．ア回路である。Ｆ．Ｆ９
は優先回路１からアクセス信号１’が出力されたときセ
ットしてＱ出力をアクセス信号１″として出力するとと
もに、オア回路１２を経てＦ．ＦＩＯをリセットする。
従つてこの状態では優先回路１からアクセス信号２’は
Ｆ．．ＦＩＯをセットすることができない。Ｆ．Ｆ９は
アクセス信号１″の出力によつて、図示されないアクセ
ス対象から応答信号１が出力されたとき、オア回路１１
を経てリセットされて、アクセス信号１″を停止すると
ともに、Ｆ．ＦＩＯのリセットを・解除する。優先回路
１からアクセス信号２″が入力したときも同様にＦ．Ｆ
ＩＯをセットすることによつてアクセス信号２″を出力
するとともに、Ｆ．Ｆ９をリセットしてアクセス信号１
’をインヒビツトする。このように第３図の回路によれ
ば、いずれか一方のアクセス信号が先に入力されたとき
、相手側のＦ．Ｆをリセットすることによつて、相手側
のアクセス信号をインヒビツトして、アクセス信号の重
畳を防止することができる。このように、従来の制御信
号の衝突防止回路は、上述のように重畳防止回路と優先
回路とを別個に必要とする結果、その構成が複雑で、部
品数も多く必要であつた。
本発明は、このような従来技術の欠点を除去しようとす
るものであつて、その目的は、非同期で独立に動作する
複数の回路ブロックから共通の回路ブロックをアクセス
する場合に、アクセスが時間的に重畳するのを防止する
回路と、アクセス信号に優先順位を付与して出力する回
路とをモノステーブルマルチバイブレータを用いて一体
構成することによつて、回路構成を簡単にすることがで
きる回路形式を提供することにある。
るものであつて、その目的は、非同期で独立に動作する
複数の回路ブロックから共通の回路ブロックをアクセス
する場合に、アクセスが時間的に重畳するのを防止する
回路と、アクセス信号に優先順位を付与して出力する回
路とをモノステーブルマルチバイブレータを用いて一体
構成することによつて、回路構成を簡単にすることがで
きる回路形式を提供することにある。
以下、実施例について本発明の詳細な説明する。
第４図は本発明の一実施例の構成を示している。
同図において、２１，２２は入出力制御回路であつて、
それぞれ非同期で独立に動作する図示されない回路ブロ
ック１，２に属し、制御対象である共通回路ブロックを
アクセスするために、それぞれアクセス信号１，２を出
力するとともに、それぞれ応答信号１，２を受入れる。
２３，２４は、併せて本発明の衝突防止回路を構成し、
２３は回路ブロック１に対する衝突防止回路の部分をな
すブロック、２４は回路ブロック２に対する衝突防止回
路の部分をなすブロックであつて、ブロック２３はアク
セス信号１を入力されてアクセス信号１’と応答信号１
を出力し、ブロック２４はアクセス信号２を入力されて
アクセス信号２’と応答信号２を出力する。
それぞれ非同期で独立に動作する図示されない回路ブロ
ック１，２に属し、制御対象である共通回路ブロックを
アクセスするために、それぞれアクセス信号１，２を出
力するとともに、それぞれ応答信号１，２を受入れる。
２３，２４は、併せて本発明の衝突防止回路を構成し、
２３は回路ブロック１に対する衝突防止回路の部分をな
すブロック、２４は回路ブロック２に対する衝突防止回
路の部分をなすブロックであつて、ブロック２３はアク
セス信号１を入力されてアクセス信号１’と応答信号１
を出力し、ブロック２４はアクセス信号２を入力されて
アクセス信号２’と応答信号２を出力する。
ブロック２３において、２５は応答制御回路であつて入
出力回路２１に対する応答信号１の出力を制御する。２
６，２７はモノステーブルマルチバイブレータ（以下モ
ノマルチと略す）であつて、アクセス信号１が入力され
たとき、それぞれ時間Ｔ．，ｔ２の幅のパルスを発生す
る。
出力回路２１に対する応答信号１の出力を制御する。２
６，２７はモノステーブルマルチバイブレータ（以下モ
ノマルチと略す）であつて、アクセス信号１が入力され
たとき、それぞれ時間Ｔ．，ｔ２の幅のパルスを発生す
る。
２８，２９はフリップフロップ（以下Ｆ．Ｆと略す）、
３０はナンドゲート、３１はインバータ、３２，３３は
アンドゲートである。
３０はナンドゲート、３１はインバータ、３２，３３は
アンドゲートである。
またブロック２４において、３４は応答制御回路であつ
て入出力回路２２に対する応答信号２の出力を制御する
。３５はＤ形フリップフロップ（以下Ｄ−Ｆ．Ｆと略す
）、３６は遅延回路、３７はアンドゲートである。
て入出力回路２２に対する応答信号２の出力を制御する
。３５はＤ形フリップフロップ（以下Ｄ−Ｆ．Ｆと略す
）、３６は遅延回路、３７はアンドゲートである。
３８は回路ブロック１，２からアクセスすべき共通回路
ブロックであつて、ブロック２３，２４から出力される
アクセス信号１’または２’によつてアクセスされて、
データ出力する。
ブロックであつて、ブロック２３，２４から出力される
アクセス信号１’または２’によつてアクセスされて、
データ出力する。
３９はデータバスバッファであつて、共通回路ブロック
３８から読出されたデータをアクセス信号１’または２
’に応じて、それぞれデータバス４０または４１を経て
それぞれ回路ブロック１または２に送出する。
３８から読出されたデータをアクセス信号１’または２
’に応じて、それぞれデータバス４０または４１を経て
それぞれ回路ブロック１または２に送出する。
第５図ないし第８図は第４図に示された衝突防止回路の
動作を説明している。
動作を説明している。
第５図はアクセス信号１によつてブロック２３のみが動
作する場合のタイムチャート、第６図はアクセス信号２
によつてブロック２４のみが動作する場合のタイムチャ
ート、第７図はブロック２３が動作中にアクセス信号２
が発生した場合の動作を示すタイムチャート、第８図は
ブロック２４が動作中にアクセス信号１が発生した場合
の動作を示すタイムチャートである。またこれら各図に
おいて１は入出力制御回路２１のアクセス信号１の出力
を示し、２はモノマルチ２６の出力信号、３はモノマル
チ２７の出力信号、４はＦ．Ｆ２８のＱ出力信号、５は
Ｆ．Ｆ２９のＱ出力信号、６はアンドゲート３２の出力
信号であり、７は応答制御回路２５からの応答信号１の
出力を示している。また８は入出力制御回路２２のアク
セス信号２の出力を示し、９は遅延回路３６の出力信号
、［相］はアンドゲート３７の出力信号、◎は応答制御
回路３４からの応答信号２の出力、＠はＦ．Ｆ３５の出
力信号である。これらの信号１〜◎は、第４図中にも同
じ符号によつて対応する位置に示されている。以下、第
４図を参照しつつ第５図ないし第８図によつて、本発明
の衝突防止回路の動作を説明する。第５図において、入
出力回路２１からのアクセス信号１の発生によつて（第
５図１）、モノマルチ２６，２７が起動する（第５図２
，３）。
作する場合のタイムチャート、第６図はアクセス信号２
によつてブロック２４のみが動作する場合のタイムチャ
ート、第７図はブロック２３が動作中にアクセス信号２
が発生した場合の動作を示すタイムチャート、第８図は
ブロック２４が動作中にアクセス信号１が発生した場合
の動作を示すタイムチャートである。またこれら各図に
おいて１は入出力制御回路２１のアクセス信号１の出力
を示し、２はモノマルチ２６の出力信号、３はモノマル
チ２７の出力信号、４はＦ．Ｆ２８のＱ出力信号、５は
Ｆ．Ｆ２９のＱ出力信号、６はアンドゲート３２の出力
信号であり、７は応答制御回路２５からの応答信号１の
出力を示している。また８は入出力制御回路２２のアク
セス信号２の出力を示し、９は遅延回路３６の出力信号
、［相］はアンドゲート３７の出力信号、◎は応答制御
回路３４からの応答信号２の出力、＠はＦ．Ｆ３５の出
力信号である。これらの信号１〜◎は、第４図中にも同
じ符号によつて対応する位置に示されている。以下、第
４図を参照しつつ第５図ないし第８図によつて、本発明
の衝突防止回路の動作を説明する。第５図において、入
出力回路２１からのアクセス信号１の発生によつて（第
５図１）、モノマルチ２６，２７が起動する（第５図２
，３）。
モノマルチ２６は時間Ｔ，が経過したとき復旧し、これ
によつてＦ．Ｆ２８がセットしてＱ出力がハイレベルに
なる（第５図４）。一方、入出力回路２２においてアク
セス信号２が発生していないときはアクセス信号１の発
生によつてＦ．Ｆ２９はリセットされていてそのＱ出力
はハイＨレベルであり（第５図？）、従つてアンドゲー
ト３２は開いているので、Ｆ．Ｆ２８のＱ出力はゲート
３２を経てアクセス信号１’として共通回路ブロック３
８へ供給される（第５図６）。同時に応答制御回路２５
から一定の遅延時間Ｔだけ遅れて応答信号１が発生し、
入出力回路２１へ返送される（第５図７）。ここでモノ
マルチ２６は、ブロック２がアクセス信号２によつて動
作中であるか否かをＦ．Ｆ２９の出力によつて確認する
までの間、アクセス信号１を遅延させる作用を行い、モ
ノマルチ２７は、入出力回路２２からのアクセス信号２
があるときこれによつてＦ．Ｆ２９がセットされるまで
の間、アクセス信号１を遅延させる作用を行う。従つて
モノマルチ２６，２７のそれぞれの出力パルス幅Ｔ．，
ｔ２は、ｈ＞Ｔ。であるとともに、時牌。がアクセス信
号２発生後アンドゲート３７の出力信号［相］の発生ま
での時間に等しいかまたはこれより大きいことが必要で
ある。第６図において、入出力回路２２からアクセス信
号２が発生すると（第６図８）、遅延回路３６から時間
Ｔ３だけ遅れた信号が発生する（第６図９）。
によつてＦ．Ｆ２８がセットしてＱ出力がハイレベルに
なる（第５図４）。一方、入出力回路２２においてアク
セス信号２が発生していないときはアクセス信号１の発
生によつてＦ．Ｆ２９はリセットされていてそのＱ出力
はハイＨレベルであり（第５図？）、従つてアンドゲー
ト３２は開いているので、Ｆ．Ｆ２８のＱ出力はゲート
３２を経てアクセス信号１’として共通回路ブロック３
８へ供給される（第５図６）。同時に応答制御回路２５
から一定の遅延時間Ｔだけ遅れて応答信号１が発生し、
入出力回路２１へ返送される（第５図７）。ここでモノ
マルチ２６は、ブロック２がアクセス信号２によつて動
作中であるか否かをＦ．Ｆ２９の出力によつて確認する
までの間、アクセス信号１を遅延させる作用を行い、モ
ノマルチ２７は、入出力回路２２からのアクセス信号２
があるときこれによつてＦ．Ｆ２９がセットされるまで
の間、アクセス信号１を遅延させる作用を行う。従つて
モノマルチ２６，２７のそれぞれの出力パルス幅Ｔ．，
ｔ２は、ｈ＞Ｔ。であるとともに、時牌。がアクセス信
号２発生後アンドゲート３７の出力信号［相］の発生ま
での時間に等しいかまたはこれより大きいことが必要で
ある。第６図において、入出力回路２２からアクセス信
号２が発生すると（第６図８）、遅延回路３６から時間
Ｔ３だけ遅れた信号が発生する（第６図９）。
一方、入出力回路２１からアクセス信号１が発生してい
ないとき、Ｄ−Ｆ．Ｆ３５はリセットされてそのＱ出力
がハイ（Ｈ）レベルになる（第６図＠）。アンドゲート
３７はＤ−Ｆ．Ｆ３５の出力と遅延回路３６の出力との
アンドをとつて出力を発生する（第６図［相］）。アン
ドゲート３７の出力信号はアクセス信号２’として共通
回路ブロック３８へ供給される。応答制御回路３４は、
アクセス信号２’から一定の遅延時間Ｔだけ遅れて応答
信号２を発生して、入出力回路２２へ返送する（第６図
Θ）。第７図において、ブロック２３が動作してアクセ
ス信号１’を発生中に、入出力回路２２からアクセス信
号２が発生すると、この場合、ブロック２３の動作は、
第５図について説明した所に従つて既に行われているが
（第７図１〜６）、この間におけるアクセス信号２の発
生によつて（第７図８）、Ｆ．Ｆ３５はアクセス信号２
をクロックとしてアクセス信号１の状態を読込むことに
よつてＱ出力がロー（Ｌ）レベルとなる（第７図＠）。
ないとき、Ｄ−Ｆ．Ｆ３５はリセットされてそのＱ出力
がハイ（Ｈ）レベルになる（第６図＠）。アンドゲート
３７はＤ−Ｆ．Ｆ３５の出力と遅延回路３６の出力との
アンドをとつて出力を発生する（第６図［相］）。アン
ドゲート３７の出力信号はアクセス信号２’として共通
回路ブロック３８へ供給される。応答制御回路３４は、
アクセス信号２’から一定の遅延時間Ｔだけ遅れて応答
信号２を発生して、入出力回路２２へ返送する（第６図
Θ）。第７図において、ブロック２３が動作してアクセ
ス信号１’を発生中に、入出力回路２２からアクセス信
号２が発生すると、この場合、ブロック２３の動作は、
第５図について説明した所に従つて既に行われているが
（第７図１〜６）、この間におけるアクセス信号２の発
生によつて（第７図８）、Ｆ．Ｆ３５はアクセス信号２
をクロックとしてアクセス信号１の状態を読込むことに
よつてＱ出力がロー（Ｌ）レベルとなる（第７図＠）。
従つて遅延回路３６の出力（第７図９）はアンドゲート
３７を通過することができず、アクセス信号２はインヒ
ビツトされている（第７図Ｏ）。アクセス信号１がなく
なるとＦ．Ｆ３５はリセットされてＱ出力は再びハイ（
Ｈ）レベルとなり（第７図＠）、従つてアンドゲート３
７から出力が発生し（第７図［相］）、アクセス信号２
’として共通回路ブロック３８に供給される。アクセス
信号１’，２’の終了によりそれぞれ応答信号１，２が
発生することは、第５図、第６図の場合と同様である。
第８図において、ブロック２４が動作してアクＪセス信
号２’を発生中に入出力回路２１からアクセス信号１が
発生すると、この場合、ブロック２４の動作は、第６図
について説明したところに従つて既に行われている（第
８図８〜＠））ので、この間におけるアクセス信号１の
発生によつてモノマルチ２６，２７が動作し（第８図１
〜３）、ＦＦ２８のＱ出力が発生するが（第８図４）、
アクセス信号２’の発生によつてＦ．Ｆ２９はセットさ
れてＱ出力はロー（Ｌ）レベルであり（第８図５）、従
つてアンドゲート３２の出力は生じない（第８図６）。
３７を通過することができず、アクセス信号２はインヒ
ビツトされている（第７図Ｏ）。アクセス信号１がなく
なるとＦ．Ｆ３５はリセットされてＱ出力は再びハイ（
Ｈ）レベルとなり（第７図＠）、従つてアンドゲート３
７から出力が発生し（第７図［相］）、アクセス信号２
’として共通回路ブロック３８に供給される。アクセス
信号１’，２’の終了によりそれぞれ応答信号１，２が
発生することは、第５図、第６図の場合と同様である。
第８図において、ブロック２４が動作してアクＪセス信
号２’を発生中に入出力回路２１からアクセス信号１が
発生すると、この場合、ブロック２４の動作は、第６図
について説明したところに従つて既に行われている（第
８図８〜＠））ので、この間におけるアクセス信号１の
発生によつてモノマルチ２６，２７が動作し（第８図１
〜３）、ＦＦ２８のＱ出力が発生するが（第８図４）、
アクセス信号２’の発生によつてＦ．Ｆ２９はセットさ
れてＱ出力はロー（Ｌ）レベルであり（第８図５）、従
つてアンドゲート３２の出力は生じない（第８図６）。
ブロック２４が動作完了してアクセス信号２’がロー（
Ｌ）レベルになると（第８図［相］）、Ｆ．Ｆ２９はリ
セットされてＱ出力はハイ（Ｈ）レベルになり（第８図
５）、従つてアンドゲート３２から出力が発生し（第８
図６）、アクセス信号１’として共通回路ブロック３８
に供給される。この場合もアクセス信号２’，１’の終
了によつて、それぞれ応答信号２，１が発生することは
第６図、第５図の場合と同様である。さらにアクセス信
号１，２が同時に発生して、．ブロック１，２が同時に
動作した場合は、第８図を参照して、まずブロック２４
が動作してアクセス信号２’が発生する。
Ｌ）レベルになると（第８図［相］）、Ｆ．Ｆ２９はリ
セットされてＱ出力はハイ（Ｈ）レベルになり（第８図
５）、従つてアンドゲート３２から出力が発生し（第８
図６）、アクセス信号１’として共通回路ブロック３８
に供給される。この場合もアクセス信号２’，１’の終
了によつて、それぞれ応答信号２，１が発生することは
第６図、第５図の場合と同様である。さらにアクセス信
号１，２が同時に発生して、．ブロック１，２が同時に
動作した場合は、第８図を参照して、まずブロック２４
が動作してアクセス信号２’が発生する。
一方、ブロック２３においては、アクセス信号１によつ
てモノマルチ２７が動作しその動作終了前にアクセス信
号２’が発！生するためＦ．Ｆ２９がセットされてゲー
ト３２が閉じ、従つてアクセス信号１’は発生しない。
こ ］のようにアクセス信号１，２が衝突しても、アク
セス信号２’が正常に発生するのでアクセスエラーを生
じることがなく、かつアクセス信号２が優Ｋ先して選択
される。なお上述の実施例においては、共通の回路ブロ
ックをアクセスする回路ブロックの数が２の場合につい
て説明したが、このような回路ブロックの数が２以上の
場合でも、それぞれの回路ブロックにある他ブロックの
アクセス信号を入力するゲートの数を増すことによつて
、同様にアクセス信号の重畳防止と優先選択とを行うこ
とができる。
てモノマルチ２７が動作しその動作終了前にアクセス信
号２’が発！生するためＦ．Ｆ２９がセットされてゲー
ト３２が閉じ、従つてアクセス信号１’は発生しない。
こ ］のようにアクセス信号１，２が衝突しても、アク
セス信号２’が正常に発生するのでアクセスエラーを生
じることがなく、かつアクセス信号２が優Ｋ先して選択
される。なお上述の実施例においては、共通の回路ブロ
ックをアクセスする回路ブロックの数が２の場合につい
て説明したが、このような回路ブロックの数が２以上の
場合でも、それぞれの回路ブロックにある他ブロックの
アクセス信号を入力するゲートの数を増すことによつて
、同様にアクセス信号の重畳防止と優先選択とを行うこ
とができる。
以上説明したように、本発明の制御信号の衝突防止回路
によれば、非同期で独立に動作する複数の回路ブロック
から共通の回路ブロックをアクセスする場合、アクセス
が時間的に重畳するのを防止する回路と、アクセス信号
に優先順位を付与して出力する回路とを、モノステーブ
ルマルチバイブレータを用いて一体構成することによつ
て、簡単な回路構成によつて実現することができるので
、部品数の取付のためのスペースを節減できるとともに
経済的にも極めて有利である。
によれば、非同期で独立に動作する複数の回路ブロック
から共通の回路ブロックをアクセスする場合、アクセス
が時間的に重畳するのを防止する回路と、アクセス信号
に優先順位を付与して出力する回路とを、モノステーブ
ルマルチバイブレータを用いて一体構成することによつ
て、簡単な回路構成によつて実現することができるので
、部品数の取付のためのスペースを節減できるとともに
経済的にも極めて有利である。
第１図は従来の制御信号の衝突防止回路の構成例を示す
ブロック図、第２図は優先回路の構成を示すブロック図
、第３図は重畳防止回路の構成を示すブロック図、第４
図は本発明の制御信号の衝突防止回路の一実施例の構成
を示すブロック図、第５図ないし第８図はそれぞれ第４
図に示された制御信号の衝突防止回路における動作を説
明するタイムチャートである。 １ ・・・・・・優先回路、２・・・・・・重畳防止回
路、３・・・・・・チェック回路、４・・・・・・アン
ドゲート、５・・・・・・オア回路、６ ・・・・・・
インバータ、７・・・・・・アンドゲート、８ ・・・
・・・遅延回路、２１，２２・・・・・・入出力制御回
路、２３，２４・・・・・・衝突防止回路の部分をなす
ブロック、２５・・・・・・応答制御回路、２６，２７
・・・・・・モノステーブルマルチバイブレータ（モノ
マルチ）、２８，２９・・・・・・フリップフロップ（
Ｆ．Ｆ）、３０・・・・・・ナンドゲート、３１・・・
・・・インバータ、３２，３３・・・・・・アンドゲー
ト、３４・・・・・・応答制御回路、３５・・・・・・
Ｄ形フリップフロップ（Ｄ−Ｆ・Ｆ）、３６・・・・・
・遅延回路、３７・・・・・・アンドゲート、３８・・
・・・・共通回路ブロック、３９・・・・・・データバ
スバッファ、４０，４１・・・・・・データバス。
ブロック図、第２図は優先回路の構成を示すブロック図
、第３図は重畳防止回路の構成を示すブロック図、第４
図は本発明の制御信号の衝突防止回路の一実施例の構成
を示すブロック図、第５図ないし第８図はそれぞれ第４
図に示された制御信号の衝突防止回路における動作を説
明するタイムチャートである。 １ ・・・・・・優先回路、２・・・・・・重畳防止回
路、３・・・・・・チェック回路、４・・・・・・アン
ドゲート、５・・・・・・オア回路、６ ・・・・・・
インバータ、７・・・・・・アンドゲート、８ ・・・
・・・遅延回路、２１，２２・・・・・・入出力制御回
路、２３，２４・・・・・・衝突防止回路の部分をなす
ブロック、２５・・・・・・応答制御回路、２６，２７
・・・・・・モノステーブルマルチバイブレータ（モノ
マルチ）、２８，２９・・・・・・フリップフロップ（
Ｆ．Ｆ）、３０・・・・・・ナンドゲート、３１・・・
・・・インバータ、３２，３３・・・・・・アンドゲー
ト、３４・・・・・・応答制御回路、３５・・・・・・
Ｄ形フリップフロップ（Ｄ−Ｆ・Ｆ）、３６・・・・・
・遅延回路、３７・・・・・・アンドゲート、３８・・
・・・・共通回路ブロック、３９・・・・・・データバ
スバッファ、４０，４１・・・・・・データバス。
Claims (1)
- １ 複数の回路ブロツクから共通の回路ブロックを非同
期でそれぞれ独立にアクセスする場合におけるアクセス
信号の衝突を防止する回路において、優先度の高い回路
ブロックからのアクセス信号入力によつてリセットし一
定時間後ｔ＿１後にセットする第１のフリップフロップ
と、優先度の高い回路ブロックからアクセス信号入力が
生じたとき優先度の低い回路ブロックからのアクセス信
号入力がないことを条件として一定時間ｔ＿３遅れて出
力を発生する第１の手段と、該第１の手段の出力がない
とき優先度の低い回路ブロックのアクセス信号入力の発
生によつてリセットし該第１の手段の出力があるとき優
先度の低い回路ブロツクからのアクセス信号入力の発生
から一定時間ｔ＿２（但しｔ＿１＞ｔ＿２、ｔ＿２≧ｔ
＿３）後にセットする第２のフリップフロップと、前記
第１のフリップフロップの出力と第２のフリップフロッ
プの出力とのアンドをとつて出力を発生する第２の手段
とを具え、前記第１の手段の出力を優先度の高い回路ブ
ロックからのアクセス信号出力とし前記第２の手段の出
力を優先度の低い回路ブロックからのアクセス信号出力
として共通回路ブロックをアクセスすることを特徴とす
る制御信号の衝突防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21210181A JPS6048792B2 (ja) | 1981-12-30 | 1981-12-30 | 制御信号の衝突防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21210181A JPS6048792B2 (ja) | 1981-12-30 | 1981-12-30 | 制御信号の衝突防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58117020A JPS58117020A (ja) | 1983-07-12 |
| JPS6048792B2 true JPS6048792B2 (ja) | 1985-10-29 |
Family
ID=16616893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21210181A Expired JPS6048792B2 (ja) | 1981-12-30 | 1981-12-30 | 制御信号の衝突防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048792B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188707U (ja) * | 1985-05-20 | 1986-11-25 |
-
1981
- 1981-12-30 JP JP21210181A patent/JPS6048792B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188707U (ja) * | 1985-05-20 | 1986-11-25 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58117020A (ja) | 1983-07-12 |
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