JPH0261754A - 共有資源の占有制御方式 - Google Patents
共有資源の占有制御方式Info
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- JPH0261754A JPH0261754A JP21315388A JP21315388A JPH0261754A JP H0261754 A JPH0261754 A JP H0261754A JP 21315388 A JP21315388 A JP 21315388A JP 21315388 A JP21315388 A JP 21315388A JP H0261754 A JPH0261754 A JP H0261754A
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- 230000007246 mechanism Effects 0.000 claims abstract description 22
- 230000006870 function Effects 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 9
- 230000002401 inhibitory effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 230000008859 change Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［ＩＲ１要］
マルチ構成をもつ任意の処理装置に共有資源の利用を占
有させる共有資源の占有制御方式に関し、バスロック別
能を使用することなく共有資源の利用を占有できること
を目的とし、 共通バスに共有資源制御機構を接続し、この共有資源制
御機構には、セマフォ領域を獲得するためのアクセス権
をセット又はリセットするセマフォ獲得ビットを処理装
置毎に設け、特定の処理装置が対応するセマフォ獲得ビ
ットをセットした際には、他の処理装置による対応する
セマフォ獲得ビットのセットを禁止するように構成する
。
有させる共有資源の占有制御方式に関し、バスロック別
能を使用することなく共有資源の利用を占有できること
を目的とし、 共通バスに共有資源制御機構を接続し、この共有資源制
御機構には、セマフォ領域を獲得するためのアクセス権
をセット又はリセットするセマフォ獲得ビットを処理装
置毎に設け、特定の処理装置が対応するセマフォ獲得ビ
ットをセットした際には、他の処理装置による対応する
セマフォ獲得ビットのセットを禁止するように構成する
。
［産業上の利用分野コ
本発明は、マルチ構成をもつ任意の処理装置に共有資源
の使用を占有させる共有資源の占有制御方式に関する。
の使用を占有させる共有資源の占有制御方式に関する。
マルチＣＰＵ構成により共有資源を利用するシステムに
あっては、特定のＣＰＵが共有資源を使用する際には他
のＣＰＵによる共用資源の使用を禁止するため、セマフ
ォ制御に基づく占有制御が行なわれている。
あっては、特定のＣＰＵが共有資源を使用する際には他
のＣＰＵによる共用資源の使用を禁止するため、セマフ
ォ制御に基づく占有制御が行なわれている。
このセマフォ制御にあっては、一般にバスロック機能が
使用され、共用資源を利用しようとするＣＰＵはまずバ
スロックを確保することで他のＣＰＵによるセマフォ領
域の同時アクセスを禁止し、このバスロック状態で共通
メモリに確保された共用資源のセマフォ領域を獲得する
ことにより共有資源の使用を占有するようにしている。
使用され、共用資源を利用しようとするＣＰＵはまずバ
スロックを確保することで他のＣＰＵによるセマフォ領
域の同時アクセスを禁止し、このバスロック状態で共通
メモリに確保された共用資源のセマフォ領域を獲得する
ことにより共有資源の使用を占有するようにしている。
ところが、従来のシングルｃｐｕｗ成のシステムにあっ
ては、通常、バスロック機能が設けられておらず、この
ようなシングルＣＰＵ構成のシステムをマルチＣＰＵ構
成にシステム変更しようとする場合には、バスロック機
能を必要とすることなく共有資源の占有制御ができるこ
とが望まれる。
ては、通常、バスロック機能が設けられておらず、この
ようなシングルＣＰＵ構成のシステムをマルチＣＰＵ構
成にシステム変更しようとする場合には、バスロック機
能を必要とすることなく共有資源の占有制御ができるこ
とが望まれる。
［従来の技術］
第４図は従来のマルチＣＰＵ構成をとるシステムにおけ
る占有制御方式の構成図である。
る占有制御方式の構成図である。
第４図は２ＣＰＵ構成を例にとっており、ＣＰＵ１０−
１．１０−２、共有資源１２、セマフォ領域１４を備え
た共通メモリ１６が共通バス１８を介して接続され、共
通バス１８にはバスアービタ２４が設けられ、更にバス
アービタ２４とＣＰＵ１０−１．１０−２の間にバスロ
ック制御線２６が設けられている。
１．１０−２、共有資源１２、セマフォ領域１４を備え
た共通メモリ１６が共通バス１８を介して接続され、共
通バス１８にはバスアービタ２４が設けられ、更にバス
アービタ２４とＣＰＵ１０−１．１０−２の間にバスロ
ック制御線２６が設けられている。
このような従来のマルチＣＰＵシステムにおける共用資
源の占有制御は、第５図のタイミングチャートに示すよ
うに、例えばＣＰＵ１０−１が共有資源１２を利用しよ
うとした場合、まずバスアービタ２４にバスロック信号
を送出する。ＣＰＵ１０−１からのバスロック信号を受
けたバスアービタ２４は、バスロック信号の送出中は他
のＣＰｔＪｌｏ−２のバス使用を禁止する。
源の占有制御は、第５図のタイミングチャートに示すよ
うに、例えばＣＰＵ１０−１が共有資源１２を利用しよ
うとした場合、まずバスアービタ２４にバスロック信号
を送出する。ＣＰＵ１０−１からのバスロック信号を受
けたバスアービタ２４は、バスロック信号の送出中は他
のＣＰｔＪｌｏ−２のバス使用を禁止する。
このバスロック状態でＣＰＵｌ０−１は共通メモリ１６
のセマフォ領域１４をリードし、もしセマフォ領域がリ
セット状態、即ち他のＣＰＵ１０２によるセマフォ領域
の獲得が行なわれていなければ、セマフォ領域１４を確
保するセマフォライトを行なって共有資源１２を使用す
る占有権を獲’＋Ｆｊシ、その結果、両方のＣＰＵ１０
−１．１０＝２が同時に共用資源１２を利用してしまう
ことを禁止できる。
のセマフォ領域１４をリードし、もしセマフォ領域がリ
セット状態、即ち他のＣＰＵ１０２によるセマフォ領域
の獲得が行なわれていなければ、セマフォ領域１４を確
保するセマフォライトを行なって共有資源１２を使用す
る占有権を獲’＋Ｆｊシ、その結果、両方のＣＰＵ１０
−１．１０＝２が同時に共用資源１２を利用してしまう
ことを禁止できる。
勿論、ＣＰＵ１０−２が共有資源を使用したい場合には
、同様にしてバスロックを行なった後に共通メモリ１６
のセマフォ領域１４のリード、ライトによって共用資源
１２の利用を占有する占有権を獲得するようになる。
、同様にしてバスロックを行なった後に共通メモリ１６
のセマフォ領域１４のリード、ライトによって共用資源
１２の利用を占有する占有権を獲得するようになる。
［発明が解決しようとする課題］
しかしながら、装置の開発段階ではシングルＣＰＵしか
考慮していないシステムにあっては、バス仕様としてバ
スロック機能を持っていないシステムが多々あり、この
ようなバスロック機能を持たないシステムに対し将来、
性能向上のためにマルチＣＰＵ構成をとろうとした場合
、バスロック機能を持たせるためにバス仕様を変更して
しまうと、従来から使用していたＣＰＵ、各種チャンネ
ル及びバスアービタの全てを変更することが必要となり
、多大な時間と費用がかかるという問題があった。
考慮していないシステムにあっては、バス仕様としてバ
スロック機能を持っていないシステムが多々あり、この
ようなバスロック機能を持たないシステムに対し将来、
性能向上のためにマルチＣＰＵ構成をとろうとした場合
、バスロック機能を持たせるためにバス仕様を変更して
しまうと、従来から使用していたＣＰＵ、各種チャンネ
ル及びバスアービタの全てを変更することが必要となり
、多大な時間と費用がかかるという問題があった。
本発明は、このような従来の問題点に鑑みてなされたも
ので、バスロック機能を使用することなく共有資源の利
用を占有することのできる共有資源の占有制御方式を提
供することを目的とする。
ので、バスロック機能を使用することなく共有資源の利
用を占有することのできる共有資源の占有制御方式を提
供することを目的とする。
［課題を解決するための手段］
第１図は本発明の原理説明図である。
第１図において、まず本発明は、複数の処理装置（ＣＰ
Ｕ）１０−１．１０−２、処理装置１０−２．１０−２
で共通に利用する共有資源１２−１〜１２−ｎ 、及び
共有資源１２〜１〜１２−ｎ毎のセマフォ領域１４−１
〜１４−〇を備えた共通メモリ１６を共通バスを介して
接続したバスロック機能を持たないシステムを対象とす
る。
Ｕ）１０−１．１０−２、処理装置１０−２．１０−２
で共通に利用する共有資源１２−１〜１２−ｎ 、及び
共有資源１２〜１〜１２−ｎ毎のセマフォ領域１４−１
〜１４−〇を備えた共通メモリ１６を共通バスを介して
接続したバスロック機能を持たないシステムを対象とす
る。
このようなバスロック機能をもたないシステム（マルチ
ＣＰＵ構成）について、本発明にあっては、共有資源１
２−１〜１２−ｎの占有制御を行なう共有資源制御機構
２０を共通バス１８に接続し、この共有資源制御機構１
Ｂには、処理装置１０−１．１０−２毎にセマフォ領域
１４−１〜１４−ｎｔＡ；Ｍ得するためのアクセス権利
をセット又はリセットするセマフォ獲得ビット２２−１
．２２−２を設ける。
ＣＰＵ構成）について、本発明にあっては、共有資源１
２−１〜１２−ｎの占有制御を行なう共有資源制御機構
２０を共通バス１８に接続し、この共有資源制御機構１
Ｂには、処理装置１０−１．１０−２毎にセマフォ領域
１４−１〜１４−ｎｔＡ；Ｍ得するためのアクセス権利
をセット又はリセットするセマフォ獲得ビット２２−１
．２２−２を設ける。
そして、任意の処理装置、例えば処理装置１０−１が共
有資源利用するためにセマフォ獲得ビット２２−１をセ
ットした際には、他の処理装置１０−２によるセマフォ
獲得ビット２２−２のセットを禁止し、処理装置１０−
１に共有資源の使用を占有させるように構成する。
有資源利用するためにセマフォ獲得ビット２２−１をセ
ットした際には、他の処理装置１０−２によるセマフォ
獲得ビット２２−２のセットを禁止し、処理装置１０−
１に共有資源の使用を占有させるように構成する。
［作用］
このような構成を備えた本発明の共有資源の占有制御方
式にあっては、共用資源を利用しようとする処理装置は
、まず共用資源制御機構に設けられたセマフォ獲得ビッ
トをセットし、セマフォ領域を獲得するためのアクセス
権利を得る。このように共用資源制御機構に設けた特定
のセマフォ獲得ビットがセットされると、他の処理装置
に対応したセマフｔ’Ｗ＝得ビットのセットが禁止状態
となり、特定の処理装置に対してのみセマフォ領域を獲
１ｑするためのアクセス権が与えられることになる。
式にあっては、共用資源を利用しようとする処理装置は
、まず共用資源制御機構に設けられたセマフォ獲得ビッ
トをセットし、セマフォ領域を獲得するためのアクセス
権利を得る。このように共用資源制御機構に設けた特定
のセマフォ獲得ビットがセットされると、他の処理装置
に対応したセマフｔ’Ｗ＝得ビットのセットが禁止状態
となり、特定の処理装置に対してのみセマフォ領域を獲
１ｑするためのアクセス権が与えられることになる。
従って、バスロック機能をもたないマルチＣＰＵ構成の
システムであっても、同時に複数の処理装置により共有
資源を利用することを禁止でき、更にシングルＣＰＵ構
成のシステムをマルチＣＰＵ構成にシステム変更する場
合にも、共用資源制御機構を新たに設けるだけで済み、
バス仕様の変更は不要になることから、作業時間の短縮
とコスｉ〜の低減を図ることができる。
システムであっても、同時に複数の処理装置により共有
資源を利用することを禁止でき、更にシングルＣＰＵ構
成のシステムをマルチＣＰＵ構成にシステム変更する場
合にも、共用資源制御機構を新たに設けるだけで済み、
バス仕様の変更は不要になることから、作業時間の短縮
とコスｉ〜の低減を図ることができる。
［実施例］
第２図は本発明の一実施例を示した実施例構成図である
。
。
第２図において、この実施例は２ ＣＰ Ｕ 構成のシ
ステムを例にとっており、共通バス１８に対し２台の処
理装置としてのＣＰＵ１０−１．１０−２、複数の共有
資源１２−１．１２−２． ・・・１２−ｎ、共通メ
モリ１６が接続され、更に共通バス１８にはバス制御を
行なうためのバスアービタ２４が接続されており、この
システムにあってはバスロック機能はもっていない。
ステムを例にとっており、共通バス１８に対し２台の処
理装置としてのＣＰＵ１０−１．１０−２、複数の共有
資源１２−１．１２−２． ・・・１２−ｎ、共通メ
モリ１６が接続され、更に共通バス１８にはバス制御を
行なうためのバスアービタ２４が接続されており、この
システムにあってはバスロック機能はもっていない。
共通メモリ１６にはセマフォ領域１４が設けられ、セマ
フォ領域１４内に共有資源１２−１〜１２−ｎ毎のセマ
フォ領域１４−１〜１４−ｎを確保している。
フォ領域１４内に共有資源１２−１〜１２−ｎ毎のセマ
フォ領域１４−１〜１４−ｎを確保している。
このようなバスロック機能をもたないマルチＣＰＵ構成
のシステムに対し本発明にあっては、新たに共通バス１
８に共有資源制御機構２０を接続している。
のシステムに対し本発明にあっては、新たに共通バス１
８に共有資源制御機構２０を接続している。
共有資源制御機構２０には、共通メモリ１６に設けたセ
マフォ領域１４を獲得するためのアクセス権をセット又
はリセットするセマフォ獲得ビットを作りだすためＣＰ
Ｕ１０−１．１０−２に対応してＪＫ−ＦＦ３０，３２
が設けられる。
マフォ領域１４を獲得するためのアクセス権をセット又
はリセットするセマフォ獲得ビットを作りだすためＣＰ
Ｕ１０−１．１０−２に対応してＪＫ−ＦＦ３０，３２
が設けられる。
また、共有資源制御機構２０にはＣＰＵ１０−１．１０
−２との間でデータ転送を行なうためのバストランシー
バ４６が設けられ、パストランシーバ４６はＣＰＵ１０
−１に対応した入出力ポートＰ１とＣＰＵ１０−２に対
応した入出カポ−１〜Ｐ２を有する。
−２との間でデータ転送を行なうためのバストランシー
バ４６が設けられ、パストランシーバ４６はＣＰＵ１０
−１に対応した入出力ポートＰ１とＣＰＵ１０−２に対
応した入出カポ−１〜Ｐ２を有する。
ＣＰＵｌ０−１に対応して設けたＪＫ−ＦＦ３０のＪ端
子にはＡＮＤゲート３４の出力が接続され、またＫ Ｄ
ｉ子にはＡＮＤゲート３６の出力が接続される。ＡＮＤ
ゲー１へ３４にはパストランシーバ４６の入出力ポート
Ｐ１、ライトアクセス信号、更にＣＰＵ１０−２に対応
したＪＫ−ＦＦ３２のＱ出力が接続される。またＡＮＤ
ゲー１〜３６にはパストランシーバ４６の入出力ポート
Ｐ１をインバータ３８で反転して入力接続すると共にラ
イトアクセス信号が入力される。
子にはＡＮＤゲート３４の出力が接続され、またＫ Ｄ
ｉ子にはＡＮＤゲート３６の出力が接続される。ＡＮＤ
ゲー１へ３４にはパストランシーバ４６の入出力ポート
Ｐ１、ライトアクセス信号、更にＣＰＵ１０−２に対応
したＪＫ−ＦＦ３２のＱ出力が接続される。またＡＮＤ
ゲー１〜３６にはパストランシーバ４６の入出力ポート
Ｐ１をインバータ３８で反転して入力接続すると共にラ
イトアクセス信号が入力される。
一方、ＣＰＵｌ０−２に対応したＪＫ−ＦＦ３２につい
てもＪ端子にＡＮＤゲート４０の出力が接続され、Ｋ端
子にはＡＮＤゲート４２の出力が接続される。ＡＮＤゲ
ート４２はバストランシーバ４６の入出力ポートＰ２、
ライトアクセス信号及びＣＰＵ１０−１に対応したＪＫ
−ＦＦ３０の０出力が接続される。
てもＪ端子にＡＮＤゲート４０の出力が接続され、Ｋ端
子にはＡＮＤゲート４２の出力が接続される。ＡＮＤゲ
ート４２はバストランシーバ４６の入出力ポートＰ２、
ライトアクセス信号及びＣＰＵ１０−１に対応したＪＫ
−ＦＦ３０の０出力が接続される。
また、ＡＮＤゲート４２にはライトアクセス信号とバス
トランシーバ４６の入出力ポートＰ２をインバータ４４
で反転して入力接続している。
トランシーバ４６の入出力ポートＰ２をインバータ４４
で反転して入力接続している。
更に、ＪＫ−ＦＦ３０．３２のＱ出力はドライバ４８に
入力接続され、ドライバ４８に対しては更にリードアク
セス信号が反転入力される。ドライバ４８はリードアク
セス信号を受けた際にＪＫ−ＦＦ３０，３２のＱ出力を
パストランシーバ４６に出力し、ＦＦ３０，３２のセッ
ト又はリセット状態を対応するＣＰＵ１０−１．１０−
２に通知するようになる。尚、共有資源制御袋＠２０に
おいて、ＡＮＤゲート３４．４０及びドライバ４８に対
しライトアクセス信号、リードアクセス信号を発生する
アドレスデコーダ、ライトタイミング発生回路、リード
タイミング発生回路等は省略しており、これらの回路は
通常のライト又はリードアクセスに使用される回路と同
じ周知の回路が使用される。
入力接続され、ドライバ４８に対しては更にリードアク
セス信号が反転入力される。ドライバ４８はリードアク
セス信号を受けた際にＪＫ−ＦＦ３０，３２のＱ出力を
パストランシーバ４６に出力し、ＦＦ３０，３２のセッ
ト又はリセット状態を対応するＣＰＵ１０−１．１０−
２に通知するようになる。尚、共有資源制御袋＠２０に
おいて、ＡＮＤゲート３４．４０及びドライバ４８に対
しライトアクセス信号、リードアクセス信号を発生する
アドレスデコーダ、ライトタイミング発生回路、リード
タイミング発生回路等は省略しており、これらの回路は
通常のライト又はリードアクセスに使用される回路と同
じ周知の回路が使用される。
次に、第３Ａ図の動作フロー図を参照して第２図の実施
例による本発明の占有制御を説明する。
例による本発明の占有制御を説明する。
今、ＣＰＵ１０−１が例えば共有資源１２−１を利用し
ようとしたとすると、ＣＰＵｌ０−１はステップＳ１で
共有資源制御機構２０の対応するセマフォ獲得ビットを
セットする。即ち、ＣＰＵ１０−１は共通バス１８を介
して共有資源制御機構２０をアクセスし、このＣＰＵｌ
０−１によるアクセスを受けてバス１〜ランシーバ４６
の入出力ポートＰ１が「１」となり、同時に不図示のア
ドレスデコーダ及びライトタイミング発生回路によって
「１」となるライトアクセス信号がＡＮＤゲート３４に
対し出力される。このためＣＰＵ１０−１に対応して設
けたセマフォ獲得ビット用のＪＫ−ＦＦ３０が所定のク
ロックタイミングでセットされ、Ｑ＝１．Ｏ＝Ｏとなる
。
ようとしたとすると、ＣＰＵｌ０−１はステップＳ１で
共有資源制御機構２０の対応するセマフォ獲得ビットを
セットする。即ち、ＣＰＵ１０−１は共通バス１８を介
して共有資源制御機構２０をアクセスし、このＣＰＵｌ
０−１によるアクセスを受けてバス１〜ランシーバ４６
の入出力ポートＰ１が「１」となり、同時に不図示のア
ドレスデコーダ及びライトタイミング発生回路によって
「１」となるライトアクセス信号がＡＮＤゲート３４に
対し出力される。このためＣＰＵ１０−１に対応して設
けたセマフォ獲得ビット用のＪＫ−ＦＦ３０が所定のク
ロックタイミングでセットされ、Ｑ＝１．Ｏ＝Ｏとなる
。
続いて、ＣＰＵｌ０−１はステップＳ２でＪＫ−ＦＦ３
０にセットされたセマフォ獲得ビットをリードするリー
ドアクセスを行なう。即ち、ＣＰＵ１０−１のリードア
クセスを受けて共有資源制御機構２０に設けた不図示の
アドレスデコーダ及びリードタイミング発生回路により
リードアクセス信号が発生されてドライバ４８に与えら
れ、ドライバ４８はこのときのＪＫ−ＦＦ３０のＱ出力
をパストランシーバの入出力ポートＰ１に出力し、ＣＰ
Ｕ１０−１に対しＪＫ−ＦＦがセット状態にあることを
通知するようになる。
０にセットされたセマフォ獲得ビットをリードするリー
ドアクセスを行なう。即ち、ＣＰＵ１０−１のリードア
クセスを受けて共有資源制御機構２０に設けた不図示の
アドレスデコーダ及びリードタイミング発生回路により
リードアクセス信号が発生されてドライバ４８に与えら
れ、ドライバ４８はこのときのＪＫ−ＦＦ３０のＱ出力
をパストランシーバの入出力ポートＰ１に出力し、ＣＰ
Ｕ１０−１に対しＪＫ−ＦＦがセット状態にあることを
通知するようになる。
続いて、ＣＰＵ１０−１はステップＳ３でＪＫ−ＦＦ３
０のセット確認、即ちセマフォ獲得ビットがセットされ
たことを確認すると、ステップＳ４に進んでセマフォ領
域のリードアクセスを行なう。
０のセット確認、即ちセマフォ獲得ビットがセットされ
たことを確認すると、ステップＳ４に進んでセマフォ領
域のリードアクセスを行なう。
このように共有資源制御機構２０に設けたＪＫ−ＦＦ３
０がＣＰＵｌ０−１によりセマフォ獲得ビットとなるセ
ット状態となった場合、ＪＫ−ＦＦ３０の０出力は０＝
ＯとなってＣＰＵ１０−２に対応して設けたＪＫ−ＦＦ
３２のＪ端子に対するＡＮＤゲート４０を禁止状態とし
、ＪＫ−ＦＦ３０のセット状態でＣＰＵ１０−２がセマ
フォ領域のアクセス権を獲得するためにＪＫ−ＦＦ３２
をセットしようとしても、ＡＮＤゲート４０が禁止状態
にあかれるためＪＫ−ＦＦ３２をセットすることができ
ず、セマフォ領域のアクセス権はＣＰＵ１０−１のみが
占有することになる。
０がＣＰＵｌ０−１によりセマフォ獲得ビットとなるセ
ット状態となった場合、ＪＫ−ＦＦ３０の０出力は０＝
ＯとなってＣＰＵ１０−２に対応して設けたＪＫ−ＦＦ
３２のＪ端子に対するＡＮＤゲート４０を禁止状態とし
、ＪＫ−ＦＦ３０のセット状態でＣＰＵ１０−２がセマ
フォ領域のアクセス権を獲得するためにＪＫ−ＦＦ３２
をセットしようとしても、ＡＮＤゲート４０が禁止状態
にあかれるためＪＫ−ＦＦ３２をセットすることができ
ず、セマフォ領域のアクセス権はＣＰＵ１０−１のみが
占有することになる。
ステップＳ４でＣＰＵ１０−１によるセマフォ領域１４
のリードアクセスが行なわれると、このときＣＰＵ１０
−１は共有資源１２−１を利用しようとしていることか
ら、セマフォ領域１４における共有資源１２−１のセマ
フォ領域１４−１をリードし、次のステップＳ５でセマ
フォ領域が他のＣＰＵ１０−２により獲得されているか
否か、即らセット状態にあるかりセラ１へ状態にあるか
をチエツクする。共′ＦＪ資源１２−１のセマフォ領域
１４−１がリセット状態にあれば次のステップＳ６に進
んでＣＰＵ１０−１は共有資源１２−１のセマフォ領域
１４−１をセットしくセマフォライト）、共有資源１２
−１を利用する占有権を獲得する。
のリードアクセスが行なわれると、このときＣＰＵ１０
−１は共有資源１２−１を利用しようとしていることか
ら、セマフォ領域１４における共有資源１２−１のセマ
フォ領域１４−１をリードし、次のステップＳ５でセマ
フォ領域が他のＣＰＵ１０−２により獲得されているか
否か、即らセット状態にあるかりセラ１へ状態にあるか
をチエツクする。共′ＦＪ資源１２−１のセマフォ領域
１４−１がリセット状態にあれば次のステップＳ６に進
んでＣＰＵ１０−１は共有資源１２−１のセマフォ領域
１４−１をセットしくセマフォライト）、共有資源１２
−１を利用する占有権を獲得する。
このようにして共有資源１２−１の利用を占有するため
のセマフォ領域１４−１のセットが行なわれたならば、
次のステップＳ７に進んで共有資源制御機構２０に対し
行なっていたセマフォ獲得ビットをリセットする。即ち
、ＣＰＵ１０−１は共有資源制御機構２０に対しセット
状態に必るＪＫ−ＦＦ３０をリセットするためのライト
アクセスを行ない、これによってパストランシーバ４６
の入出力ボートＰ１がｒＯＪになることがらＪＫ−ＦＦ
３０がリセットされ、セマフォＭ得ビットの獲得状態を
解除するようになる。
のセマフォ領域１４−１のセットが行なわれたならば、
次のステップＳ７に進んで共有資源制御機構２０に対し
行なっていたセマフォ獲得ビットをリセットする。即ち
、ＣＰＵ１０−１は共有資源制御機構２０に対しセット
状態に必るＪＫ−ＦＦ３０をリセットするためのライト
アクセスを行ない、これによってパストランシーバ４６
の入出力ボートＰ１がｒＯＪになることがらＪＫ−ＦＦ
３０がリセットされ、セマフォＭ得ビットの獲得状態を
解除するようになる。
続いて、ＣＰＵ１０−１はステップＳ８で占有権を獲得
した共有資源１２−１を使用し、ステップＳ９で共有資
源１２−１の使用終了が判別されるとステップ８１０に
進んで共有資源１２−１のセマフォ領域１４−１をリセ
ットする。
した共有資源１２−１を使用し、ステップＳ９で共有資
源１２−１の使用終了が判別されるとステップ８１０に
進んで共有資源１２−１のセマフォ領域１４−１をリセ
ットする。
ステップＳ７でＣＰＵｌ０−１か共有資源制御機構２０
に設けたＪＫ−ＦＦ３０をリセットしてセマフォ獲得ビ
ットを解除した後にあっては、他のＣＰＵ１０−２によ
るＪＫ−ＦＦ３２のセットによるセマフォ獲得ビットの
セット可能状態となり、このときＣＰＵ１０−２がＪ
Ｋ −Ｆ Ｆ３２をセットしてセマフォ領域１４のアク
セス権を獲得し、ＣＰＵｌ０−１で使用している同じ共
有資源１２−１のセマフォ領域１４−１をリードしたと
すると、この場合には共有資源１２−１のセマフォ領域
１４−１はＣＰＵ１０−１のセマフォライトにより占有
権が既に獲得されていることから、セマフォ領域のアク
セス権をＣＰＵ１０−２で確保できてもセマフォ領域１
４−１を獲得できないため、同−Ｌの共有資源１２−１
を同時に利用することは禁止される。
に設けたＪＫ−ＦＦ３０をリセットしてセマフォ獲得ビ
ットを解除した後にあっては、他のＣＰＵ１０−２によ
るＪＫ−ＦＦ３２のセットによるセマフォ獲得ビットの
セット可能状態となり、このときＣＰＵ１０−２がＪ
Ｋ −Ｆ Ｆ３２をセットしてセマフォ領域１４のアク
セス権を獲得し、ＣＰＵｌ０−１で使用している同じ共
有資源１２−１のセマフォ領域１４−１をリードしたと
すると、この場合には共有資源１２−１のセマフォ領域
１４−１はＣＰＵ１０−１のセマフォライトにより占有
権が既に獲得されていることから、セマフォ領域のアク
セス権をＣＰＵ１０−２で確保できてもセマフォ領域１
４−１を獲得できないため、同−Ｌの共有資源１２−１
を同時に利用することは禁止される。
勿論、ＣＰＵ１０−１が占有権を獲得していない他の共
有資源１２−２〜１２−ｎについては、ＣＰＵ１０−１
による占有権の獲得に影響されることなくＣＰＵ１０−
２によって共有資源１２−２〜１２−ｎのいずれかの占
有権を獲得して利用することができる。
有資源１２−２〜１２−ｎについては、ＣＰＵ１０−１
による占有権の獲得に影響されることなくＣＰＵ１０−
２によって共有資源１２−２〜１２−ｎのいずれかの占
有権を獲得して利用することができる。
尚、上記の実施例にあっては、槽数の共有資源１２−１
〜１２−ｎに対し独立に各ＣＰＵ１０−１．１０−２に
対応したセマフォ獲得ヒツト、即ちＪＫ−ＦＦ３０，３
２を備えた共有資源制御機構２０を設けているが、他の
実施例として、共有資源１２−１〜１２−ｎのそれぞれ
に共有資源制御機構２０に設けているセマフォ獲得ビッ
ト用のハードウェアを個別に設【プるようにしても良い
。
〜１２−ｎに対し独立に各ＣＰＵ１０−１．１０−２に
対応したセマフォ獲得ヒツト、即ちＪＫ−ＦＦ３０，３
２を備えた共有資源制御機構２０を設けているが、他の
実施例として、共有資源１２−１〜１２−ｎのそれぞれ
に共有資源制御機構２０に設けているセマフォ獲得ビッ
ト用のハードウェアを個別に設【プるようにしても良い
。
このように共有資源１２−１〜１２−ｎに共有資源制御
機構２０に設けていると同じ各ＣＰＵ １０−１．１０
−２毎のセマフォ獲得ビット用のハードウェアを設けた
場合には、共通メモリ１６に設けている共有資源１２−
１〜１２−ｎ毎のセマフォ領域１４−１〜１４−ｎを不
要とすることができる。
機構２０に設けていると同じ各ＣＰＵ １０−１．１０
−２毎のセマフォ獲得ビット用のハードウェアを設けた
場合には、共通メモリ１６に設けている共有資源１２−
１〜１２−ｎ毎のセマフォ領域１４−１〜１４−ｎを不
要とすることができる。
尚、第３Ａ図の８３及びＳ５のステップでは、第３Ｂ図
のようにそれぞれ他の処理をステップＳ１１で行なうか
（Ｓ３ステツプの場合）、またはステップ３１２でセマ
フォ獲得ビットをリセットし、ステップＳ１３で他の処
理を行ない（３５ステツプの場合）、その俊、Ｓ１ステ
ツプからヤり直すような制御にすることも可能である。
のようにそれぞれ他の処理をステップＳ１１で行なうか
（Ｓ３ステツプの場合）、またはステップ３１２でセマ
フォ獲得ビットをリセットし、ステップＳ１３で他の処
理を行ない（３５ステツプの場合）、その俊、Ｓ１ステ
ツプからヤり直すような制御にすることも可能である。
［発明の効果、］
以上説明してきたように本発明によれば、バスロック機
能を持たないマルチＣＰＵ構成のシステムでおっても、
他のｃＰＵに重複することなく共有資源の利用を占有す
ることができ、特にバスロック機能を持たないシングル
ＣＰＵＭＡ成のシステムをマルチＣＰＵ構成に変更する
システム変更を簡単且つ容易に行なうことができる。
能を持たないマルチＣＰＵ構成のシステムでおっても、
他のｃＰＵに重複することなく共有資源の利用を占有す
ることができ、特にバスロック機能を持たないシングル
ＣＰＵＭＡ成のシステムをマルチＣＰＵ構成に変更する
システム変更を簡単且つ容易に行なうことができる。
第１図は本発明の原理説明図；
第２図は本発明の実施例構成図；
第３Ａ図は本発明の占有制御の動作フロー図：第３Ｂ図
は本発明の他の占有制御の動作フロー図；第４図は従来
方式の構成図： 第５図は従来方式のタイミングチャートでおる。 図中、 １０−１．１０−２：処理装置（ＣＰＵ）１２−１〜１
２−ｎ：共有資源 １４．１４−１〜１４−ｎ：１４−ｎニセマフ：共通メ
モリ １８：共通バス ２０：共有資源制御機構 ２２−１．２２−２：セマフォ獲得ビット２４：バスア
ービタ ３０．３２ ：ＪＫ−ＦＦ （セマフォ獲得ビット用）
３４．３６．４０，４２ ：△ＮＤゲート３８．４４：
インバータ ４６：バストランシーバ ４８：ドライバ
は本発明の他の占有制御の動作フロー図；第４図は従来
方式の構成図： 第５図は従来方式のタイミングチャートでおる。 図中、 １０−１．１０−２：処理装置（ＣＰＵ）１２−１〜１
２−ｎ：共有資源 １４．１４−１〜１４−ｎ：１４−ｎニセマフ：共通メ
モリ １８：共通バス ２０：共有資源制御機構 ２２−１．２２−２：セマフォ獲得ビット２４：バスア
ービタ ３０．３２ ：ＪＫ−ＦＦ （セマフォ獲得ビット用）
３４．３６．４０，４２ ：△ＮＤゲート３８．４４：
インバータ ４６：バストランシーバ ４８：ドライバ
Claims (1)
- （１）複数の処理装置（１０−１、１０−２））、該処
理装置（１０−１、１０−２））で共有する共有資源（
１２−１〜１２−ｎ）及び前記共用資源（１２−１〜１
２−ｎ）毎のセマフォ領域（１４−〜１４−ｎ）を備え
た共通メモリ（１６）を共通バス（１８）を介して接続
したバスロック機能を持たないシステムに於いて、 前記共有資源（１２−１〜１２−ｂ）の占有制御を行な
う共有資源制御機構（１８）を前記共通バス（１８）に
接続し、該共用資源制御機構（２０）には、前記処理装
置（１０−１、１０−２）毎に前記セマフオ領域（１４
−１〜１４−ｎ）を獲得するためのアクセス権をセット
又はリセットするセマフオ獲得ビット（２２−１、２２
−２）を設け、 任意の処理装置が対応する前記セマフオ獲得ビットをセ
ットした際には、他の処理装置による他の対応するセマ
フォ獲得ビットのセットを禁止して特定の処理装置に共
有資源の使用を占有させることを特徴とする共有資源の
占有制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21315388A JPH0261754A (ja) | 1988-08-26 | 1988-08-26 | 共有資源の占有制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21315388A JPH0261754A (ja) | 1988-08-26 | 1988-08-26 | 共有資源の占有制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0261754A true JPH0261754A (ja) | 1990-03-01 |
Family
ID=16634445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21315388A Pending JPH0261754A (ja) | 1988-08-26 | 1988-08-26 | 共有資源の占有制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0261754A (ja) |
-
1988
- 1988-08-26 JP JP21315388A patent/JPH0261754A/ja active Pending
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