JPH06266609A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH06266609A JPH06266609A JP5110993A JP5110993A JPH06266609A JP H06266609 A JPH06266609 A JP H06266609A JP 5110993 A JP5110993 A JP 5110993A JP 5110993 A JP5110993 A JP 5110993A JP H06266609 A JPH06266609 A JP H06266609A
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- Japan
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- output
- microcomputer
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- read
- memory
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Abstract
(57)【要約】
【目的】 読み出し専用メモリからの出力信号が終了す
るまで、スレーブマイクロコンピュータへの出力状態と
ならない入出力回路を有するマイクロコンピュータを得
る。 【構成】 読み出し専用メモリ読み出し信号発生回路１
は遅延手段２と出力制御信号発生回路３を経由して入出
力回路５に接続する。読み出し専用メモリ読み出し信号
発生回路１は読み出し専用メモリ入力制御信号発生回路
４を経由して入出力回路５に接続する。
るまで、スレーブマイクロコンピュータへの出力状態と
ならない入出力回路を有するマイクロコンピュータを得
る。 【構成】 読み出し専用メモリ読み出し信号発生回路１
は遅延手段２と出力制御信号発生回路３を経由して入出
力回路５に接続する。読み出し専用メモリ読み出し信号
発生回路１は読み出し専用メモリ入力制御信号発生回路
４を経由して入出力回路５に接続する。
Description
【０００１】
【産業上の利用分野】この発明は同一の入出力回路で読
み出し専用メモリとの間および他のマイクロコンピュー
タとの間で信号のやりとりをするマイクロコンピュータ
に関する。
み出し専用メモリとの間および他のマイクロコンピュー
タとの間で信号のやりとりをするマイクロコンピュータ
に関する。
【０００２】
【従来の技術】従来の、読み出し専用メモリ１３との間
および他のマイクロコンピュータ１２（以下、スレーブ
マイクロコンピュータ１２とする）との間で信号のやり
取りをするマイクロコンピュータ１１（以下、マスター
マイクロコンピュータ１１とする）においては、読み出
し専用メモリ１３およびマスターマイクロコンピュータ
１１およびスレーブマイクロコンピュータ１２とを図２
のように接続する事が行われている。この時、マスター
マイクロコンピュータ１１の入出力回路削減のために図
４のような入出力回路を使い、読み出し専用メモリ１３
との間の入出力端子とスレーブマイクロコンピュータ１
２との間の入出力回路を兼用する事が知られていた。
および他のマイクロコンピュータ１２（以下、スレーブ
マイクロコンピュータ１２とする）との間で信号のやり
取りをするマイクロコンピュータ１１（以下、マスター
マイクロコンピュータ１１とする）においては、読み出
し専用メモリ１３およびマスターマイクロコンピュータ
１１およびスレーブマイクロコンピュータ１２とを図２
のように接続する事が行われている。この時、マスター
マイクロコンピュータ１１の入出力回路削減のために図
４のような入出力回路を使い、読み出し専用メモリ１３
との間の入出力端子とスレーブマイクロコンピュータ１
２との間の入出力回路を兼用する事が知られていた。
【０００３】
【発明が解決しようとする課題】しかし、従来のマイク
ロコンピュータでは、読み出し専用メモリへの読み出し
要求信号から読み出し専用メモリの出力信号との間に遅
延がある。マスターマイクロコンピュータ１１におい
て、読み出し専用メモリ１３からの入力状態の後にスレ
ーブマイクロコンピュータ１２への出力状態となる制御
をおこなった時、図６のようにマスターマイクロコンピ
ュータ１１の出力信号と読み出し専用メモリ１３の出力
信号が衝突してマイクロコンピュータシステムの誤動作
や破壊を起こすという課題を有していた。そこで、この
発明の目的は、マスターマイクロコンピュータ１１にお
いて、読み出し専用メモリ１３からの入力状態の後にス
レーブマイクロコンピュータ１２への出力状態となる制
御をおこなっても、読み出し専用メモリ１３からの出力
信号が終了するまで、マスターマイクロコンピュータ１
１からスレーブマイクロコンピュータ１２への出力状態
とならない入出力回路を有するマイクロコンピュータを
得ることにある。
ロコンピュータでは、読み出し専用メモリへの読み出し
要求信号から読み出し専用メモリの出力信号との間に遅
延がある。マスターマイクロコンピュータ１１におい
て、読み出し専用メモリ１３からの入力状態の後にスレ
ーブマイクロコンピュータ１２への出力状態となる制御
をおこなった時、図６のようにマスターマイクロコンピ
ュータ１１の出力信号と読み出し専用メモリ１３の出力
信号が衝突してマイクロコンピュータシステムの誤動作
や破壊を起こすという課題を有していた。そこで、この
発明の目的は、マスターマイクロコンピュータ１１にお
いて、読み出し専用メモリ１３からの入力状態の後にス
レーブマイクロコンピュータ１２への出力状態となる制
御をおこなっても、読み出し専用メモリ１３からの出力
信号が終了するまで、マスターマイクロコンピュータ１
１からスレーブマイクロコンピュータ１２への出力状態
とならない入出力回路を有するマイクロコンピュータを
得ることにある。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、この発明は、読み出し専用メモリからのデータ入力
状態から他のマイクロコンピュータへの出力状態へ入出
力回路を切り換える切り換え制御部６に、遅延手段２を
有する構成とした。
に、この発明は、読み出し専用メモリからのデータ入力
状態から他のマイクロコンピュータへの出力状態へ入出
力回路を切り換える切り換え制御部６に、遅延手段２を
有する構成とした。
【０００５】
【作用】上記のように構成された遅延機能を有するマイ
クロコンピュータにおいては、読み出し専用メモリから
のデータ入力状態から他のマイクロコンピュータへの出
力状態へ、入出力回路を切り換える切り換え制御がおこ
なわれても、遅延手段によって読み出し専用メモリから
の出力信号が終了するまで入出力回路の切り換えが遅延
される。これによって読み出し専用メモリから出力され
る信号とスレーブマイクロコンピュータへ出力する信号
との衝突を避ける事ができる。
クロコンピュータにおいては、読み出し専用メモリから
のデータ入力状態から他のマイクロコンピュータへの出
力状態へ、入出力回路を切り換える切り換え制御がおこ
なわれても、遅延手段によって読み出し専用メモリから
の出力信号が終了するまで入出力回路の切り換えが遅延
される。これによって読み出し専用メモリから出力され
る信号とスレーブマイクロコンピュータへ出力する信号
との衝突を避ける事ができる。
【０００６】
【実施例】以下に、この発明の実施例を図面に基づいて
説明する。図２は、この発明に係るマスターマイクロコ
ンピュータのシステムブロックである。マスターマイク
ロコンピュータ１１とスレーブマイクロコンピュータ１
２は、ハンドシェイク制御信号１４とデータバス１５で
接続されている。マスターマイクロコンピュータ１１と
読み出し専用メモリ１３は、読み出し要求信号１６とデ
ータバス１５で接続されている。マスターマイクロコン
ピュータ１１のデータバス１５との入出力端子は、スレ
ーブマイクロコンピュータ１２との間の入出力端子と読
み出し専用メモリ１３との間の入出力端子とが兼用であ
る。
説明する。図２は、この発明に係るマスターマイクロコ
ンピュータのシステムブロックである。マスターマイク
ロコンピュータ１１とスレーブマイクロコンピュータ１
２は、ハンドシェイク制御信号１４とデータバス１５で
接続されている。マスターマイクロコンピュータ１１と
読み出し専用メモリ１３は、読み出し要求信号１６とデ
ータバス１５で接続されている。マスターマイクロコン
ピュータ１１のデータバス１５との入出力端子は、スレ
ーブマイクロコンピュータ１２との間の入出力端子と読
み出し専用メモリ１３との間の入出力端子とが兼用であ
る。
【０００７】図３は、この発明に係るマスターマイクロ
コンピュータの入出力回路である。出力イネーブル信号
２１はＤラッチ２２のＤ入力に接続する。ラッチ信号２
３はＤラッチ２２のＧ入力に接続する。マスターマイク
ロコンピュータデータ出力選択信号２４はＡＮＤゲート
２５の入力に接続する。ストローブ信号２６はＡＮＤゲ
ート２５の入力に接続する。スレーブマイクロコンピュ
ータデータ入力選択信号２７はＡＮＤゲート２８の入力
に接続する。読み出し専用メモリデータ入力選択信号２
９はＡＮＤゲート３０の入力に接続する。Ｒｅａｄ／Ｗ
ｒｉｔｅ信号３１はＡＮＤゲート３０の入力とＡＮＤゲ
ート２８の入力とインバータ３２の入力に接続する。イ
ンバータ３２の出力はＡＮＤゲート２５の入力に接続す
る。遅延用クロック３３はＤ・ＦＦ３４のＣ入力に接続
する。ＡＮＤゲート２５の出力はＤラッチ２６のＧ入力
に接続する。
コンピュータの入出力回路である。出力イネーブル信号
２１はＤラッチ２２のＤ入力に接続する。ラッチ信号２
３はＤラッチ２２のＧ入力に接続する。マスターマイク
ロコンピュータデータ出力選択信号２４はＡＮＤゲート
２５の入力に接続する。ストローブ信号２６はＡＮＤゲ
ート２５の入力に接続する。スレーブマイクロコンピュ
ータデータ入力選択信号２７はＡＮＤゲート２８の入力
に接続する。読み出し専用メモリデータ入力選択信号２
９はＡＮＤゲート３０の入力に接続する。Ｒｅａｄ／Ｗ
ｒｉｔｅ信号３１はＡＮＤゲート３０の入力とＡＮＤゲ
ート２８の入力とインバータ３２の入力に接続する。イ
ンバータ３２の出力はＡＮＤゲート２５の入力に接続す
る。遅延用クロック３３はＤ・ＦＦ３４のＣ入力に接続
する。ＡＮＤゲート２５の出力はＤラッチ２６のＧ入力
に接続する。
【０００８】Ｄラッチ２２のＱ出力はＡＮＤゲート３５
の入力に接続する。Ｄラッチ２６のＱ出力は３ステート
バッファ３７の入力に接続する。ＡＮＤゲート２８の出
力は３ステートバッファ３９の出力イネーブル入力に接
続する。ＡＮＤゲート３０の出力は３ステートバッファ
４１の出力イネーブル入力と、ＮＯＲゲート４２の入力
とＤ・ＦＦ３４のＤ入力に接続する。Ｄ・ＦＦ３４のＱ
出力はＮＯＲゲート４２の入力に接続する。ＮＯＲゲー
ト４２の出力はＡＮＤゲート３５の入力に接続する。Ａ
ＮＤゲート３５の出力は３ステートバッファ３７の出力
イネーブル入力に接続する。入出力端子３８は３ステー
トバッファ３７の出力と、３ステートバッファ３９の入
力と、３ステートバッファ４１の入力に接続する。デー
タバス４０はＤラッチ３６のＤ入力と、３ステートバッ
ファ３９の出力と、３ステートバッファ４１の出力に接
続する。
の入力に接続する。Ｄラッチ２６のＱ出力は３ステート
バッファ３７の入力に接続する。ＡＮＤゲート２８の出
力は３ステートバッファ３９の出力イネーブル入力に接
続する。ＡＮＤゲート３０の出力は３ステートバッファ
４１の出力イネーブル入力と、ＮＯＲゲート４２の入力
とＤ・ＦＦ３４のＤ入力に接続する。Ｄ・ＦＦ３４のＱ
出力はＮＯＲゲート４２の入力に接続する。ＮＯＲゲー
ト４２の出力はＡＮＤゲート３５の入力に接続する。Ａ
ＮＤゲート３５の出力は３ステートバッファ３７の出力
イネーブル入力に接続する。入出力端子３８は３ステー
トバッファ３７の出力と、３ステートバッファ３９の入
力と、３ステートバッファ４１の入力に接続する。デー
タバス４０はＤラッチ３６のＤ入力と、３ステートバッ
ファ３９の出力と、３ステートバッファ４１の出力に接
続する。
【０００９】以下で本発明の動作について説明する。図
２のシステムにおいて、マスターマイクロコンピュータ
１１は読みだし要求信号を使って、読み出し専用メモリ
１３から信号を読み出す。また、マスターマイクロコン
ピュータ１１はハンドシェイク制御信号１４を制御に使
って、データバス１５を経由してスレーブマイクロコン
ピュータ１２と信号のやりとりをおこなう。読み出し専
用メモリ１３の出力は読み出し専用メモリ出力要求信号
１６に対して遅延してデータバス１５に出力する。マス
ターマイクロコンピュータ１１は読み出し専用メモリ１
３からの信号読み出し後直ちにスレーブマイクロコンピ
ュータ１２と信号のやりとりをおこなう。マスターマイ
クロコンピュータ１１が読み出し専用メモリ１３の信号
を読み出す状態に続いて、マスターマイクロコンピュー
タ１１がスレーブマイクロコンピュータ１２に信号を出
力する時、読み出し専用メモリ１３の出力信号がマスタ
ーマイクロコンピュータ１１の出力信号と衝突を起こ
す。
２のシステムにおいて、マスターマイクロコンピュータ
１１は読みだし要求信号を使って、読み出し専用メモリ
１３から信号を読み出す。また、マスターマイクロコン
ピュータ１１はハンドシェイク制御信号１４を制御に使
って、データバス１５を経由してスレーブマイクロコン
ピュータ１２と信号のやりとりをおこなう。読み出し専
用メモリ１３の出力は読み出し専用メモリ出力要求信号
１６に対して遅延してデータバス１５に出力する。マス
ターマイクロコンピュータ１１は読み出し専用メモリ１
３からの信号読み出し後直ちにスレーブマイクロコンピ
ュータ１２と信号のやりとりをおこなう。マスターマイ
クロコンピュータ１１が読み出し専用メモリ１３の信号
を読み出す状態に続いて、マスターマイクロコンピュー
タ１１がスレーブマイクロコンピュータ１２に信号を出
力する時、読み出し専用メモリ１３の出力信号がマスタ
ーマイクロコンピュータ１１の出力信号と衝突を起こ
す。
【００１０】そこで図３に示すようにＤ・ＦＦ３４とＮ
ＯＲゲート４２を用い、読み出し専用メモリ１３の出力
信号の遅延より大きな遅延を作る。マスターマイクロコ
ンピュータ１１は、読み出し専用メモリ１３が出力信号
をデータバス１５に出力した後、直ちにスレーブマイク
ロコンピュータ１２と信号のやりとりをおこなおうとし
ても、Ｄ・ＦＦ３４とＮＯＲゲート４２を用いて作った
遅延の間はデータバス１５に信号を出力しない。これに
より読み出し専用メモリ１３の出力信号がマスターマイ
クロコンピュータ１１の出力信号と衝突を起こすことを
避けられる。この動作を示したタイミングチャートが図
５である。
ＯＲゲート４２を用い、読み出し専用メモリ１３の出力
信号の遅延より大きな遅延を作る。マスターマイクロコ
ンピュータ１１は、読み出し専用メモリ１３が出力信号
をデータバス１５に出力した後、直ちにスレーブマイク
ロコンピュータ１２と信号のやりとりをおこなおうとし
ても、Ｄ・ＦＦ３４とＮＯＲゲート４２を用いて作った
遅延の間はデータバス１５に信号を出力しない。これに
より読み出し専用メモリ１３の出力信号がマスターマイ
クロコンピュータ１１の出力信号と衝突を起こすことを
避けられる。この動作を示したタイミングチャートが図
５である。
【００１１】以上において遅延手段はＤ・ＦＦ３４とＮ
ＯＲゲート４２とで構成したが、この構成に限ったもの
ではない。
ＯＲゲート４２とで構成したが、この構成に限ったもの
ではない。
【００１２】
【発明の効果】本発明の同一の入出力回路で読み出し専
用メモリとの間および他のマイクロコンピュータとの間
で信号のやりとりをするマイクロコンピュータにおい
て、読み出し専用メモリからのデータ入力状態から他の
マイクロコンピュータへのデータ出力状態へ入出力回路
を切り換える切り換え制御部に、遅延手段を有する構成
としたので、マスターマイクロコンピュータの出力信号
と読み出し専用メモリの出力信号が衝突してマイクロコ
ンピュータシステムが誤動作や破壊を起こさないという
効果を有する。
用メモリとの間および他のマイクロコンピュータとの間
で信号のやりとりをするマイクロコンピュータにおい
て、読み出し専用メモリからのデータ入力状態から他の
マイクロコンピュータへのデータ出力状態へ入出力回路
を切り換える切り換え制御部に、遅延手段を有する構成
としたので、マスターマイクロコンピュータの出力信号
と読み出し専用メモリの出力信号が衝突してマイクロコ
ンピュータシステムが誤動作や破壊を起こさないという
効果を有する。
【図１】本発明のマイクロコンピュータの入出力回路ブ
ロックの代表的な構成の一例を示す機能ブロック図であ
る。
ロックの代表的な構成の一例を示す機能ブロック図であ
る。
【図２】本発明に係るマイクロコンピュータシステムの
ブロック図である。
ブロック図である。
【図３】本発明のマイクロコンピュータの入出力回路ブ
ロックの実施例のロジック図である。
ロックの実施例のロジック図である。
【図４】従来のマイクロコンピュータの入出力回路ブロ
ックのロジック図である。
ックのロジック図である。
【図５】本発明に係るマイクロコンピュータシステムの
タイミングチャートである。
タイミングチャートである。
【図６】従来のマイクロコンピュータシステムのタイミ
ングチャートである。
ングチャートである。
１ 読み出し専用メモリ読み出し信号発生回路 ２ 遅延手段 ３ 出力制御信号発生回路 ４ 読み出し専用メモリ入力制御信号発生回路 ５ 入出力回路 ６ 切り換え制御部 ７ 入出力回路ブロック １１ マスターマイクロコンピュータ １２ スレーブマイクロコンピュータ １３ 読み出し専用メモリ １４ ハンドシェイク制御信号 １５ データバス １６ 読み出し専用メモリ出力要求信号 ２１ 出力イネーブル信号 ２２、３６ Ｄラッチ ２３ ラッチ信号 ２４ マスターマイクロコンピュータデータ出力選択信
号 ２５、２８、３０、３５ ＡＮＤゲート ２６ ストローブ信号 ２７ スレーブマイクロコンピュータデータ入力選択信
号 ２９ 読み出し専用メモリデータ入力選択信号 ３１ Ｒｅａｄ／Ｗｒｉｔｅ信号 ３２ インバータ ３３ 遅延用クロック ３４ Ｄ・ＦＦ ３７、３９、４１ ３ステートバッファ ３８ 入出力端子 ４０ 内部データバス ４２ ＮＯＲゲート ５１ 出力イネーブル信号 ５２、６３ Ｄラッチ ５３ ラッチ信号 ５４ マスターマイクロコンピュータデータ出力選択信
号 ５５、５８、６０ ＡＮＤゲート ５６ ストローブ信号 ５７ スレーブマイクロコンピュータデータ入力選択信
号 ５９ 読み出し専用メモリデータ入力選択信号 ６１ Ｒｅａｄ／Ｗｒｉｔｅ信号 ６２ データバス ６３ 入出力端子 ６４、６５、６６ ３ステートバッファ
号 ２５、２８、３０、３５ ＡＮＤゲート ２６ ストローブ信号 ２７ スレーブマイクロコンピュータデータ入力選択信
号 ２９ 読み出し専用メモリデータ入力選択信号 ３１ Ｒｅａｄ／Ｗｒｉｔｅ信号 ３２ インバータ ３３ 遅延用クロック ３４ Ｄ・ＦＦ ３７、３９、４１ ３ステートバッファ ３８ 入出力端子 ４０ 内部データバス ４２ ＮＯＲゲート ５１ 出力イネーブル信号 ５２、６３ Ｄラッチ ５３ ラッチ信号 ５４ マスターマイクロコンピュータデータ出力選択信
号 ５５、５８、６０ ＡＮＤゲート ５６ ストローブ信号 ５７ スレーブマイクロコンピュータデータ入力選択信
号 ５９ 読み出し専用メモリデータ入力選択信号 ６１ Ｒｅａｄ／Ｗｒｉｔｅ信号 ６２ データバス ６３ 入出力端子 ６４、６５、６６ ３ステートバッファ
Claims (1)
- 【請求項１】 同一の入出力回路を使用して読み出し専
用メモリとの間および他のマイクロコンピュータとの間
で信号のやりとりをするマイクロコンピュータにおい
て、読み出し専用メモリからのデータ入力状態から他の
マイクロコンピュータへの出力状態へ入出力回路を切り
換える切り換え制御部６に遅延手段２を有することを特
徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5110993A JPH06266609A (ja) | 1993-03-11 | 1993-03-11 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5110993A JPH06266609A (ja) | 1993-03-11 | 1993-03-11 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06266609A true JPH06266609A (ja) | 1994-09-22 |
Family
ID=12877643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5110993A Pending JPH06266609A (ja) | 1993-03-11 | 1993-03-11 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06266609A (ja) |
-
1993
- 1993-03-11 JP JP5110993A patent/JPH06266609A/ja active Pending
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