KR200334823Y1 - 칼럼어드레스스트로브제어회로 - Google Patents

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Abstract

본 고안은 칼럼 어드레스 스트로브 제어 회로에 관한 것으로, 종래 에스디램(SDRAM)에 있어서 칼럼 어드레스 스트로브 대기(Column address strobe Latency)신호에 의해 복수의 래치부를 통과하는 동안 원하지 않는 시간적인 지연이 발생함으로써, 상기 에스디램의 속도가 저하되어 효율이 떨어지는 문제점이 있었다. 따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 칼럼 어드레스 스트로브 대기신호에 따라 별도의 데이터 이동 경로를 갖음으로써, 복수의 래치를 통과시 발생되는 지연을 제거하여 에스디램의 속도 저하를 방지하고, 효율을 향상시키는 효과가 있다.

Description

칼럼 어드레스 스트로브 제어 회로
본 고안은 칼럼 어드레스 스트로브 제어 회로에 관한 것으로, 특히 에스디램(SDRAM)에 있어서 칼럼 어드레스 스트로브 대기신호에 따라 통과하는 래치부의 수를 줄여 속도를 향상시킨 칼럼 어드레스 스트로브 제어회로에 관한 것이다.
일반적인 칼럼 어드레스 스트로브 대기(Column address strobe Latency)(이하 "CL"이라함)신호 제어 회로는 상기 CL신호에 따라 데이터를 래치시켰다 내보내는 파이프라인(Pipeline) 제어방식으로, 상기 CL신호 모드가 1인 경우 입력데이터를 지연없이 출력하고, 상기 CL신호 모드가 2인 경우 입력데이터를 한 클럭 지연시켜 출력하는 방식을 이용한다.
도 1은 종래의 칼럼 어드레스 스트로브 제어 회로도로서, 이에 도시된 바와 같이 CL신호(CL)를 입력받아 제1,제2,제3 제어신호(CTL1),(CTL2),(CTL3)를 출력하는 제어부(10)와; 상기 제어부(10)의 제1 제어신호(CTL1)를 반전단자에 입력받아 매트(MAT)(미도시)로부터 입력단(IN)을 통해 들어오는 데이터를 래치하여 출력하는 제1 래치부(20)와; 상기 제어부(10)의 제2 제어신호(CTL2)를 반전단자에 입력받아 상기 제1 래치부(20)의 출력데이터를 래치하여 출력하는 제2 래치부(30)와; 상기 제어부(10)의 제3 제어신호(CTL3)를 반전단자에 입력받아 상기 제2 래치부(30)의 출력데이터를 래치하여 최종 출력단(OUT)으로 출력하는 제3 래치부(40)로 구성된다.
도 2는 도 1의 래치부의 구성을 보인 회로도로서, 이에 도시된 바와 같이 제어신호(CTL)를 반전하여 출력하는 제1 인버터(21)와; 제어신호(CTL)를 반전단자에 입력받아 입력단(D)의 데이터를 반전하여 출력하는 제1 삼상 인버터(22)와; 상기 제1 인버터(21)에 의해 반전된 제어신호(CTL)를 반전단자에 입력받아 상기 제1 삼상 인버터(22)의 출력단의 출력데이터를 반전하여 그의 입력단으로 출력하는 제2 삼상 인버터(23)와; 상기 제1 삼상 인버터(22)의 출력데이터를 반전하여 최종출력(Q)으로 출력하는 제2 인버터(24)로 구성되며, 이와 같이 구성된 종래의 일실시예의 동작 및 작용효과를 상세히 설명하면 다음과 같다.
도 1에서 제어부(10)에 인가되는 CL신호(CL) 모드가 1인 경우, 상기 제어부(10)는 제1,제2,제3 제어신호(CTL1),(CTL2),(CTL3)를 전부 인에이블상태로 출력하므로, 입력단(IN)으로 들어오는 데이터는 제1,제2,제3 래치부(20),(30),(40)를 통과하여 바로 최종 출력단(OUT)으로 출력된다.
상기 제어부(10)에 인가되는 CL신호(CL) 모드가 2인 경우, 상기 제어부(10)는 제1,제2 제어신호(CTL1),(CTL2)를 인에이블상태로 출력하여 상기 제1,제2 래치부(20),(30)는 입력단(IN)에서 들어오는 데이터를 통과시킴과 아울러 상기 제어부(10)는 클럭에 맞추어 인에이블과 디스에이블을 반복하는 제3 제어신호(CTL3)를 출력하여 그 제어신호(CTL3)를 반전단자로 입력받은 상기 제3 래치부(40)는 상기 제1,제2 래치부(20),(30)를 통과한 입력 데이터를 한 클럭 지연시켜 상기 최종 출력단(OUT)으로 출력한다.
상기 제어부(10)에 인가되는 CL신호(CL) 모드가 3인 경우, 상기 제어부(10)의 제1 제어신호(CTL1)는 인에이블이 되어 상기 입력단(IN)으로 입력되는 데이터는 제1 래치부(20)를 통과하고, 상기 제2,제3 래치부(30),(40)는 클럭에 맞추어 인에이블과 디스에이블을 반복 동작하도록 상기 제어부(10)의 제2,제3 제어신호(CTL2),(CTL3)를 반전단자에 각기 입력받고, 상기 제1 래치부(20)를 통과한 입력데이터를 우선 제2 래치부(30)에서 한 클럭 지연시켜 출력하면, 그 출력데이터를 입력받은 제3 래치부(40)에서 다시 한 클럭 지연시켜 상기 최종 출력단(OUT)으로 출력한다.
상기 제어부(10)에 인가되는 CL신호(CL) 모드가 4인 경우, 클럭에 맞추어 인에이블과 디스에이블을 반복 동작하는 상기 제어부(10)의 제1,제2,제3 제어신호(CTL1),(CTL2),(CTL3)를 반전단자에 입력받은 상기 제1,제2,제3 래치부(20),(30),(40)가 동작하므로, 상기 입력단(IN)으로 들어오는 데이터는 제1,제2,제3 래치부(20),(30),(40)에서 각기 한 클럭씩 지연시켜 상기 최종 출력단(OUT)으로 출력한다.
상기와 같이 종래 에스디램(SDRAM)에 있어서 칼럼 어드레스 스트로브 대기 신호에 의해 복수의 래치부를 통과하는 동안 원하지 않는 시간적인 지연이 발생함으로써, 상기 에스디램의 속도가 저하되어 효율이 떨어지는 문제점이 있었다.
따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 칼럼 어드레스 스트로브 대기신호에 따라 별도의 데이터 경로를 갖도록 하여 통과하는 래치의 수를 줄여 속도를 향상시킨 칼럼 어드레스 스트로브 제어 회로를 제공함에 그 목적이 있다.
도 1은 종래의 칼럼 어드레스 스트로브 제어 회로도.
도 2는 도 1의 래치부의 구성을 보인 회로도.
도 3은 본 고안 칼럼 어드레스 스트로브 제어 회로도.
도 4는 도 3의 래치부의 구성을 보인 회로도.
***도면의 주요 부분에 대한 부호의 설명***
100 : 제어부 110,120,130,140 : 래치부
111 : 인버터 112,113 : 삼상 인버터
104 : 부정합게이트 150 : 셀렉터부
상기와 같은 목적을 달성하기 위한 본 고안은 칼럼 어드레스 스트로브 대기 신호를 입력받아 제1,제2,제3 제어신호와 제1,제2 칼럼 어드레스 스트로브 대기 선택신호를 출력하는 제어부와; 상기 제어부의 제1 제어신호와 제2 칼럼 어드레스 스트로브 대기 선택신호를 각각 반전단자와 반전인에이블단자로 입력받아 입력단으로 들어오는 입력데이터를 래치하여 출력하는 제1 래치부와; 상기 제어부의 제2 제어신호와 제2 칼럼 어드레스 스트로브 대기 선택신호를 각각 반전단자와 반전인에이블단자로 입력받아 상기 제1 래치부의 출력데이터를 래치하여 출력하는 제2 래치부와; 상기 제어부의 제3 제어신호와 제2 칼럼 어드레스 스트로브 대기 선택신호를 각각 반전단자와 반전인에이블단자로 입력받아 상기 제2 래치부의 출력데이터를 래치하여 출력하는 제3 래치부와; 상기 제어부의 제3 제어신호와 제1 칼럼 어드레스 스트로브 대기 선택신호를 각각 반전단자와 반전 인에이이블단자로 입력받아 상기 입력 데이터를 래치하여 출력하는 제4 래치부와; 반전단자로 입력되는 상기 제1,제2 칼럼 어드레스 스트로브 대기 선택신호에 의해 상기 제3,제4 래치부의 출력 데이터를 선택하여 출력하는 셀렉터부로 구성하여 된 것을 특징으로 한다.
이하, 본 고안에 따른 일실시예에 대한 동작과정을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 고안 칼럼 어드레스 스트로브 제어 회로도로서, 이에 도시한 바와 같이 CL신호(CL)를 입력받아 제1,제2,제3 제어신호(CTL1),(CTL2),(CTL3)와 제1,제2 CL선택신호(CS1),(CS2)를 출력하는 제어부(100)와; 상기 제어부(100)의 제1 제어신호(CTL1)와 제2 CL선택신호(CS2)를 각각 반전단자와 반전인에이블단자(ENB)로 입력받아 매트(미도시)로부터 입력단(IN)을 통해 들어오는 데이터를 래치하여 출력하는 제1 래치부(110)와; 상기 제어부(100)의 제2 제어신호(CTL2)와 제2 CL선택신호(CS2)를 각각 반전단자와 반전인에이블단자(ENB)로 입력받아 상기 제1 래치부(110)의 출력데이터를 래치하여 출력하는 제2 래치부(120)와; 상기 제어부(100)의 제3 제어신호(CTL3)와 제2 CL선택신호(CS2)를 각각 반전단자와 반전인에이블단자(ENB)로 입력받아 상기 제2 래치부(120)의 출력데이터를 래치하여 출력하는 제3 래치부(130)와; 상기 제어부(100)의 제3 제어신호(CTL3)와 제1 CL선택신호(CS1)를 각각 반전단자와 반전인에이이블단자(ENB)로 입력받아 상기 입력단(IN)을 통해 들어오는 데이터를 래치하여 출력하는 제4 래치부(140)와; 반전단자로 입력되는 상기 제1 CL선택신호(CS1)와 상기 제2 CL선택신호(CS2)에 의해 상기 제3,제4 래치부(130),(140)의 출력데이터를 선택하여 최종 출력단(OUT)으로 출력하는 셀렉터부(150)로 구성하며, 상기 제어부(100)는 CL신호(CL)에 의해 상기 제1,제2 CL선택신호(CS1),(CS2)를 인에이블 또는 디스에이블하여 출력한 후, 소정의 주기를 갖는 신호를 출력하여 입력신호를 소정시간만큼 지연하여 출력한다.
도 4는 도 3의 래치부의 구성을 보인 회로도로서, 이에 도시한 바와 같이 제어신호(CTL)를 반전하여 출력하는 인버터(111)와; 상기 제어신호(CTL)를 반전단자에 입력받아 입력 데이터(D)를 반전하여 출력하는 삼상 인버터(112)와; 상기 인버터(111)에 의해 반전된 제어신호(CTL)를 반전단자에 입력받아 상기 삼상 인버터(112)의 출력단의 출력데이터를 반전하여 다시 상기 삼상 인버터(112)의 입력단으로 출력하는 삼상 인버터(113)와; 상기 삼상 인버터(112)의 출력신호와 인에이블신호(ENB)를 부정합연산하여 출력하는 부정합게이트(114)로 구성하며, 이와 같이 구성된 본 고안에 따른 일실시예의 동작 및 작용효과를 상세히 설명하면 다음과 같다.
도 3에서 제어부(100)로 입력되는 CL신호(CL) 모드가 1인 경우, 제1 CL선택신호(CS1)를 인에이블하여 제4 래치부(140)를 구동시키고, 제2 CL선택신호(CS2)는 디스에이블하여 제1,제2,제3 래치부(110),(120),(130)의 동작을 정지시킨다.
이 때, 상기 제어부(100)는 상기 제4 래치부(140)에 인에이블된 제3 제어신호(CTL3)를 인가하여 입력단(IN)으로 들어오는 데이터를 셀렉터부(150)로 출력하며, 상기 제어부(100)에서 인에이블된 제1 CL선택신호(CS1)를 입력받은 셀렉터부(150)는 상기 입력받은 제4 래치부(140)를 통과한 입력데이터를 최종 출력단(OUT)을 통해 디아웃 버퍼(미도시)로 출력한다.
그리고, 상기 제어부(100)에 인가되는 CL신호(CL) 모드가 2인 경우, 상기 제1 CL선택신호(CS1)를 인에이블하여 상기 제4 래치부(140)를 구동시키고, 상기 제2 CL선택신호(CS2)는 디스에이블하여 상기 제1,제2,제3 래치부(110),(120),(130)의 동작을 중지시킨다.
이 때, 상기 제어부(100)는 상기 제4 래치부(140)에 클럭에 맞추어 인에이블과 디스에이블을 반복 동작하도록 출력되는 제3 제어신호(CTL3)를 인가하여 입력단(IN)을 통해 들어오는 데이터를 한 클럭 지연시켜 셀렉터부(150)로 출력하며, 상기 제어부(100)에서 인에이블된 제1 CL선택신호(CS1)를 입력받은 상기 셀렉터부(150)는 상기 제4 래치부(140)에서 한 클럭 지연된 데이터를 최종 출력단(OUT)으로 출력한다.
그리고, 상기 제어부(100)에 인가되는 CL신호(CL) 모드가 3인 경우, 상기 제1 CL선택신호(CS1)는 디스에이블되어 상기 제4 래치부(140)의 동작을 중지시키고, 상기 제2 CL선택신호(CS2)를 인에이블하여 상기 제1,제2,제3 래치부(110),(120),(130)를 동작 시킨다.
이 때, 상기 제어부(100)는 상기 제2,제3 래치부(120),(130)에 클럭에 맞추어 인에이블과 디스에이블을 반복 동작하도록 출력되는 제2,제3 제어신호(CTL2),(CTL3)를 인가하여 상기 제1 래치부(110)를 통과한 데이터를 우선 제2 래치부(120)에서 한 클럭 지연시켜 출력하면, 그 출력 데이터를 입력받은 제3 래치부(130)에서 다시 한 클럭 지연시켜 상기 셀렉터부(150)로 출력한다. 그 후, 상기 제어부(100)에서 인에이블된 제2 CL선택신호(CS2)를 입력받은 상기 셀렉터부(150)는 상기 두 클럭 지연된 후 입력되는 데이터를 최종 출력단(OUT)으로 출력한다.
그리고, 상기 제어부(100)에 인가되는 CL신호(CL) 모드가 4인 경우, 상기 제1 CL선택신호(CS1)는 디스에이블되어 상기 제4 래치부(140)의 동작을 중지시키고, 상기 제2 CL선택신호(CS2)를 인에이블하여 상기 제1,제2,제3 래치부(110),(120),(130)가 동작 시킨다.
이 때, 상기 제어부(100)는 상기 제1,제2,제3 래치부(110),(120),(130)에 클럭에 맞추어 인에이블과 디스에이블을 반복 동작하도록 출력되는 제1,제2,제3 제어신호(CTL1),(CTL2),(CTL3)를 인가하여, 상기 입력단(IN)으로 들어오는 데이터를 제1,제2,제3 래치부(110),(120),(130)에서 각기 한 클럭씩 지연시켜 상기 셀렉터부(150)로 출력한다. 그 후, 상기 제어부(100)에서 인에이블된 제2 CL선택신호(CS2)를 입력받은 상기 셀렉터부(150)는 상기 세 클럭 지연된 후 입력되는 데이터를 최종 출력단(OUT)으로 출력한다.
상기에서 상세히 설명한 바와 같이, 본 고안은 칼럼 어드레스 스트로브 대기신호에 따라 별도의 데이터 이동 경로를 갖음으로써, 복수의 래치부를 통과시 발생되는 지연을 제거하여 에스디램의 속도 저하를 방지하고, 효율을 향상시키는 효과가 있다.

Claims (7)

  1. 칼럼 어드레스 스트로브 대기 신호를 입력받아 제1,제2,제3 제어신호와 제1,제2 칼럼 어드레스 스트로브 대기 선택신호를 출력하는 제어부와; 상기 제어부의 제1 제어신호와 제2 칼럼 어드레스 스트로브 대기 선택신호를 각각 반전단자와 반전인에이블단자로 입력받아 입력단으로 들어오는 입력데이터를 래치하여 출력하는 제1 래치부와; 상기 제어부의 제2 제어신호와 제2 칼럼 어드레스 스트로브 대기 선택신호를 각각 반전단자와 반전인에이블단자로 입력받아 상기 제1 래치부의 출력데이터를 래치하여 출력하는 제2 래치부와; 상기 제어부의 제3 제어신호와 제2 칼럼 어드레스 스트로브 대기 선택신호를 각각 반전단자와 반전인에이블단자로 입력받아 상기 제2 래치부의 출력데이터를 래치하여 출력하는 제3 래치부와; 상기 제어부의 제3 제어신호와 제1 칼럼 어드레스 스트로브 대기 선택신호를 각각 반전단자와 반전 인에이이블단자로 입력받아 상기 입력 데이터를 래치하여 출력하는 제4 래치부와; 반전단자로 입력되는 상기 제1,제2 칼럼 어드레스 스트로브 대기 선택신호에 의해 상기 제3,제4 래치부의 출력 데이터를 선택하여 출력하는 셀렉터부로 구성하여 된 것을 특징으로 하는 칼럼 어드레스 스트로브 제어 회로.
  2. 제1항에 있어서, 상기 래치부는 제어신호를 반전하여 출력하는 제1 인버터와; 제어신호를 반전단자에 입력받아 입력 데이터를 반전하여 출력하는 제1 삼상 인버터와; 상기 제1 인버터에 의해 반전된 제어신호를 반전단자에 입력받아 상기제1 삼상 인버터의 출력단의 출력데이터를 반전하여 그의 입력단으로 출력하는 제2 삼상 인버터와; 상기 제1 삼상 인버터의 출력 데이터와 인에이블신호를 부정합연산하여 출력하는 부정합게이트로 구성하여 된 것을 특징으로 하는 칼럼 어드레스 스트로브 제어 회로.
  3. 제1항에 있어서, 상기 제어부는 칼럼 어드레스 스트로브 대기신호에 의해 칼럼 어드레스 대기 선택 신호를 인에이블 또는 디스에이블하여 출력한 후, 소정의 주기를 갖는 제어 신호를 출력하여 입력신호를 소정의 시간만큼 지연하여 출력하는 것을 특징으로 하는 칼럼 어드레스 스트로브 제어 회로.
  4. 제3항에 있어서, 상기 제어부는 입력되는 칼럼 어드레스 스트로브 대기신호 모드가 1이면, 상기 제1 칼럼 어드레스 스트로브 대기 선택신호를 인에이블시키고 소정의 주기를 갖는 제어 신호를 출력하여 상기 제4 래치부에서 입력데이터를 지연없이 최종 출력단으로 출력하는 것을 특징으로 하는 칼럼 어드레스 스트로브 제어 회로.
  5. 제3항에 있어서, 상기 제어부는 입력되는 칼럼 어드레스 스트로브 대기신호가 2이면, 상기 제1 칼럼 어드레스 스트로브 대기 선택신호를 인에이블시키고 소정의 주기를 갖는 제어 신호를 출력하여 상기 제4 래치부에서 입력데이터를 한 클럭 지연시켜 최종 출력단으로 출력하는 것을 특징으로 하는 칼럼 어드레스 스트로브제어 회로.
  6. 제3항에 있어서, 상기 제어부는 입력되는 칼럼 어드레스 스트로브 대기신호가 3이면, 상기 제2 칼럼 어드레스 스트로브 대기 선택신호를 인에이블시키고 소정의 주기를 갖는 제어 신호를 출력하여 상기 제1,제2,제3 래치부에서 입력데이터를 두 클럭 지연시켜 최종 출력단으로 출력하는 것을 특징으로 하는 칼럼 어드레스 스트로브 제어 회로.
  7. 제3항에 있어서, 상기 제어부는 입력되는 칼럼 어드레스 스트로브 대기신호가 4이면, 상기 제2 칼럼 어드레스 스트로브 대기 선택신호를 인에이블시키고 소정의 주기를 갖는 제어 신호를 출력하여 상기 제1,제2,제3 래치부에서 입력데이터를 세 클럭 지연시켜 최종 출력단으로 출력하는 것을 특징으로 하는 칼럼 어드레스 스트로브 제어 회로.
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KR100389919B1 (ko) * 2000-05-22 2003-07-04 삼성전자주식회사 데이터 입출력 방법 및 데이터 입출력 회로, 및 이를구비하는 반도체 메모리장치를 채용하는 시스템

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