JPH08339680A - メモリアクセス装置 - Google Patents
メモリアクセス装置Info
- Publication number
- JPH08339680A JPH08339680A JP14336295A JP14336295A JPH08339680A JP H08339680 A JPH08339680 A JP H08339680A JP 14336295 A JP14336295 A JP 14336295A JP 14336295 A JP14336295 A JP 14336295A JP H08339680 A JPH08339680 A JP H08339680A
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Abstract
(57)【要約】
【目的】 ＣＰＵ等の読み出し元回路の処理速度を少な
くともこれまでより遅くすることなしに、確実にＲＯＭ
よりデータを読み出すことを可能にする。 【構成】 ＲＯＭ３のチップセレクト端子ＣＳ＊及びア
ウトプットイネーブル端子ＯＥ＊を常にイネーブル状態
にし、常にデータを出力するようにする。そして、ＣＰ
Ｕ１がＲＯＭ３に対するデータリードを行うための信号
（アドレス信号及びリード信号）が出力されてきた場合
にのみ、ゲート制御回路２はゲート回路４に対してデー
タ通過をイネーブルにするゲート制御信号を出力する。
くともこれまでより遅くすることなしに、確実にＲＯＭ
よりデータを読み出すことを可能にする。 【構成】 ＲＯＭ３のチップセレクト端子ＣＳ＊及びア
ウトプットイネーブル端子ＯＥ＊を常にイネーブル状態
にし、常にデータを出力するようにする。そして、ＣＰ
Ｕ１がＲＯＭ３に対するデータリードを行うための信号
（アドレス信号及びリード信号）が出力されてきた場合
にのみ、ゲート制御回路２はゲート回路４に対してデー
タ通過をイネーブルにするゲート制御信号を出力する。
Description
【０００１】
【産業上の利用分野】本発明はメモリアクセス装置、詳
しくは、ＲＯＭへのアクセス装置に関するものである。
しくは、ＲＯＭへのアクセス装置に関するものである。
【０００２】
【従来の技術】従来、ＣＰＵ（マイクロプロセッサ）シ
ステムにおいて、ＣＰＵがＲＯＭからリードを行う場
合、図３に示すような回路構成をとり、図４に示すタイ
ムチャートのようにリード動作を行う。
ステムにおいて、ＣＰＵがＲＯＭからリードを行う場
合、図３に示すような回路構成をとり、図４に示すタイ
ムチャートのようにリード動作を行う。
【０００３】すなわち、ＣＰＵが出力するリード信号、
アドレス信号、及びアドレス信号をデコードしたチップ
セレクト信号をそれぞれＲＯＭのＯＥ＊（アウトプット
イネーブル）端子、Ａｘ＊（アドレス端子）端子、ＣＳ
＊（チップセレクト）端子に接続している。ここでＡｘ
＊端子及びＤｘ＊端子は、アドレス及びデータに使用す
る複数ビットで構成される。
アドレス信号、及びアドレス信号をデコードしたチップ
セレクト信号をそれぞれＲＯＭのＯＥ＊（アウトプット
イネーブル）端子、Ａｘ＊（アドレス端子）端子、ＣＳ
＊（チップセレクト）端子に接続している。ここでＡｘ
＊端子及びＤｘ＊端子は、アドレス及びデータに使用す
る複数ビットで構成される。
【０００４】
【発明が解決しようとする課題】ここで問題となるの
は、近年では半導体技術が飛躍的に向上し、高クロック
数による処理速度の早いＣＰＵが登場してきているもの
の、ＲＯＭチップは一般にアクセスタイムが遅いことで
ある。
は、近年では半導体技術が飛躍的に向上し、高クロック
数による処理速度の早いＣＰＵが登場してきているもの
の、ＲＯＭチップは一般にアクセスタイムが遅いことで
ある。
【０００５】特に安価な低速ＲＯＭを使用する場合に
は、リード信号がイネーブルになってから、ＲＯＭの出
力するデータ信号が確定するまでの時間（アウトプット
・イネーブル出力遅延時間）が、ＣＰＵの動作に対して
非常に遅いので、ＣＰＵが正確なデータ信号をリードで
きなくなる問題があった。
は、リード信号がイネーブルになってから、ＲＯＭの出
力するデータ信号が確定するまでの時間（アウトプット
・イネーブル出力遅延時間）が、ＣＰＵの動作に対して
非常に遅いので、ＣＰＵが正確なデータ信号をリードで
きなくなる問題があった。
【０００６】必然、ＣＰＵに多数のウエイトクロックを
挿入することになるが、せっかくの高速ＣＰＵの性能を
生かすことはできない。
挿入することになるが、せっかくの高速ＣＰＵの性能を
生かすことはできない。
【０００７】
【課題を解決するための手段】及び
【作用】本発明は前記の課題を解決することを目的とし
たもので、ＣＰＵ等の読み出し元回路の処理速度を少な
くともこれまでより遅くすることなしに、確実にＲＯＭ
よりデータを読み出すことを可能にするメモリアクセス
装置を提供しようとするものである。
たもので、ＣＰＵ等の読み出し元回路の処理速度を少な
くともこれまでより遅くすることなしに、確実にＲＯＭ
よりデータを読み出すことを可能にするメモリアクセス
装置を提供しようとするものである。
【０００８】この課題を解決するため本発明のメモリア
クセス装置は以下の構成を備える。すなわち、ＲＯＭか
らデータを読み出すメモリアクセス装置であって、ＲＯ
Ｍのチップセレクト及びアウトプットイネーブル端子を
常時イネーブルにし、読み出し元の回路と当該ＲＯＭと
の間に、前記ＲＯＭからのデータ読み出し指示する信号
があった場合にのみ読出したデータを通過させるための
ゲート回路を設ける。
クセス装置は以下の構成を備える。すなわち、ＲＯＭか
らデータを読み出すメモリアクセス装置であって、ＲＯ
Ｍのチップセレクト及びアウトプットイネーブル端子を
常時イネーブルにし、読み出し元の回路と当該ＲＯＭと
の間に、前記ＲＯＭからのデータ読み出し指示する信号
があった場合にのみ読出したデータを通過させるための
ゲート回路を設ける。
【０００９】以上の構成により、ＲＯＭのチップセレク
ト端子及びアウトプットイネーブル端子は常にイネーブ
ル状態に有り、そのＲＯＭに対するアクセスがあった場
合にのみＲＯＭからのデータをゲート回路をシステムの
バスに供給する。この結果、ＲＯＭはチップセレクト信
号及びアウトプットイネーブル信号になった場合に応答
できるので、応答時間を短縮でき、上位の回路のデータ
取りこぼしをなくす、もしくは上位の回路のウエイトク
ロックを減らすことが可能になる。
ト端子及びアウトプットイネーブル端子は常にイネーブ
ル状態に有り、そのＲＯＭに対するアクセスがあった場
合にのみＲＯＭからのデータをゲート回路をシステムの
バスに供給する。この結果、ＲＯＭはチップセレクト信
号及びアウトプットイネーブル信号になった場合に応答
できるので、応答時間を短縮でき、上位の回路のデータ
取りこぼしをなくす、もしくは上位の回路のウエイトク
ロックを減らすことが可能になる。
【００１０】また、本発明の好適な実施態様に従えば、
前記読み出し元の回路は、マイクロプロセッサであるこ
とが望ましい。この結果、マイクロプロセッサの処理速
度を実質的に早くすることができるので、システム全体
の処理速度（例えばアプリケーションの実行速度等）を
高めることができる。
前記読み出し元の回路は、マイクロプロセッサであるこ
とが望ましい。この結果、マイクロプロセッサの処理速
度を実質的に早くすることができるので、システム全体
の処理速度（例えばアプリケーションの実行速度等）を
高めることができる。
【００１１】
【実施例】以下、添付図面に従って本発明に係る実施例
を詳細に説明する。
を詳細に説明する。
【００１２】図１は本実施例におけるメモリアクセス装
置のブロック構成図である。同図において、１はＣＰ
Ｕ、２はＣＰＵの出力するアドレス信号とリード信号に
よりゲート制御信号を出力するゲート制御回路、３はＲ
ＯＭ、４はＲＯＭの出力するＲＯＭデータ信号出力のＣ
ＰＵに対するゲート制御を行うゲート回路である。
置のブロック構成図である。同図において、１はＣＰ
Ｕ、２はＣＰＵの出力するアドレス信号とリード信号に
よりゲート制御信号を出力するゲート制御回路、３はＲ
ＯＭ、４はＲＯＭの出力するＲＯＭデータ信号出力のＣ
ＰＵに対するゲート制御を行うゲート回路である。
【００１３】上記構成におけるＲＯＭ３のリード・アク
セス動作について説明する。
セス動作について説明する。
【００１４】ＣＰＵ１はメモリのリード・アクセスを行
う場合、ＣＰＵ１のＡｘ端子よりアドレス信号を、また
ＲＤ＊端子（もしくはメモリリクエスト端子とリード端
子のアンド）よりリード信号を出力する。図示の如く、
ＲＯＭ３のＯＥ＊（アウトプットイネーブル）端子及び
ＣＳ＊（チップセレクト）端子は、常にイネーブルとな
るため（図１では、Ｌｏｗに固定）、ＲＯＭ３は常にＩ
／Ｏｘ端子からＲＯＭデータ信号をゲート回路４に対し
出力し続ける。すなわち、ＣＰＵ１が何等かの処理を行
っている最中、そのアドレスがＲＯＭ３に対するアクセ
スではなくても、ＲＯＭ３のＡｘ端子にはシステムのア
ドレスバス中の何本かの信号が供給されているので、そ
の供給された信号に対応するデータを出力し続けること
になる、。
う場合、ＣＰＵ１のＡｘ端子よりアドレス信号を、また
ＲＤ＊端子（もしくはメモリリクエスト端子とリード端
子のアンド）よりリード信号を出力する。図示の如く、
ＲＯＭ３のＯＥ＊（アウトプットイネーブル）端子及び
ＣＳ＊（チップセレクト）端子は、常にイネーブルとな
るため（図１では、Ｌｏｗに固定）、ＲＯＭ３は常にＩ
／Ｏｘ端子からＲＯＭデータ信号をゲート回路４に対し
出力し続ける。すなわち、ＣＰＵ１が何等かの処理を行
っている最中、そのアドレスがＲＯＭ３に対するアクセ
スではなくても、ＲＯＭ３のＡｘ端子にはシステムのア
ドレスバス中の何本かの信号が供給されているので、そ
の供給された信号に対応するデータを出力し続けること
になる、。
【００１５】但し、実際にＲＯＭ３にアクセスするつも
りでないのに、そこから出力されたデータが、システム
のデータバスに出力されてしまうと、信号の衝突が起こ
る。そこで、ＣＰＵ１からのアドレスがＲＯＭ３のアド
レス空間にあって、リード信号がＣＰＵ１から出力され
た場合にのみ、ゲート回路４がオープンするゲート制御
信号を生成する。このゲート制御信号を生成するのが、
ゲート制御回路２である。
りでないのに、そこから出力されたデータが、システム
のデータバスに出力されてしまうと、信号の衝突が起こ
る。そこで、ＣＰＵ１からのアドレスがＲＯＭ３のアド
レス空間にあって、リード信号がＣＰＵ１から出力され
た場合にのみ、ゲート回路４がオープンするゲート制御
信号を生成する。このゲート制御信号を生成するのが、
ゲート制御回路２である。
【００１６】具体的には、ゲート制御回路２は、ＣＰＵ
１からのアドレス信号（ＲＯＭ３のメモリ空間をアドレ
スするに必要なだけのビット数）とリード信号を入力す
る。そして、これらの信号からＲＯＭ３のチップセレク
トのイネーブルを検出し、かつ、リード信号もイネーブ
ルである時、ゲート制御信号をイネーブルとする（簡単
な論理ゲートで構成できる）。この時、ゲート回路４
は、ＲＯＭデータ信号をデータ信号としてＣＰＵ１に対
して出力する。ゲート回路４は、ゲート制御信号がディ
スエイブルの場合、その出力は、ハイ・インピーダンス
となり、データ信号には影響しない。
１からのアドレス信号（ＲＯＭ３のメモリ空間をアドレ
スするに必要なだけのビット数）とリード信号を入力す
る。そして、これらの信号からＲＯＭ３のチップセレク
トのイネーブルを検出し、かつ、リード信号もイネーブ
ルである時、ゲート制御信号をイネーブルとする（簡単
な論理ゲートで構成できる）。この時、ゲート回路４
は、ＲＯＭデータ信号をデータ信号としてＣＰＵ１に対
して出力する。ゲート回路４は、ゲート制御信号がディ
スエイブルの場合、その出力は、ハイ・インピーダンス
となり、データ信号には影響しない。
【００１７】ＲＯＭ３の出力するＲＯＭデータ信号は、
ＣＳ＊端子及びＯＥ端子が常にイネーブルのため、その
データの確定は、アドレス信号が安定してからの時間の
みに依存する。また、ＲＯＭのＯＥ＊端子がイネーブル
になってから、出力データ信号が確定するよりもゲート
回路（例えばＴＴＬ）のゲートをイネーブルし、出力デ
ータが確定する方がはるかに高速なため、従来のＣＳ＊
端子及びＯＥ＊端子を制御するリード・アクセス方式よ
りも高速なＲＯＭアクセスが可能となる。
ＣＳ＊端子及びＯＥ端子が常にイネーブルのため、その
データの確定は、アドレス信号が安定してからの時間の
みに依存する。また、ＲＯＭのＯＥ＊端子がイネーブル
になってから、出力データ信号が確定するよりもゲート
回路（例えばＴＴＬ）のゲートをイネーブルし、出力デ
ータが確定する方がはるかに高速なため、従来のＣＳ＊
端子及びＯＥ＊端子を制御するリード・アクセス方式よ
りも高速なＲＯＭアクセスが可能となる。
【００１８】尚、上記実施例では、１チップのＲＯＭに
ついて説明したが、例えば、ＲＯＭチップの出力ビット
数が８ビットであって、システムデータバスが３２ビッ
トの場合には、４個のＲＯＭを組み合わせてＲＯＭデー
タを構成することになるのは、容易に想到できよう。従
って、本発明は上記実施例によって限定されるものでは
ない。
ついて説明したが、例えば、ＲＯＭチップの出力ビット
数が８ビットであって、システムデータバスが３２ビッ
トの場合には、４個のＲＯＭを組み合わせてＲＯＭデー
タを構成することになるのは、容易に想到できよう。従
って、本発明は上記実施例によって限定されるものでは
ない。
【００１９】以上説明したように、本実施例によれば、
ＲＯＭのＣＳ＊端子及びＯＥ＊端子を常にイネーブルに
し、そのＲＯＭのＩ／Ｏｘ端子の出力にゲート回路を設
け、ＲＯＭを選択し、かつ、リード信号がイネーブルに
なった場合に、ゲートを開ける制御を行うことにより、
ＲＯＭのアクセス・スピードを速めることができる。従
って、高速なＣＰＵに追従できる、或いは、ＣＰＵのウ
エイトクロックをなくしたり、減らしたりすることで可
能になり、安価な低速ＲＯＭを高速なＣＰＵシステムを
構築することが可能になる。
ＲＯＭのＣＳ＊端子及びＯＥ＊端子を常にイネーブルに
し、そのＲＯＭのＩ／Ｏｘ端子の出力にゲート回路を設
け、ＲＯＭを選択し、かつ、リード信号がイネーブルに
なった場合に、ゲートを開ける制御を行うことにより、
ＲＯＭのアクセス・スピードを速めることができる。従
って、高速なＣＰＵに追従できる、或いは、ＣＰＵのウ
エイトクロックをなくしたり、減らしたりすることで可
能になり、安価な低速ＲＯＭを高速なＣＰＵシステムを
構築することが可能になる。
【００２０】尚、上記実施例では、読み出し元の回路と
してマイクロプロセッサを例にして説明したが、例えば
ＤＭＡＣ（ダイレクトメモリアクセスコントローラ）等
であっても同様の効果を得ることができるので、これに
よって本願発明が限定されるものではない。
してマイクロプロセッサを例にして説明したが、例えば
ＤＭＡＣ（ダイレクトメモリアクセスコントローラ）等
であっても同様の効果を得ることができるので、これに
よって本願発明が限定されるものではない。
【００２１】但し、読み出し元の回路として、マイクロ
プロセッサを適用した場合、そのマイクロプロセッサの
処理速度を実質的に早くすることができるので、システ
ム全体の処理速度（例えばアプリケーションの実行速度
等）を高めることができる。
プロセッサを適用した場合、そのマイクロプロセッサの
処理速度を実質的に早くすることができるので、システ
ム全体の処理速度（例えばアプリケーションの実行速度
等）を高めることができる。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
ＣＰＵ等の読み出し元回路の処理速度を少なくともこれ
までより遅くすることなしに、確実にＲＯＭよりデータ
を読み出すことが可能になる。
ＣＰＵ等の読み出し元回路の処理速度を少なくともこれ
までより遅くすることなしに、確実にＲＯＭよりデータ
を読み出すことが可能になる。
【００２３】
【図１】実施例におけるメモリアクセス装置の主要部分
のブロック構成図である。
のブロック構成図である。
【図２】本実施例におけるＲＯＭリード・サイクルのタ
イミングチャートである。
イミングチャートである。
【図３】通常のＲＯＭ・アクセス回路を示す図である。
【図４】通常のＲＯＭリード・サイクルのタイムチャー
トである。
トである。
１ ＣＰＵ ２ ゲート制御回路 ３ ＲＯＭ ４ ゲート回路
Claims (2)
- 【請求項１】 ＲＯＭからデータを読み出すメモリアク
セス装置であって、 ＲＯＭのチップセレクト及びアウトプットイネーブル端
子を常時イネーブルにし、読み出し元の回路と当該ＲＯ
Ｍとの間に、前記ＲＯＭからのデータ読み出し指示する
信号があった場合にのみ読出したデータを通過させるた
めのゲート回路を設けることを特徴とするメモリアクセ
ス装置。 - 【請求項２】 前記読み出し元の回路は、マイクロプロ
セッサであることを特徴とする請求項第１項に記載のメ
モリアクセス装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14336295A JPH08339680A (ja) | 1995-06-09 | 1995-06-09 | メモリアクセス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14336295A JPH08339680A (ja) | 1995-06-09 | 1995-06-09 | メモリアクセス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08339680A true JPH08339680A (ja) | 1996-12-24 |
Family
ID=15337027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14336295A Withdrawn JPH08339680A (ja) | 1995-06-09 | 1995-06-09 | メモリアクセス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08339680A (ja) |
-
1995
- 1995-06-09 JP JP14336295A patent/JPH08339680A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |