JPS59177632A - メモリサイクル切換制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、共通バスを使用するデータ処理システムにお
いて、バス支配権制御によシ、バスマスクがプロセッサ
およびＤＭＡコントローラ等の間で切換えられる際、小
さいロスタイム（遅延時間）で、メモリアクセスサイク
ルの起動を可能にするメソリサイクル切換制御方式に関
する。

〔技術の背景〕

卯、１図に、本発明が対象とするバスマスタの切換制御
が行なわれるデータ処理システムの１例を示す。図中、
１はプロセッサ、２はＤ　Ｍ　Ａコントローラ、３はメ
モリ、４ばＩ１０装置、５は制御線、アドレス線、デー
タ線からなる共通バス、６は３−８ＴＡＴＥのバッファ
である。

ＤＭＡ（ダイレクト・アクセス骨コントロール）法によ
り、メモリ３とＩ１０装置４との間で高速データ伝送全
行なう場合、ＤＭＡコントロー、５２は、プロセッサ１
に対してＤＭＡ要求信号を送り、プロセッサ１は、ＤＭ
Ａ’！求が受付けられるとき、実行中の命令が終った後
、Ｄ　ＭＡ　！求確認信号をＤＭＡコントローラ２へ返
し、メモリナクセスサイクルをＤＭＡコントローラ２に
渡す。すなわち、メモリ３をスレイプとしてバス支配権
をもつバスマスタを、プロセッサ１がらＤＭＡコントロ
ーラ２へ切換える制御が行なわれる。

メモリに対してメモリアクセス動作を起動するだめにプ
ロセッサが出方するメモリサイクル信号ＭＥＭは、バス
バッファ６がらメモリサイクル起動信号ＭＥＭｊとして
バス５へ送られ、メモリ３に印加される。メモリ３はこ
の信号ＭＥＭ　Ｌにより、図示しないアドレス線のデー
タがメモリアドレスであることを識別し、メモリサイク
ルを開始する。

ところで、ＤＭＡコントローラ２は、プロセッサ１から
バス支配権をとり、ＤＭＡサイクルを開始してメモリア
クセスを行なう場合に、プロセッサに代って上記したメ
モリサイクル起動信号ＭＥＭＡを、メモリ３に印加して
やる必要がある。従来は、このＤＭＡサイクル時のＭＥ
ＭＡ信号を、３−８ＴＡＴＥバツフア６とバス線路の特
性を利用して生成していた。第２図により、ＤＭＡサイ
クル時のＭＥＭ　Ｌ信号生成機構を説明する。

第２図は、第１図に示した３−８ＴＡＴＥバツフア６の
周辺部を取り出しだものであり、図中、■はプロセッサ
、２はＤＭＡコントローラ、６は３−８ＴＡＴＥバツフ
ア、７はプルアップ抵抗１８はメモリサイクル信号線Ｍ
ＥＭ、９はメモリサイクル起動信号線ＭＥＭＬ、１０は
ＤＭＡサイクル信号線である。また第３図は、第２図に
示した回路各部の信号タイミング図である。なお、３−
８ＴＡＴＥバツフア６は、ＤＭＡサイクル信号が゛Ｌ″
レベルのときＯＮすなわち有効状態、そしてパＨ＃レベ
ルのときＯＦＦすなわち絶縁状態となり、バスを７０−
ティングにする。またメモリサイクルは、メモリサイク
ル起動信号ＭＥＭｉが１（Ｈ”レベルで起動されるもの
とする。

次に第３図の信号タイミング図を参照して、第２図の回
路の動作を説明する。前述したバス支配権制御により、
プロセッササイクルからＤＭＡサイクルへ切換えが行な
われる。

■　プロセッササイクルでは、ＤＭ−Ａサイクル信号線
１０が１Ｌ”レベルにあることにより、３−８ＴＡＴＥ
バツフア６は常に有効化されており、プロセッサ１が出
力するメモリサイクル信号ＭＥＭは、バッファ６を通り
メモリサイクル起動信号ＭＥＭＬとなって、メモリに印
加され、メモリサイクルを起動する。

■　ＤＭＡサイクルでは、ＤＭＡサイクル信号線１０が
１Ｈ”レベルに立上り、３−８ＴＡＴＥバツフア６はＯ
ＦＦにされる。そのだめ、メモリサイクル起動信号線９
はメモリサイクル信号線８から絶縁され、フローティン
グ状態となる。信号線９が７０−ティングになると、プ
ルアップ抵抗７により”　Ｌ　”レベルからある時定数
をもって徐々にＨ”レベルへ自然に立上げられる。この
時定数は、プルアップ抵抗７の値と、信号線９がもつ容
素の大きさとによって定められる。

したがって、ＤＭＡサイクルが開始してから信号線９の
レベルがある閾値を超えてｕ　ＨＩ＋レベルが確定する
寸での時間（ある例では１μ８４号度）がロスタイムと
なり、ＭＥＭＬ信号の立上りが遅れて、メモリサイクル
の起動も遅れるという欠点があった。

〔発明の目的および構成〕

本発明の目的は、共通バスを使用するデータ処理システ
ムにおいて、バス支配権制御によシハスマスタが切換ら
れたとき、新しいバスマスクにより、メモリをアクセス
するためのメモリサイクル起動信号を、小さいロスタイ
ムで発生させる手段を提供することにある。

本発明の構成は、そのだめ、プロセッサ、ＤＭＡコント
ローラ、メモリ、■１０装置等が共通バスにより結合さ
れ、かつ少くともプロセッサは、ＤＭＡコントローラか
ら出力されるＤＭＡサイクル信号によりＤＭＡサイクル
時にＯＦＦに制御される第１の３−８ＴＡＴＥバツフア
を介して共通バスに結合されているデータ処理システム
において、上記共通バス中のメモリサイクル起動信号線
に、ＤＭＡサイクル信号によ、ＤＤＭＡサイクル時にＯ
Ｎ制御される第２の３−８ＴＡＴＥバツフアを結合し、
ＤＭＡサイクル開始時ＫＤＭＡサイクル信号によりメモ
リサイクル起動信号を強制的に立上げることを特徴とす
るものである。

〔発明の実施例〕

以下に、本発明の詳細を、実施例にしたがって説明する
。

第４図は本発明の実施例回路を示し、第２図の回路を改
良したものである。第５図はその信号タイミング図であ
る。第４図において、１はプロセッサ、２はＤＭＡコン
トローラ、６および１１は３−８ＴＡＴＥバツフア、７
はプルアップ抵抗、８はＭＥＭ（メモリサイクル）信号
線、９はＭＥＭｉ　（メモリサイクル起動）信号線、１
０はＤＭＡサイクル信号線、１２はインバータを示す。

３−８ＴＡＴＥバツフア１１は、ＤＭＡサイクル信号を
インバータ１２により反転した信号により制御サレ、３
−　Ｓ　Ｔ　Ａ　Ｔ　Ｅバッファ６とは逆の動作状態を
とる。すなわち、Ｉ）ＭＡコントローラ２が起動てれて
バスマスクとなり、ＤＭＡサイクル信号を１Ｌ　ＨＩ＋
レベルに立上げたとき、バッファ６はＯＦＦになり、バ
ッファ１１はＯＮとなる。そのため、バッファ１１の入
力信号ｚ０１のレベルは直ちにＭＥＭ　Ｌ信号線９に印
加され、ＭｗＭ＝信号線９０レベルは、第５図中に示さ
れるように、プルアップ抵抗９の作用とは無関係に急速
に立上げられる。

したがって、Ｄ　Ｍ　Ａサイクルの開始とともに、迅速
にＭＥＭＡ信号を”Ｈ’レベルに立上げ、従来にくらべ
てごく僅かなロスタイムでメモリアクセスサイクルを起
動することができる。

なお、信号２０１ば゛Ｈ″レベル以上の直流電源でよい
。

またプロセッササイクル時には、バッファ６がＯＮ、バ
ッファ１１がＯＦＦに切換られ、ＭＥＭ　Ｌ信号線は、
プロセッサ１から出力されるＭＥＭ信号レベルによ、Ｄ
ＲＨ’レベルに立上げられる。

〔発明の効果〕

以上述べたように、本発明によればＤＭＡサイクル信号
専用の３−８ＴＡＴＥバツフアを追加することによシ、
バスマスタの切換え時に生じるメモリサイクル起動信号
の遅れ（ロスタイム）を軽減することができる。

【図面の簡単な説明】

第１図は従来の共通バスを用いたデータ処理システムの
構成図、第２図はその３−　Ｓ　Ｔ　Ａ　Ｔ　Ｅ　ノ（
ソファ周辺部分の詳細図、第３図はその信号タイミング
図、第４図は本発明実施例の回路図そして第５図はその
信号タイミング図である。 図中、１はプロセッサ、２はＤＭＡコントローラ、３は
メモリ、４はＩ１０装置、５は共通）（ス、６ｉ；ｔ、
３−８ＴＡＴＥバツフア、７はプルアップ抵抗、８はメ
モリサイクル信号線ＭＥＭ、９ｉｄメモリサイクル起動
信号線ＭＥＭＬ、１０はＤ　Ｍ　Ａサイクル信号線、１
１は３−　Ｓ　’Ｉ’　Ａ　Ｔ　Ｅバッファ、１−２は
インバータを表わす。 特許出願人　＊士通株式会社 第１図

Claims (1)

【特許請求の範囲】
1. プロセッサ、ＤＭＡコントローラ、メモリ、Ｉ１０装置
   等が共通バスにより結合され、かつ少くともプロセッサ
   は、ＤＭＡコントローラから出力されるＤＭＡサイクル
   信号によりＤＭＡサイクル時にＯＦＦに制御される第１
   の３−８ＴＡＴＥバツフアを介して共通バスに結合され
   ているデータ処理システムにおいて、上記共通バス中の
   メモリサイクル起動信号線に、ＤＭＡサイクル信号によ
   りＤＭＡサイクル時にＯＮに制御される第２の３−８Ｔ
   ＡＴＥバツフアを結合し、ＤＭＡサイクル開始時にＤＭ
   Ａサイクル信号によシメモリサイクル起動信号を強制的
   に立上げることを特徴とするメモリサイクル切換制御方
   式。