KR100209717B1 - 반도체 메모리의 출력버퍼 - Google Patents

반도체 메모리의 출력버퍼 Download PDF

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Abstract

본 발명은 반도체 메모리의 출력버퍼에 관한 것으로, 구체적으로는 데이터를 출력시키기 위하여 출력버퍼를 스위칭 할 때 발생하는 순간적인 전류를 제거하는 반도체 메모리의 출력버퍼에 관한 것이다.
이를 위한 본 발명의 반도체 메모리의 출력버퍼는 입력데이터를 반전시켜 각각 한 입력으로 하고 반전된 입력 데이터를 소정시간 지연시켜 각각 다른 입력으로 논리 연산하여 제1 및 제2 출력 데이터를 발생하는 데이터 입력 처리부와, 상기 데이터 입력 처리부의 상기 제1 출력 데이터 및 제2 출력 데이터를 하나의 아웃인에이블 신호로 동시에 인에이블 시켜 각각 출력시키는 인에이블 출력 버퍼부와, 상기 인에이블 출력 버퍼부의 출력 데이터를 소정시간 각각 지연시키는 지연 회로부와, 상기 지연회로부의 지연신호에 의해 각각 온, 오프 되어 데이터를 출력시키는 데이터 출력 회로부를 구비함을 특징으로 한다.

Description

반도체 메모리의 출력버퍼
본 발명은 반도체 메모리의 출력버퍼에 관한 것으로, 구체적으로는 데이터를 출력시키기 위하여 출력버퍼를 스위칭 할 때 발생하는 순간적인 전류를 제거하는 반도체 메모리의 출력버퍼에 관한 것이다.
종래의 반도체 메모리의 출력버퍼는 제1도에 도시되어 있다.
즉, 상기 반도체 메모리의 출력버퍼는 처리하고자 하는 데이터 입력단자(Din)로부터의 신호와 인버터(I1)를 경유하는 아웃 인에이블 신호 단자(/OE)로 부터의 신호를 입력으로 논리 연산하여 출력을 발생하는 NAND 게이트(NA1)와, 상기 데이터 입력 단자(Din)로 부터의 신호와 상기 아웃 인에이블 신호단자(/OE)로 부터의 신호를 입력으로 논리연산하여 출력을 발생하는 NOR 게이트(NO1)와, 상기 NAND 게이트(NA1) 및 NOR 게이트(NO1)의 출력을 각각 지연시키도록 각각 2개의 인버터(I2, I3) 및 인버터(I4, I5)로 형성되는 지연수단과, 상기 각 지연수단의 출력에 의해 트리거되는 PMOS 트랜지스터(TP1)와 NMOS 트랜지스터(TN1)로 형성되는 COMS로 구성되어 있다.
상기와 같은 반도체 메모리의 출력버퍼 회로의 동작을 제2도에 도시된 타이밍도를 참조하여 설명한다.
아웃 인에이블 신호단자(/OE)의 제어신호(로우레벨 신호)에 의해 NAND 게이트(NA1) 및 NOR 게이트(NO1)가 인에이블 된후 데이터 입력단자(Din)에 처리하고자 하는 데이터(하이레벨)가 입력되면 이들은 각 입력으로 하여 NAND 게이트(NA1)는 로우레벨의 신호, NOR 게이트(NO1) 역시 로우레벨의 신호를 각각 출력하고 이들 로우레벨의 신호는 지연수단(I2~ I5)에 의해 각각 동일시간 동안 지연된 후 PMOS 트랜지스터(TP1)와 NMOS 트랜지스터(TN1)의 각 게이트에 인가되어 PMOS 트랜지스터(TP1)가 턴 온, NMOS 트랜지스터(TN1)가 턴 오프되어 단자(N5)가 하이레벨 상태로 되어 데이터가 출력된다.
그후 상기 데이터 입력단자(Din)로부터 데이터의 입력이 중지되어 레벨이 로우상태로 되면, 소정시간 경과후에 PMOS 트랜지스터(TP1)가 턴 오프, NMOS 트랜지스터(TN1)가 턴 오프가 되며, 이것에 의해 단자(N5)의 신호상태는 로우레벨이 되어, 상기 CMOS 트랜지스터를 통하여 데이터의 출력이 중지된다.
그러나, 제2도에 도시되어 있는 바와 같이, NAND 게이트(NA1)나 NOR 게이트(NO1)의 소자내에 존재하는 제품간의 제조공차로 인하여 동시에 데이터 입력이 NAND 게이트(NA1)와 NOR 게이트(NO1)에 인가되더라도 NAND 게이트(NA1)가 시간 T1만큼 먼저 출력(로우레벨)을 발생하는 경우가 있게 된다(제2도 N2, N3참조). 이와 같은 경우에는 상기 T1시간동안 PMOS 트랜지스터(TP1)의 게이트가 로우레벨 상태, NMOS 트랜지스터(TN1)의 게이트는 하이레벨 상태의 신호로 인가하게 되며(제2도, N₃,N₄참조), 이것에 의해 상기 PMOS 트랜지스터(TP1)과 NMOS 트랜지스터(TN1)은 시간 T1동안 동시에 턴 온되어 큰 전류가 흐르게 된다.
제2도에 도시된 예는 상기 NAND 게이트(NA1) 및 NOR 게이트(NO1)의 제품공차에 의한 것의 예를 들었으나, 인버터(I2~ I5)의 제품공차에 의하여서도 상기 현상은 발생될 수 있다.
또한 상기 데이터 입력이 중지되어 상기 CMOS가 하이레벨에서 로우레벨로 신호변환이 일어나는 때에, 상기와 같은 제품공차로 인하여, 이번에는 단자(N3)에서 보다 단자(N4)에서 먼저 신호변환이 발생하여 PMOS 트랜지스터(TP1)의 게이트가 로우레벨의 신호가 인가되고 이어 NMOS 트랜지스터(TN1)의 게이트가 하이레벨로 되는 경우에도, PMOS 트랜지스터(TP1)와 NMOS 트랜지스터(TN1)를 동시에 턴 온되어 큰 전류가 흐르게 된다.
이와 같이 종래의 반도체 메모리의 출력 버퍼는 데이터 입력으로 인하여 CMOS가 턴 온되어 하이출력을 발생하도록 스위칭 되는 경우와, 데이터 입력이 중지되어 CMOS가 턴 오프되어 로우출력을 발생하도록 스위칭 되는 경우에 큰 순간전류가 CMOS를 통하여 흐르게 되는 문제점이 있었다.
따라서 본 발명은 상기와 같은 문제점을 감안하여 발명한 것으로, 반도체 메모리에서 데이터를 출력시키기 위해 출력버퍼를 스위칭 할 때 발생되는 순간전류를 제거하는 반도체 메모리의 출력버퍼 회로를 제공하는 것을 목적으로 한다.
제1도는 종래의 반도체 메모리의 출력버퍼를 나타낸 회로도.
제2도는 제1도의 중요노드에 있어서의 신호레벨 상태를 나타낸 타이밍도.
제3도는 본 발명의 반도체 메모리의 출력버퍼를 나타낸 회로도.
제4도는 제3도의 중요노드에 있어서의 신호레벨 상태를 나타낸 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
NO1~ NO4: NOR 게이트 NA1, NA : NAND 게이트
I1~I12: 인버터 TP1, TP2: PMOS
TN1, TN2: NMOS 10 : 데이터 입력처리부
11 : 인에이블 회로부 12: 지연회로부
13 : 데이터 출력회로부
본 발명의 반도체 메모리의 출력버퍼는, 입력데이터를 반전시켜 각각 한 입력으로 하고 반전된 입력데이터를 소정시간 지연시켜 각각 다른 입력으로 논리연산하여 제1 및 제2 출력 데이터를 발생하는 데이터 입력 처리부와, 상기 데이터 입력 처리부의 상기 제1 출력 데이터 및 제2 출력 데이터를 하나의 아웃 인에이블 신호로 동시에 인에이블 시켜 각각 출력시키는 인에이블 출력 버퍼와, 상기 인에이블 출력 버퍼의 출력 데이터를 소정시간 각각 지연시키는 지연 회로부와, 상기 지연 회로부의 지연신호에 의해 각각 온, 오프되어 데이터를 출력시키는 데이터 출력 회로부를 구비함을 특징으로 하고 있다.
이하 본 발명을 첨부도면에 근거하여 상세히 설명한다.
제3도는 본 발명에 의해 반도체 메모리의 출력버퍼의 상세회로도이고, 제4도는 제3도의 중요노드에 있어서의 신호상태를 나타낸 타이밍도이다.
본 발명의 반도체 메모리의 출력버퍼는, 제3도에 도시된 바와 같이, 데이터입력단(Din)으로 입력되는 반도체 메모리의 데이터 입력을 인버터(I6)를 경유하여 NOR 게이트(NO2) 및 NAND 게이트(NA2)의 한 입력단으로 각각 입력시킴과 동시에 2개의 인버터(I7, I8)로 형성되는 지연수단을 경유하여 상기 NOR 게이트(NO2) 및 상기 NAND 게이트(NA2)의 다른 입력단으로 각각 입력하도록 구성된 데이터 입력 처리부(10)와, 상기 데이터 입력 처리부(10)의 2개의 출력을 각각 하나의 입력으로 하고, 아웃 인에이블 신호단자(/OE)로 부터의 인에이블 신호를 다른 입력으로 하여 각각 논리 연산하는 2개의 NOR 게이트(NO3, NO4)로 구성된 인에이블 출력 버퍼부(11)와, 상기 인에이블 출력 버퍼부(11)의 2개 출력단으로부터 출력되는 신호를 지연시키도록 각각 2개의 인버터(I9, I10)와, 인버터(I11, I12)로 구성되는 지연 회로부(12)와, 상기 지연 회로부(12)의 2개의 출력 데이터에 의해 각각 스위칭 되는 PMOS 트랜지스터(TP₂)와 NMOS 트랜지스터(TN2)을 가진 CMOS 트랜지스터로 형성되는 데이터 출력 회로부(13)로 구성되어 있다.
이와 같은 본 발명의 반도체 메모리 출력버퍼의 동작을 제4도의 타이밍도를 더 참조하여 설명하면 다음과 같다.
즉, 시간 to에서 반도체 메모리로부터 데이터(하이레벨 신호)가 데이터 입력단(Din)에 입력된 후 인버터(I6)를 경유하여 NOR 게이트(NO2) 및 NAND 게이트(NA2)의 각 입력단자에 입력되며, 노드 N5는 데이터가 인가되기 전에는 하이레벨 상태로 되어 있기 때문에 NOR 게이트(NO2)는 인버터(I6)의 로우레벨의 출력에 관계없이 로우레벨의 신호를 출력하나, NAND 게이트(NA2)의 한 입력단자에 상기 인버터(I6)의 로우레벨의 출력이 입력되면 NAND 게이트(NA2)의 출력단자(노드 N7)는 하이레벨의 신호를 출력한다.
그리고 이 하이레벨의 신호는 아웃 인에이블 신호단자(/OE)로 부터의 인에이블 신호(로우레벨 신호)에 의해 인에이블 상태로 되어 있는 NOR 게이트(NO4)를 통하여 로우레벨로 반전된후 2개의 인버터(I11, I12)로 형성되는 지연수단을 경유하여 시간 t₁에 노드 N9에 도달되어 노드 N9가 로우레벨 상태로 되며 이것에 의해 NMOS 트랜지스터(TN2)가 오프된다.
그후 인버터(I6)의 출력이 2개의 인버터(I7, I8)로 형성되는 지연수단을 통하여 지연되어 시간 t1에 레벨의 상태가 되면, NAND 게이트(NA2)의 출력 단자인 노드 N7은 이전의 신호상태(하이레벨)를 유지하나, NOR 게이트(NO2)의 출력단자인 노드 N6은 로우레벨 상태에서 하이레벨 상태로 반전되고, 이 신호는 인에이블 상태의 NOR 게이트(NO3)에서 다시 로우레벨 상태로 반전된 후 2개의 인버터(I9)(I10)의 지연수단을 통하여 시간 t3에 노드 N8은 로우레벨 상태로 되며, 이 로우레벨의 신호에 의해 PMOS 트랜지스터(TP2)가 턴 온 되어 노드 N10가 하이레벨 상태로 되어 데이터가 출력되며, 이때 NMOS 트랜지스터(TN2)는 이내 시간 t1(T2이전)에서 오프되었기 때문에 이 NMOS 트랜지스터(TN2)를 통하여 전류가 흐르는 일은 없게 된다.
한편 상기 데이터의 입력이 중지되면, 인버터(I6)의 출력단은 하이레벨상태로 되고 이 레벨신호는 NOR 게이트(NO2) 및 NAND 게이트(NA2)의 한 입력단자에 동시에 입력하게 된다.
이때 이들의 다른 입력단자는 노드 N5가 아직 로우레벨 상태를 유지하고 있기 때문에 각기 로우레벨의 신호가 입력되고 있다.
따라서 NAND 게이트(NA2)의 출력단자인 노드 N7의 신호레벨은 변동이 없으나, NOR 게이트(NO2)의 출력단자인 노드 N6의 신호는 시간 t에서 하이레벨에서 로우레벨로 반전되고 이 신호는 NOR 게이트(NO3)에서 다시 하이레벨로 반전된 후, 2개의 인버터(I9, I10)로 형성되는 지연수단을 경유하여 노드 N8은 시간 t5에서 하이레벨로 반전되어 PMOS 트랜지스터(TP2)를 턴 오프 시킨다.
한편, 데이터 입력의 중지로 인한 상기 인버터(I6)의 하이레벨 출력은 지연 수단인 2개의 인버터(I7, I8)을 경유하여 시간 t6에서 노드 N7을 하이레벨로 반전시키게 되어 NAND 게이트(NA2)의 출력단자 노드 N7의 신호가 로우레벨로 반전되고, 이 신호는 NOR 게이트(NO4)를 통하여 하이레벨로 반전된 후 지연수단인 인버터(I11, I12)를 통하여 시간 t7에서 노드 N9를 하이레벨로 반전시켜서 NMOS 트랜지스터(TN2)를 턴 오프 시키게 된다.
이때, PMOS 트랜지스터(TP2)는 시간 t5에서 이미 턴 오프 되었기 때문에 상기 NMOS 트랜지스터(TN2)는 시간 t5에서 이미 턴 오프 되었기 때문에 상기 NMOS 트랜지스터(TN2)가 턴 온 되더라도 제품공차에 기인된 전류가 흐르는 일은 없게 된다.
이상과 같이, 본 발명의 반도체 메모리 출력 버퍼에 의하면, 데이터를 출력시키기 위하여 출력버퍼를 턴 온 시키거나 턴 오프 시킬 때, 회로소자의 제품공차로 인하여 출력버퍼에 큰 전류가 흐르는 것을 방지할 수 있게 되고, 이로 인하여 각 출력버퍼에 사용되는 회로소자의 선택 허용도를 크게하여 설계할 수 있는 효과가 있다.

Claims (4)

  1. 입력데이터를 반전시켜 각각 한 입력으로 하고 반전된 입력 데이터를 소정시간 지연시켜 각각 다른 입력으로 논리 연산하여 제1 및 제2 출력 데이터를 발생하는 데이터 입력 처리부와, 상기 데이터 입력 처리부의 상기 제1 출력 데이터 및 제2 출력 데이터를 하나의 아웃 인에이블 신호로 동시에 인에이블 시켜 각각 출력시키는 인에이블 출력 버퍼부와, 상기 인에이블 출력 버퍼부의 출력 데이터를 소정시간 각각 지연시키는 지연회로부와, 상기 지연회로부의 지연신호에 의해 각각 온, 오프되어 데이터를 출력시키는 데이터 출력 회로부를 구비함을 특징으로 하는 반도체 메모리의 출력버퍼.
  2. 제1항에 있어서, 상기 데이터 입력 처리부는 데이터 입력을 반전시키는 인버터와, 상기 인버터 출력을 한 입력으로 하고, 상기 인버터 출력을 지연수단을 통하여 지연시킨 신호를 또 하나의 입력으로 하여 각각 논리 연산하는 NOR 게이트 및 NAND 게이트로 구성됨을 특징으로 하는 반도체 메모리의 출력버퍼.
  3. 제2항에 있어서, 상기 지연 수단은 적어 제2도개의 직렬접속의 인버터로 구성됨을 특징으로 하는 반도체 메모리의 출력버퍼.
  4. 제2항에 있어서, 상기 인에이블 출력 버퍼부는, 상기 NOR 게이트 및 NAND 게이트의 출력을 각각 한 입력으로 하고 아웃 인에이블 단자로 부터의 인에이블 신호를 다른 입력으로 하여 각각 논리연산하는 2개의 NOR 게이트로 구성됨을 특징으로 하는 반도체 메모리의 출력버퍼.
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