JP2857285B2 - 論理一致回路 - Google Patents
論理一致回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳＦＥＴで構成
された論理一致（イクスクルーシブノアとも言う）回路
に関し、特に入力信号のレベル遷移検出に好適な論理一
致回路に関するものである。
された論理一致（イクスクルーシブノアとも言う）回路
に関し、特に入力信号のレベル遷移検出に好適な論理一
致回路に関するものである。
【０００２】
【従来の技術】ディジタル論理回路においては、入力信
号のレベル遷移を検出して所定のパルス幅のパルス信号
を発生させるレベル遷移検出回路が広く一般に用いられ
ている。特に、半導体メモリ回路においては、アドレス
信号のレベル変化を検出してパルス信号のレベル遷移検
出回路が多数備えられ、メモリチップ内の制御に使用さ
れている。
号のレベル遷移を検出して所定のパルス幅のパルス信号
を発生させるレベル遷移検出回路が広く一般に用いられ
ている。特に、半導体メモリ回路においては、アドレス
信号のレベル変化を検出してパルス信号のレベル遷移検
出回路が多数備えられ、メモリチップ内の制御に使用さ
れている。
【０００３】従来、このようなアドレス信号のレベル変
化に応答してパルス信号を発生する回路としては、例え
ば図３に示すようなものがある。図３のレベル遷移検出
回路では、入力信号Ａと、この入力信号を遅延回路１で
一定時間遅延させた入力信号Ｂとを論理一致回路２に入
力する。入力信号Ａの論理レベルが変化した場合、遅延
回路１の遅延時間ｔだけ入力信号Ｂの変化が遅れるの
で、この遅延時間ｔだけ入力信号Ａと入力信号Ｂの不一
致が生じる。これにより論理一致回路２の出力にＬＯＷ
レベルのパルスが出現する。このパルス幅は遅延回路１
の遅延時間ｔにほぼ等しくなることは明らかである。
化に応答してパルス信号を発生する回路としては、例え
ば図３に示すようなものがある。図３のレベル遷移検出
回路では、入力信号Ａと、この入力信号を遅延回路１で
一定時間遅延させた入力信号Ｂとを論理一致回路２に入
力する。入力信号Ａの論理レベルが変化した場合、遅延
回路１の遅延時間ｔだけ入力信号Ｂの変化が遅れるの
で、この遅延時間ｔだけ入力信号Ａと入力信号Ｂの不一
致が生じる。これにより論理一致回路２の出力にＬＯＷ
レベルのパルスが出現する。このパルス幅は遅延回路１
の遅延時間ｔにほぼ等しくなることは明らかである。
【０００４】次に、図４を用いて、この従来のＣＭＯＳ
半導体集積回路に用いられている論理一致回路の内部構
成とその詳細な動作を説明する。図４で用いられる論理
一致回路２は、ＣＭＯＳインバータ４０１、４０２、Ｃ
ＭＯＳトランスファーゲート４０３、４０４及びＰＭＯ
ＳＦＥＴ４０５、４０６により構成される。
半導体集積回路に用いられている論理一致回路の内部構
成とその詳細な動作を説明する。図４で用いられる論理
一致回路２は、ＣＭＯＳインバータ４０１、４０２、Ｃ
ＭＯＳトランスファーゲート４０３、４０４及びＰＭＯ
ＳＦＥＴ４０５、４０６により構成される。
【０００５】インバータは周知のように入力に加えられ
た論理レベルを否定して出力するものであり、１個のＰ
ＭＯＳＦＥＴと１個のＮＭＯＳＦＥＴから構成されてい
る。以下の記述では、Ａの論理否定を＊Ａと表現する。
トランスファーゲートとはＣＭＯＳ回路特有の回路で、
ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴが並列接続されて１つ
のトランスファーゲートを構成する。これは、ＰＭＯＳ
ＦＥＴ側のゲートをＧＰ、ＮＭＯＳＦＥＴ側のゲートを
ＧＮとする相補性の２本のゲート端子と、入力端子と出
力端子とからなる４端子素子と考えることができる。そ
して、ＧＰがＬ、ＧＮがＨのとき、入力端子と出力端子
間の両方向等価抵抗数百Ω（導通状態）となり、相補性
ゲート信号が反転してＧＰがＨ、ＧＮがＬとなると、入
出力間の等価抵抗は１０9Ω程度（遮断状態）となり、
一種のリレーとも考えることができる。このリレーを構
成素子の動作からみれば、入力電圧がＬレベルのときは
ＮＭＯＳＦＥＴのオン抵抗、入力電圧がＨレベルのとき
はＰＭＯＳＦＥＴのオン抵抗により入力電圧が出力に伝
えられている。
た論理レベルを否定して出力するものであり、１個のＰ
ＭＯＳＦＥＴと１個のＮＭＯＳＦＥＴから構成されてい
る。以下の記述では、Ａの論理否定を＊Ａと表現する。
トランスファーゲートとはＣＭＯＳ回路特有の回路で、
ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴが並列接続されて１つ
のトランスファーゲートを構成する。これは、ＰＭＯＳ
ＦＥＴ側のゲートをＧＰ、ＮＭＯＳＦＥＴ側のゲートを
ＧＮとする相補性の２本のゲート端子と、入力端子と出
力端子とからなる４端子素子と考えることができる。そ
して、ＧＰがＬ、ＧＮがＨのとき、入力端子と出力端子
間の両方向等価抵抗数百Ω（導通状態）となり、相補性
ゲート信号が反転してＧＰがＨ、ＧＮがＬとなると、入
出力間の等価抵抗は１０9Ω程度（遮断状態）となり、
一種のリレーとも考えることができる。このリレーを構
成素子の動作からみれば、入力電圧がＬレベルのときは
ＮＭＯＳＦＥＴのオン抵抗、入力電圧がＨレベルのとき
はＰＭＯＳＦＥＴのオン抵抗により入力電圧が出力に伝
えられている。
【０００６】さて、図４の論理一致回路２では、入力Ａ
及び入力Ｂが共にＬレベルのときは、インバータ４０
１、４０２の出力が共にＨとなる。このためＰＭＯＳＦ
ＥＴ４０５、４０６が共にオフとなるが、トランスファ
ーゲート４０３、４０４が共にオンとなり、それぞれイ
ンバータ４０１の出力のＨレベル、インバータ４０２の
出力のＨレベルを通すため、出力ＹはＨレベルとなる。
及び入力Ｂが共にＬレベルのときは、インバータ４０
１、４０２の出力が共にＨとなる。このためＰＭＯＳＦ
ＥＴ４０５、４０６が共にオフとなるが、トランスファ
ーゲート４０３、４０４が共にオンとなり、それぞれイ
ンバータ４０１の出力のＨレベル、インバータ４０２の
出力のＨレベルを通すため、出力ＹはＨレベルとなる。
【０００７】次に、入力ＡがＬからＨレベルに遷移する
と、インバータ４０２の出力＊ＡはＬレベルとなり、入
力Ａと出力＊Ａが相補性ゲートに接続されているトラン
スファーゲート４０３はオンからオフとなる。そして、
トランスファーゲート４０４はオン状態を継続するが、
その入力であるインバータ４０２の出力がＨレベルから
Ｌレベルに変化するため、その出力はＬレベルとなる。
こうして出力ＹにはＬレベルが現れる。このときＰＭＯ
ＳＦＥＴ４０６はオフからオンとなるが、直列に接続さ
れているＰＭＯＳＦＥＴ４０５がオフであるため出力に
は影響しない。
と、インバータ４０２の出力＊ＡはＬレベルとなり、入
力Ａと出力＊Ａが相補性ゲートに接続されているトラン
スファーゲート４０３はオンからオフとなる。そして、
トランスファーゲート４０４はオン状態を継続するが、
その入力であるインバータ４０２の出力がＨレベルから
Ｌレベルに変化するため、その出力はＬレベルとなる。
こうして出力ＹにはＬレベルが現れる。このときＰＭＯ
ＳＦＥＴ４０６はオフからオンとなるが、直列に接続さ
れているＰＭＯＳＦＥＴ４０５がオフであるため出力に
は影響しない。
【０００８】次いで、遅延回路１の遅延時間ｔが経過し
た後、入力ＢもＨレベルとなる。これにより、インバー
タ４０１の出力＊ＢはＬレベルとなり、出力＊Ｂがゲー
トに入力されているＰＭＯＳＦＥＴ４０５はオンとな
る。またトランスファーゲート４０４は、その相補性ゲ
ート信号である入力Ｂと出力＊Ｂが反転するため、オン
からオフなる。こうして出力Ｙは、トランスファーゲー
ト４０３、４０４がオフで、プルアップのＰＭＯＳＦＥ
Ｔ４０５、４０６が共にオンとなるために、Ｈレベルと
なる。
た後、入力ＢもＨレベルとなる。これにより、インバー
タ４０１の出力＊ＢはＬレベルとなり、出力＊Ｂがゲー
トに入力されているＰＭＯＳＦＥＴ４０５はオンとな
る。またトランスファーゲート４０４は、その相補性ゲ
ート信号である入力Ｂと出力＊Ｂが反転するため、オン
からオフなる。こうして出力Ｙは、トランスファーゲー
ト４０３、４０４がオフで、プルアップのＰＭＯＳＦＥ
Ｔ４０５、４０６が共にオンとなるために、Ｈレベルと
なる。
【０００９】次に、入力ＡがＨレベルからＬレベルに遷
移する場合を説明する。入力ＡがＬレベルになると、イ
ンバータ４０２の出力＊ＡがＨレベルとなり、ＰＭＯＳ
ＦＥＴ４０６がオフとなる。また入力Ａと出力＊Ａとが
相補性ゲートに接続されているトランスファーゲート４
０３が、オフからオンとなる。このトランスファーゲー
ト４０３の入力は、インバータ４０１の出力＊Ｂである
ため出力＊ＢのＬレベルが出力されて、出力ＹにはＬレ
ベルが現れる。
移する場合を説明する。入力ＡがＬレベルになると、イ
ンバータ４０２の出力＊ＡがＨレベルとなり、ＰＭＯＳ
ＦＥＴ４０６がオフとなる。また入力Ａと出力＊Ａとが
相補性ゲートに接続されているトランスファーゲート４
０３が、オフからオンとなる。このトランスファーゲー
ト４０３の入力は、インバータ４０１の出力＊Ｂである
ため出力＊ＢのＬレベルが出力されて、出力ＹにはＬレ
ベルが現れる。
【００１０】次いで、遅延回路１の遅延時間ｔが経過し
た後、入力ＢもＬレベルとなる。これにより、インバー
タ４０１の出力＊ＢはＨレベルとなり、出力＊Ｂがゲー
トに入力されているＰＭＯＳＦＥＴ４０５はオフとな
る。また、トランスファーゲート４０４は、その相補性
ゲート信号である入力Ｂと出力＊Ｂが反転するため、オ
フからオンとなる。このトランスファーゲート４０４の
入力は＊ＡでＨレベルであるため、オンとなったトラン
スファーゲート４０４の出力にＨレベルが現れて出力Ｙ
はＨレベルとなる。
た後、入力ＢもＬレベルとなる。これにより、インバー
タ４０１の出力＊ＢはＨレベルとなり、出力＊Ｂがゲー
トに入力されているＰＭＯＳＦＥＴ４０５はオフとな
る。また、トランスファーゲート４０４は、その相補性
ゲート信号である入力Ｂと出力＊Ｂが反転するため、オ
フからオンとなる。このトランスファーゲート４０４の
入力は＊ＡでＨレベルであるため、オンとなったトラン
スファーゲート４０４の出力にＨレベルが現れて出力Ｙ
はＨレベルとなる。
【００１１】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のレベル遷移検出回路に使われている論理一
致回路は、図４にその詳細な構成を示すように多くの素
子を必要とする。したがって、このような論理一致回路
にあっては、多くの素子のために、半導体集積回路のチ
ップ面上で広い面積を必要とし、また消費電力も大きく
なるという欠点がある。
ような従来のレベル遷移検出回路に使われている論理一
致回路は、図４にその詳細な構成を示すように多くの素
子を必要とする。したがって、このような論理一致回路
にあっては、多くの素子のために、半導体集積回路のチ
ップ面上で広い面積を必要とし、また消費電力も大きく
なるという欠点がある。
【００１２】また、従来の論理一致回路では、入力信号
Ａ及びＢが、トランスファーゲートの開閉とともに出力
される論理値の確定を行っているため、検出信号となる
出力に良好な波形を得ることが困難であるという欠点も
ある。
Ａ及びＢが、トランスファーゲートの開閉とともに出力
される論理値の確定を行っているため、検出信号となる
出力に良好な波形を得ることが困難であるという欠点も
ある。
【００１３】本発明は、上記のような事情に鑑みてなさ
れたもので、回路構成を工夫し、簡単にすることによ
り、チップ面上で必要とする面積を縮小し、消費電力も
少なくて済み、また応答速度も速くなる論理一致回路を
備えた半導体集積回路を提供することを課題とする。
れたもので、回路構成を工夫し、簡単にすることによ
り、チップ面上で必要とする面積を縮小し、消費電力も
少なくて済み、また応答速度も速くなる論理一致回路を
備えた半導体集積回路を提供することを課題とする。
【００１４】
【課題を解決するための手段】本発明による半導体集積
回路である論理一致回路は、ゲートが第１の入力端子に
接続された第１のＰＭＯＳＦＥＴと、ゲートが第２の入
力端子に接続されかつそのソースが第１のＰＭＯＳＦＥ
Ｔのドレインに接続されかつそのドレインがドレイン供
給電源に接続された第２のＰＭＯＳＦＥＴと、ゲートが
第２の入力端子に接続されかつそのドレインが第１のＰ
ＭＯＳＦＥＴのソースに接続されかつそのソースが接地
された第１のＮＭＯＳＦＥＴと、入力が第１の入力端子
に接続されたインバータと、入力が第１のＮＭＯＳＦＥ
Ｔのドレインに接続されかつその出力が出力端子に接続
されかつＰＭＯＳＦＥＴ側のゲートが第１の入力端子に
接続されかつＮＭＯＳＦＥＴ側のゲートがインバータの
出力に接続された第１のトランスファーゲートと、入力
が第２の入力端子に接続されかつ出力が出力端子に接続
されかつＰＭＯＳ側のゲートがインバータの出力に接続
されかつＮＭＯＳ側のゲートが第１の入力端子に接続さ
れた第２のトランスファーゲートとを具備する構成であ
る。そして、前記第１の入力端子の入力信号にＨとＬの
間のレベル遷移があると、前記第２の入力端子の入力信
号には必ず同様のレベル遷移が遅れてあることを特徴と
する。
回路である論理一致回路は、ゲートが第１の入力端子に
接続された第１のＰＭＯＳＦＥＴと、ゲートが第２の入
力端子に接続されかつそのソースが第１のＰＭＯＳＦＥ
Ｔのドレインに接続されかつそのドレインがドレイン供
給電源に接続された第２のＰＭＯＳＦＥＴと、ゲートが
第２の入力端子に接続されかつそのドレインが第１のＰ
ＭＯＳＦＥＴのソースに接続されかつそのソースが接地
された第１のＮＭＯＳＦＥＴと、入力が第１の入力端子
に接続されたインバータと、入力が第１のＮＭＯＳＦＥ
Ｔのドレインに接続されかつその出力が出力端子に接続
されかつＰＭＯＳＦＥＴ側のゲートが第１の入力端子に
接続されかつＮＭＯＳＦＥＴ側のゲートがインバータの
出力に接続された第１のトランスファーゲートと、入力
が第２の入力端子に接続されかつ出力が出力端子に接続
されかつＰＭＯＳ側のゲートがインバータの出力に接続
されかつＮＭＯＳ側のゲートが第１の入力端子に接続さ
れた第２のトランスファーゲートとを具備する構成であ
る。そして、前記第１の入力端子の入力信号にＨとＬの
間のレベル遷移があると、前記第２の入力端子の入力信
号には必ず同様のレベル遷移が遅れてあることを特徴と
する。
【００１５】
【作用】本発明は、レベル遷移検出回路の入力信号（以
下入力Ａと略す）のレベル遷移（ＨとＬの間で遷移す
る）に比較して、第２の入力信号（以下入力Ｂと略す）
のレベル遷移が必ず遅れる点に着目してなされたもので
ある。すなわち、第１の入力端子の入力ＡにＨとＬの間
のレベル遷移があると、第２の入力端子の入力Ｂには必
ず同様のレベル遷移が遅れてあるということである。 し
たがって、レベル遷移検出回路に用いる論理一致回路の
入力は、入力Ａ、Ｂが、ＬＬ→ＨＬ→ＨＨと変化する場
合と、ＨＨ→ＬＨ→ＬＬと変化する場合に限定され、い
ずれの場合も入力Ａが先に変化する。論理一致回路を上
記のように構成すると、入力Ａをトランスファーゲート
の切換専用に使用し、入力Ｂをトランスファーゲートが
通過させる論理値決定用に使用することになる。こうし
て、論理一致回路の使用素子数を削減し、出力波形の制
御を容易にすることができる。
下入力Ａと略す）のレベル遷移（ＨとＬの間で遷移す
る）に比較して、第２の入力信号（以下入力Ｂと略す）
のレベル遷移が必ず遅れる点に着目してなされたもので
ある。すなわち、第１の入力端子の入力ＡにＨとＬの間
のレベル遷移があると、第２の入力端子の入力Ｂには必
ず同様のレベル遷移が遅れてあるということである。 し
たがって、レベル遷移検出回路に用いる論理一致回路の
入力は、入力Ａ、Ｂが、ＬＬ→ＨＬ→ＨＨと変化する場
合と、ＨＨ→ＬＨ→ＬＬと変化する場合に限定され、い
ずれの場合も入力Ａが先に変化する。論理一致回路を上
記のように構成すると、入力Ａをトランスファーゲート
の切換専用に使用し、入力Ｂをトランスファーゲートが
通過させる論理値決定用に使用することになる。こうし
て、論理一致回路の使用素子数を削減し、出力波形の制
御を容易にすることができる。
【００１６】
【実施例】次に、図面を参照して本発明の実施例を詳細
に説明する。図１は本発明の論理一致回路を使用したレ
ベル遷移検出回路の実施例である。入力Ａは入力端子１
０７に加えられ、入力Ａを遅延回路１で遅延した入力Ｂ
は入力端子１０８に加えられる。入力Ａは１０７を通じ
てインバータ２０４に加えられる。また入力Ａとインバ
ータ２０４の出力である＊Ａとをトランスファーゲート
２０５の相補性ゲートに加え、またこれとは逆位相でト
ランスファーゲート２０６の相補性ゲートに加える。す
なわち入力ＡがＬレベルのとき、トランスファーゲート
２０５が導通状態（オン）となり、トランスファーゲー
ト２０６が遮断状態（オフ）となる。逆に入力ＡがＨレ
ベルのとき２０５がオフで２０６がオンとなるように接
続される。
に説明する。図１は本発明の論理一致回路を使用したレ
ベル遷移検出回路の実施例である。入力Ａは入力端子１
０７に加えられ、入力Ａを遅延回路１で遅延した入力Ｂ
は入力端子１０８に加えられる。入力Ａは１０７を通じ
てインバータ２０４に加えられる。また入力Ａとインバ
ータ２０４の出力である＊Ａとをトランスファーゲート
２０５の相補性ゲートに加え、またこれとは逆位相でト
ランスファーゲート２０６の相補性ゲートに加える。す
なわち入力ＡがＬレベルのとき、トランスファーゲート
２０５が導通状態（オン）となり、トランスファーゲー
ト２０６が遮断状態（オフ）となる。逆に入力ＡがＨレ
ベルのとき２０５がオフで２０６がオンとなるように接
続される。
【００１７】次に、ＰＭＯＳＦＥＴ２０１、２０２と、
ＮＭＯＳＦＥＴ２０３とはこの順序に継続接続されて変
則インバータを構成する。２０３のゲートと２０１のゲ
ートとは共に入力端子１０８に接続され入力Ｂがその入
力となる。２０２のゲートは入力端子１０７に接続され
入力Ａがその入力となる。変則インバータの出力は２０
３のドレインと２０２のソースの接続点から取り出さ
れ、トランスファーゲート２０５の入力となる。また、
トランスフアーゲート２０６の入力は入力端子１０８に
接続されて、入力Ｂがその入力となる。
ＮＭＯＳＦＥＴ２０３とはこの順序に継続接続されて変
則インバータを構成する。２０３のゲートと２０１のゲ
ートとは共に入力端子１０８に接続され入力Ｂがその入
力となる。２０２のゲートは入力端子１０７に接続され
入力Ａがその入力となる。変則インバータの出力は２０
３のドレインと２０２のソースの接続点から取り出さ
れ、トランスファーゲート２０５の入力となる。また、
トランスフアーゲート２０６の入力は入力端子１０８に
接続されて、入力Ｂがその入力となる。
【００１８】次に、本実施例の動作を図２のタイムチャ
ートを参照して説明する。最初に入力Ａ、Ｂが共にＬの
ときは回路は定常状態であって、２０１、２０２がオ
ン、２０３がオフであるため変則インバータの出力はＨ
となる。また、入力ＡがＬ、Ａを入力するインバータ２
０４の出力がＨであるため、トランスファーゲート２０
５がオン、トランスファーゲート２０６がオフである。
このトランスファーゲート２０５を通じて変則インバー
タの出力が出力端子１０６に現れるため出力ＸはＨとな
る。
ートを参照して説明する。最初に入力Ａ、Ｂが共にＬの
ときは回路は定常状態であって、２０１、２０２がオ
ン、２０３がオフであるため変則インバータの出力はＨ
となる。また、入力ＡがＬ、Ａを入力するインバータ２
０４の出力がＨであるため、トランスファーゲート２０
５がオン、トランスファーゲート２０６がオフである。
このトランスファーゲート２０５を通じて変則インバー
タの出力が出力端子１０６に現れるため出力ＸはＨとな
る。
【００１９】次に、入力ＡがＬからＨに遷移すると、イ
ンバータ２０４の出力＊ＡはＨからＬになり、これによ
りトランスファーゲート２０５がオフとなり、２０６が
オンとなる。入力Ｂは、まだＬレベルなので、２０６を
通じてＬレベルが出力Ｘに現れる。
ンバータ２０４の出力＊ＡはＨからＬになり、これによ
りトランスファーゲート２０５がオフとなり、２０６が
オンとなる。入力Ｂは、まだＬレベルなので、２０６を
通じてＬレベルが出力Ｘに現れる。
【００２０】次いで、遅延回路１の遅延時間ｔだけ遅れ
て、入力ＢもＨとなる。このときトランスファーゲート
２０５、２０６の導通状態には変化がないが、２０６の
入力ＢがＬからＨに変化するためその出力ＸはＬからＨ
に変化する。このように本実施例においては、入力Ａが
ＬからＨに遷移して出力Ｘに負のパルスが発生すると
き、トランスファーゲートの切換と、トトランスファー
ゲートが伝えようとする入力信号のレベル変化が同時に
は起こらない。すなわち、トランスファーゲートの切換
か、トランスファーゲートが伝える入力信号のレベル変
化のどちらか一方しかないため、出力信号の遅延時間を
小さくできて、しかもその波形を良好な形にすることが
できる。
て、入力ＢもＨとなる。このときトランスファーゲート
２０５、２０６の導通状態には変化がないが、２０６の
入力ＢがＬからＨに変化するためその出力ＸはＬからＨ
に変化する。このように本実施例においては、入力Ａが
ＬからＨに遷移して出力Ｘに負のパルスが発生すると
き、トランスファーゲートの切換と、トトランスファー
ゲートが伝えようとする入力信号のレベル変化が同時に
は起こらない。すなわち、トランスファーゲートの切換
か、トランスファーゲートが伝える入力信号のレベル変
化のどちらか一方しかないため、出力信号の遅延時間を
小さくできて、しかもその波形を良好な形にすることが
できる。
【００２１】次に、入力ＡがＨからＬに遷移する場合を
説明する。このときインバータ２０４の出力＊Ａは、Ｌ
からＨになり、これによりトランスファーゲート２０５
がオンとなり、２０６がオフとなる。これにより変則イ
ンバータの出力である２０３のドレインのＬレベルがオ
ンとなった２０５を通じて出力されるため、出力ＸはＬ
となる。
説明する。このときインバータ２０４の出力＊Ａは、Ｌ
からＨになり、これによりトランスファーゲート２０５
がオンとなり、２０６がオフとなる。これにより変則イ
ンバータの出力である２０３のドレインのＬレベルがオ
ンとなった２０５を通じて出力されるため、出力ＸはＬ
となる。
【００２２】次いで、遅延回路１の遅延時間ｔだけ遅れ
て入力ＢもＬとなる。このときトランスファーゲート２
０５、２０６の導通状態には変化がないが、２０５の入
力である変則インバータの出力がＬからＨに変化するた
め出力ＸはＨとなる。この入力ＡがＨからＬへ遷移する
ときのパルス発生に際してもトランスファーゲートの切
換と、トランスファーゲートが伝えようとする入力信号
のレベル変化が同時には起こらないため、出力信号の遅
延時間を小さくできて、しかもその波形を良好な形にす
ることができる。
て入力ＢもＬとなる。このときトランスファーゲート２
０５、２０６の導通状態には変化がないが、２０５の入
力である変則インバータの出力がＬからＨに変化するた
め出力ＸはＨとなる。この入力ＡがＨからＬへ遷移する
ときのパルス発生に際してもトランスファーゲートの切
換と、トランスファーゲートが伝えようとする入力信号
のレベル変化が同時には起こらないため、出力信号の遅
延時間を小さくできて、しかもその波形を良好な形にす
ることができる。
【００２３】
【発明の効果】以上説明した通り、本発明によれば、従
来に比べ少数の素子で、レベル遷移検出回路に用いる論
理一致回路を構成することができて、しかもその波形を
良好な形にすることができるため、アドレス遷移検出回
路を多数使用する高速高集積度のメモリ等の半導体集積
回路の集積度と速度の向上を実現できるという効果があ
る。
来に比べ少数の素子で、レベル遷移検出回路に用いる論
理一致回路を構成することができて、しかもその波形を
良好な形にすることができるため、アドレス遷移検出回
路を多数使用する高速高集積度のメモリ等の半導体集積
回路の集積度と速度の向上を実現できるという効果があ
る。
【図１】図１は、本発明の論理一致回路を使用したレベ
ル遷移検出回路説明図である。
ル遷移検出回路説明図である。
【図２】図２は、図１の回路のタイムチャートである。
【図３】図３は、レベル遷移検出回路のブロック図であ
る。
る。
【図４】図４は、従来の論理一致回路を使用したレベル
遷移検出回路説明図である。
遷移検出回路説明図である。
【図５】図５は、図４の回路のタイムチャートである。
１ 遅延回路 ２、１０５ 論理一致回路 １００、１０７、１０８、３００、３０７、３０８ 入
力端子 １０６、３０６ 出力端子 ２０１、２０２、４０５、４０６、 ＰＭＯＳＦＥＴ ２０３ ＮＭＯＳＦＥＴ ２０４、４０１、４０２ インバータ ２０５、２０６、４０３、４０４ トランスファーゲー
ト
力端子 １０６、３０６ 出力端子 ２０１、２０２、４０５、４０６、 ＰＭＯＳＦＥＴ ２０３ ＮＭＯＳＦＥＴ ２０４、４０１、４０２ インバータ ２０５、２０６、４０３、４０４ トランスファーゲー
ト
Claims (1)
- 【請求項１】 ゲートが第１の入力端子に接続された第
１のＰＭＯＳＦＥＴと、 ゲートが第２の入力端子に接続されかつそのソースが第
１のＰＭＯＳＦＥＴのドレインに接続されかつそのドレ
インがドレイン供給電源に接続された第２のＰＭＯＳＦ
ＥＴと、 ゲートが第２の入力端子に接続されかつそのドレインが
第１のＰＭＯＳＦＥＴのソースに接続されかつそのソー
スが接地された第１のＮＭＯＳＦＥＴと、 入力が第１の入力端子に接続されたインバータと、 入力が第１のＮＭＯＳＦＥＴのドレインに接続されかつ
その出力が出力端子に接続されかつＰＭＯＳＦＥＴ側の
ゲートが第１の入力端子に接続されかつＮＭＯＳＦＥＴ
側のゲートが前記インバータの出力に接続された第１の
トランスファーゲートと、 入力が第２の入力端子に接続されかつ出力が前記出力端
子に接続されかつＰＭＯＳ側のゲートが前記インバータ
の出力に接続されかつＮＭＯＳ側のゲートが第１の入力
端子に接続された第２のトランスファーゲートと、 を具備し、 前記第１の入力端子の入力信号にＨとＬの間のレベル遷
移があると、前記第２の入力端子の入力信号には必ず同
様のレベル遷移が遅れてある ことを特徴とする論理一致
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23667592A JP2857285B2 (ja) | 1992-09-04 | 1992-09-04 | 論理一致回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23667592A JP2857285B2 (ja) | 1992-09-04 | 1992-09-04 | 論理一致回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685662A JPH0685662A (ja) | 1994-03-25 |
| JP2857285B2 true JP2857285B2 (ja) | 1999-02-17 |
Family
ID=17004121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23667592A Expired - Fee Related JP2857285B2 (ja) | 1992-09-04 | 1992-09-04 | 論理一致回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2857285B2 (ja) |
-
1992
- 1992-09-04 JP JP23667592A patent/JP2857285B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0685662A (ja) | 1994-03-25 |
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Legal Events
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