JPS62174843A - メモリ優先切替方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ｌ＠明の利用分野］ 本発明は、メモリ優先切替方式に関し、特に複数のメモ
リを優先と非優先とに分けてメモリ配置を簡単に決定あ
るいは変更できるメモリ優先切替方式に関するものであ
る。

〔発明の背景〕

複数個のメモリを具備するプロセッサまたはシステムに
おいて、他のメモリのアドレスを意識することなくメモ
リ・マツプ上の任意のアドレスを設定できるメモリ優先
切替方式としては、例えば、特開昭５９−１４８９６６
号公報記載のもののように、複数個のメモリを優先メモ
リと非優先メモリとに分け、優先メモリ内に非優先メモ
リへの動作抑制信号発生回路を設けて、優先メモリがア
クセスされている期間中、非優先メモリに対しては動作
抑止信号を送出し非優先メモリはアドレスが一致しても
動作しないようにする方式が提案されている。

しかし、この方式では、優先メモリがアドレスを同定し
、非優先メモリへの動作抑止信号を発生するまでの時間
分だけ、非優先メモリ謂のメモリ動作時間を遅らせなけ
ればならなかった。

また、優先メモリおよび非優先メモリにも同一のタイミ
ンク関係でアドレスとメモリストローブ信号が発行され
るため、例えば非優先メモリとして高速メモリ素子をま
た優先メモリとして低速メモリ素子を使用するといった
メモリの使い分けが困難であり、高速化のためには、双
方のメモリを高速メモリ素子で構成する必要があった。

〔発明の目的〕

本発明の目的は、このような従来の問題を改善して、優
先側あるいは非優先側メモリのアクセスタイムを犠牲に
することなく、より高速なメモリ切替を安価に実現でき
る優先メモリ切替方式を提供することにある。

〔発明の概要〕

以上の目的を達成するため１本発明のメモリ優先切替方
式は、基本制御装置がアドレスの重゛複する複数個のメ
モリを優先メモリと非優先メモリとに分割して前記複数
個のメモリを予め定めた順位により択一的にアクセスす
るシステムにおいて、前記基本制御装置のアクセスすべ
きメモリの優先／非優先の種別を検出する検出手段と、
該検出手段により検出されたアクセスメモリに適したタ
イミングでメモリストローブ信号を発行する手段と、他
方のメモリへのアクセスを禁止する手段とを前記基本制
御装置に設けて、前記優先メモリおよび非優先メモリへ
のアクセスを切替えることに特徴がる。

〔発明の実施例〕

以下、本発明の実施例を図面により詳細に説明する。第
２図は本発明の一実施例が適用されるマルチプロセッサ
の構成図である 第２図に示すマルチプロセッサでは、親プロセツサＧＰ
のバス（ＧＰババスＢｌに３個の子プロセッサＬＰ１〜
３が各々の子メモリＬＭ１〜３を介して接続されている
。子メモリＬＭ１〜３は各々６４にパイ程度の容量があ
り、そのうち１．６　Ｋバイト程度は親プロセツサから
もアクセス可能な共有エリア（第２図中斜線部〕Ｃ○で
ある。親メモリＧＭはＩＭバイト程度の容量があり、子
プロセッサＬＰ１〜３からはアクセスできない。

第３図は第２図に示す各メモリの関連図である。

親プロセツサＧＰは、１Ｍバイトのメモリアドレスを有
する親メモリＧＭのすべてのエリアをアクセスできる。

第２図中、斜線で示した部分は、親プロセツサＧＰから
アクセス可能なメモリエリアを表している。そして親メ
モリＧＭのＯ番地からＩＭ番地までの間で、各子メモリ
ＬＭＩ、２．３と重複するアドレスを有している。

ここで問題となるのは、子メモリｌ１ｖｆＬ〜３の共有
エリアＣＯと重なる親メモリＧＭのエリア（空白部で示
す）である。これらのエリアはいずれも親プロセツサＧ
Ｐからアクセス可能である。そこで、アドレスが重複す
る場合、親プロセツサＧＰは子メモリＬＭ１〜３の共有
エリア（各１６バイト）を優先的にアクセスするものと
する。つまり、子メモリＬＭ１〜３の共有エリアを優先
メモリ、親メモリＧＭの重複エリア（第２図の空白部）
を非優先メモリとする。

と３ろが・親プロセツサＧＰが子メモリＬＭ１〜３の共
有エリアの内容を読出すためにアドレス信号を送出する
と、このアドレス信号は親メモリＧＭにも入力されるの
で、データ・バス（ＧＰババスＢｌ上に両メモリ（ＬＭ
Ｉ、２または３、およびＧＭ）からのデータが出力され
てしまうことになる。

これを回避するため、本発明では、親プロセツサＧＰに
優先メモリエリア検出部を設け、親プロセツサＧＰから
のアドレスが子メモリＬＭ１〜３の共有エリアのアドレ
ス範囲内にある場合には、優先メモリアクセス許可信号
（ＬＭＢＳＹ）を発行する。

このＬＭＢＳＹ信号が「１」のとき親メモリＧＭのイネ
ーブル信号であるＧＭ選択信号が「０」になるようにす
れば、親メモリＧＭは動作しないから、子メモリＬＭＩ
〜３のみがアクセスされる。

なお、第２図に示すように、子メモリＬＭＩ〜３には、
スイッチＳＷが設けられているが、これは親プロセツサ
ＧＰと子プロセッサＬＰ１〜３で子メモリＬＭ１〜３を
時分割的にアクセスるためのものである。

第１図は本発明の一実施例を示すメモリ優先切替方式の
ブロック構成図であり、特に優先メモリアクセス許可信
号による各メモリ内の関連を示す図である。

親プロセツサＧＰは、マイクロプロセッ０１、該マイク
ロプロセッサ０１がアクセスするメモリが優先メモリで
あることを検出する優先メモリエリア検出部０２、マイ
クロプロセッ０１からの出力アドレスをラッチしてバス
Ｂ１に出力するアドレスラッチ部０３、アクセスするメ
モリに適したタイミングでメモリストローブ信号を発行
するメモリサイクル制御部０４、および前述した優先メ
モリアクセス許可信号発生回路０５とから構成される。

このうち、優先メモリエリア検出部０２は、子メモリＬ
Ｍ１〜３の全共有エリアを包括するアドレス範囲をセッ
トしておくためのＬＭアドレスラッチ０２１と、マイク
ロプロセッサｏ１の出力アドレスとＬＭアドレスラッチ
０２１との内容を比較するコンパレータ０２２とから構
成され、比較の結果アドレス範囲が子メモリの共有エリ
ア範囲内にある場合には、優先メモリアクセス許可信号
発生回路０５からＬＭＢＳＹ信号を出力する。

このＬ　Ｍ　Ｂ　Ｓ　Ｙ信号は、親メモリＧＭに入力さ
れ、ゲート２０を閉じて、親メモリの選択信号ＳＧを「
０」にする。したがって、親プロセツサＧＰからメモリ
ストローブ信号（Ｗ／Ｒ）が送出されたとき、親メモリ
の選択信号がｒＯＪになっているため、フリッププロッ
プＦＦはリセットされたままであり、セット出力はｒＯ
Ｊとなりで親メモリＧＭは動作しない。

またこの場合、該当する子メモリＬＭＩ〜３のコンパレ
ータ１４〜１６において、各ＬＭアドレス１７〜１９と
比較することにより一致するので、子メモリの選択信号
８１〜３の１つが「１ノとなる。以上のようにして、子
メモリの選択が行なわれる。

最後に、各子メモリのゲート１１〜１３には、メモリス
トローブ信号（Ｗ／Ｒ）に先立って発行されるＬＭＢＳ
Ｙ信号条件が入力される。これは、コンパレータ１４〜
１６の動作速度が遅くて、ゲート１１〜１３への入力が
確定しないうちに、ストローブ信号を受信してもＬＭＢ
ＳＹ信号が入力されない限り子メモリの選択信号１〜３
が不要に出力されないようにしたものである。これによ
って子メモリが選択されない場合に、メモリサイクル制
御部０４から仮に親メモリＧＭに適したタイミングでメ
モリストローブ信号が発行されたとしてもメモリ側が誤
動作することを防ぐことができる。

このようにして、優先メモリと定めた複数の子メモリ中
の任意の特定子メモリを迅速かつ確実にアクセスするこ
とができる。

〔発明の効果〕

以上説明したように１本発明によれば、基本制御装置に
おいて、アクセスするメモリが優先メモリか非優先メモ
リかを確認し、それぞれに適したメモリアクセスタイミ
ングを得ることが可能となるため、優先側あるいは非優
先側メモリのアクセスタイムを犠牲にすることなく、高
速かつ確実なメモリ優先切替を安価に実現できる。

【図面の簡単な説明】

第１図は本発明の一実施を示すメモリ優先切替方式のブ
ロック構成図、第２図は本発明の一実施例が適用される
マルチプロセッサの構成図、第３図は第２図に示す各メ
モリの関連図である。

Claims (1)

【特許請求の範囲】
1. （１）基本制御装置がアドレスの重複する複数個のメモ
   リを優先メモリと非優先メモリとに分割して前記複数個
   のメモリを予め定めた順位により択一的にアクセスする
   システムにおいて、前記基本制御装置のアクセスすべき
   メモリの優先／非優先の種別を検出する検出手段と、該
   検出手段により検出されたアクセスメモリに適したタイ
   ミングでメモリストローブ信号を発行する手段と、他方
   のメモリへのアクセスを禁止する手段とを前記基本制御
   装置に設けて、前記優先メモリおよび非優先メモリへの
   アクセスを切替えることを特徴とするメモリ優先切替方
   式。