JPH04324544A - マイクロプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサシス
テムに関し、特にアクセス時間の異なる周辺制御回路お
よび記憶素子を有するマイクロプロセッサシステムに関
する。

【０００２】

【従来の技術】従来のアクセス速度の異なる周辺制御回
路および記憶素子を有するマイクロプロセッサシステム
の構成図を図４と図５に示す。図４はアクセス速度の異
なる記憶素子＃０　　５０と＃１　　５１の場合、図５
はアクセス速度の異なる周辺制御回路５１と記憶素子５
０からなる場合を示している。図５の周辺制御回路５１
の例としては、ＤＭＡコントローラ、通信コントローラ
、ディスクコントローラ、割り込みコントローラ等が挙
げられる。

【０００３】従来の技術では、この例のようにアクセス
速度の異なる図４の記憶素子＃０５０、＃１　　５１、
図５の記憶素子５０毎および図５の周辺制御回路５１毎
にアクセス速度に適したアクセス応答回路＃０　　４０
、＃１　　４１を用意していた。各アクセス応答回路＃
０　　４０、＃１　　４１はマイクロプロセッサ３０が
出力したアドレスから、自分に対応する図４の記憶素子
＃０　　５０、＃１　　５１、図５の記憶素子５０また
は図５の周辺制御回路５１がアクセスされているかどう
かを判断する。そして、自分に対応する図４の記憶素子
＃０　　５０、＃１　　５１、図５の記憶素子５０また
は図５の周辺制御回路５１がアクセスされていることを
検出したアクセス応答回路＃０　　４０、＃１　　４１
は、その図４の記憶素子＃０５０、＃１　　５１、図５
の記憶素子５０または図５の周辺制御回路５１のアクセ
ス時間を確保した後マイクロプロセッサ３０にアクセス
応答を出力していた。

【０００４】

【発明が解決しようとする課題】上述したように、従来
のマイクロプロセッサシステムではアクセス速度の異な
る周辺制御回路および記憶素子を使用した場合、記憶素
子および周辺制御回路のアクセス速度毎にアクセス応答
回路が必要となり、回路の物量が増大するという欠点が
あった。

【０００５】

【課題を解決するための手段】第１および第２の発明の
マイクロプロセッサシステムは、アクセス時間の異なる
記憶素子を有するマイクロプロセッサシステムに於いて
、異なるアクセス時間を有するものを含む複数の記憶素
子と、アドレスからこれらの各記憶素子に適したアクセ
ス時間を判定し出力するアクセス時間出力回路と、記憶
素子のアクセス毎にこのアクセス時間出力回路から入力
されたアクセス時間を確保した後アクセス応答をマイク
ロプロセッサに出力するアクセス応答回路と、記憶素子
へのアクセスサイクルを前述のアクセス応答の入力によ
り終了するマイクロプロセッサとを具備し、マイクロプ
ロセッサが記憶素子をアクセスしたときにアクセス時間
出力回路がマイクロプロセッサから出力されたアドレス
に対応する記憶素子のアクセス時間をアクセス応答回路
に出力し、アクセス応答回路はアクセス時間に基づき各
記憶素子のアクセス時間を確保した後アクセス応答をマ
イクロプロセッサに出力するよう構成されている。

【０００６】また、第２の発明のマイクロプロセッサシ
ステムは、アクセス時間の異なる周辺制御回路および記
憶素子を有するマイクロプロセッサシステムに於いて、
プログラムを記憶しておいたり、プログラムの作業領域
として使用するための記憶素子と、この記憶素子と異な
るアクセス時間を有するものを含む１つまたは複数の周
辺制御回路と、アドレスから記憶素子または各周辺制御
回路に適したアクセス時間を判定し出力するアクセス時
間出力回路と、記憶素子または各周辺制御回路へのアク
セス毎にアクセス時間出力回路から入力されたアクセス
時間を確保した後アクセス応答をマイクロプロセッサに
出力するアクセス応答回路と、記憶素子および各周辺制
御回路へのアクセスサイクルを前述のアクセス応答の入
力により終了するマイクロプロセッサとを具備し、マイ
クロプロセッサが記憶素子または周辺制御回路をアクセ
スしたときにアクセス時間出力回路がマイクロプロセッ
サから出力されたアドレスに対応する記憶素子または周
辺制御回路のアクセス時間をアクセス応答回路に出力し
、アクセス応答回路はアクセス時間に基づきアクセスす
る記憶素子または周辺制御回路のアクセス時間を確保し
た後アクセス応答をマイクロプロセッサに出力するよう
構成されている。

【０００７】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【０００８】図１は第１および第２の発明のマイクロプ
ロセッサシステムの一実施例を示す構成図である。本第
１および第２の発明はアクセス速度の異なる複数の記憶
素子を有するマイクロプロセッサシステムに適用される
が、ここでは説明を簡略化するために、アクセス速度の
異なる２つの記憶素子を有するマイクロプロセッサシス
テムを例に説明を行う。

【０００９】図１に於いて、データバス１１によりマイ
クロプロセッサ１と記憶素子＃０２０、記憶素子＃１　
　２１が、アドレスバス１２によりマイクロプロセッサ
１とアクセス時間出力回路２及び記憶素子＃０　　２０
、記憶素子＃１　　２１が、ストローブ信号線１３によ
りマイクロプロセッサ１とアクセス時間出力回路２とア
クセス応答回路３及び記憶素子＃０　　２０、記憶素子
＃１　　２１が、アクセス応答信号線１４によってマイ
クロプロセッサ１とアクセス応答回路３が接続されてい
る。さらに、アクセス時間出力回路２の出力はアクセス
応答回路３に接続されている。ここで、記憶素子＃０　
　２０のアドレスは００００〜０ＦＦＦ番地、記憶素子
＃１　　２１のアドレスは１０００〜１ＦＦＦ番地であ
るとする。

【００１０】マイクロプロセッサ１は記憶素子＃０　　
２０にアクセスするとき、まずアドレスバス１２に記憶
素子＃０　　２０のアドレス、例えば００００番地を出
力する。そして、マイクロプロセッサ１はストローブ信
号線１３を有効にする。記憶素子＃０　　２０、記憶素
子＃１　　２１はストローブ信号線１３の有効を検出す
るとアドレスバス１２に出力されたアドレス００００番
地を取り込む。そして、記憶素子＃０　　２０は取り込
んだアドレスが自分のアドレスの００００番地であるの
で、００００番地に対しデータバス１１を介してマイク
ロプロセッサ１とのアクセス処理、即ちデータの読み出
しまたは書き込みの処理を行う。また、記憶素子＃１　
　２１は取り込んだアドレス００００番地が自分のアド
レスではないのでアクセス処理は行わない。

【００１１】上記の記憶素子のアクセス処理と同時に、
ストローブ信号線１３の有効を検出したアクセス時間出
力回路２はアドレスバス１２に出力されたアドレス００
００番地を取り込む。そして、アクセス時間出力回路２
は取り込んだアドレス００００番地が記憶素子＃０　　
２０のアドレスであるので、記憶素子＃０　　２０のア
クセス時間をアクセス応答回路３に出力する。アクセス
時間が入力されたアクセス応答回路３はストローブ信号
線１３の有効を受けてから、入力されたアクセス時間を
確保した後アクセス応答信号線１４を有効にする。

【００１２】アクセス応答信号線１４の有効を検出した
マイクロプロセッサ１はストローブ信号線１３を無効に
し、アドレスの出力をやめる。ストローブ信号線１３の
無効を検出したアクセス応答回路３はアクセス応答信号
線１４を無効にする。

【００１３】以上のようにして、マイクロプロセッサ１
の記憶素子＃０　　２０に対する１サイクルのアクセス
が完了する。

【００１４】また、マイクロプロセッサ１の記憶素子＃
１　　２１に対するアクセスも上記と同様にしておこな
われる。

【００１５】図３は本第１および第２の発明の実施例の
タイムチャートであり、アクセススピードの速い記憶素
子＃０　　２０の００００番地とアクセススピードの遅
い記憶素子＃１２１の１０００番地にアクセスしたとき
の例である。また、ストローブ信号とアクセス信号はＬ
ｏｗが有効である。

【００１６】まず、マイクロプロセッサ１は００００番
地にアクセスしようとしたとき、アドレス００００番地
を出力し、ストローブ信号を有効にする。ストローブ信
号の有効を検出したアクセス時間出力回路２はアドレス
００００番地を取り込み、対応する記憶素子＃０　　２
０のアクセス時間”　２”　をアクセス応答回路３に出
力する。この例ではアクセス時間はシステムクロックの
クロック数で表している。アクセス時間”　２”　を入
力されたアクセス応答回路３はストローブ信号の有効か
らシステムクロックの２クロック分のアクセス時間を確
保してからアクセス応答信号を有効にする。そして、ア
クセス応答信号の有効を検出したマイクロプロセッサ１
はストローブ信号を無効にし、アドレスの出力をやめる
。ストローブ信号の無効を検出したアクセス応答回路３
はアクセス応答信号を無効にする。

【００１７】次にマイクロプロセッサ１は１０００番地
にアクセスしようとする。このときは記憶素子＃１　　
２１に対するアクセス処理であることと、アクセス時間
が”　４”　であるのでストローブ信号の有効からシス
テムクロックを４クロック分のアクセス時間を確保して
からアクセス応答信号を有効にする点を除いて前記の０
０００番地へのアクセス処理と同様の処理が行われる。

【００１８】つぎに、第３および第４の発明のマイクロ
プロセッサシステムについて説明する。図２は第３およ
び第４の発明のマイクロプロセッサシステムの一実施例
を示す構成図である。本第３および第４の発明もアクセ
ス速度の異なる複数の記憶素子と複数の周辺制御回路を
有するマイクロプロセッサシステムに適用されるが、こ
こでは説明を簡略化するために、アクセス速度の異なる
記憶素子と周辺制御回路をそれぞれ１つずつ有するマイ
クロプロセッサシステムを例に説明を行う。

【００１９】図２に於いて、データバス１１によりマイ
クロプロセッサ１と記憶素子２０および周辺制御回路２
１が、アドレスバス１２によりマイクロプロセッサ１と
アクセス時間出力回路２と記憶素子２０および周辺制御
回路２１が、ストローブ信号線１３によりマイクロプロ
セッサ１とアクセス時間出力回路２とアクセス応答回路
３と記憶素子２０および周辺制御回路２１が、アクセス
応答信号線１４によってマイクロプロセッサ１とアクセ
ス応答回路３が接続されている。さらに、アクセス時間
出力回路２の出力はアクセス応答回路３に接続されてい
る。ここで、記憶素子２０がアドレス００００〜０ＦＦ
Ｆ番地に、周辺制御回路２１のレジスタがアドレス１０
００〜１００Ｆ番地に割り当てられているとする。

【００２０】マイクロプロセッサ１は記憶素子２０にア
クセスするとき、まずアドレスバス１２に記憶素子２０
のアドレス、例えば００００番地を出力する。そして、
マイクロプロセッサ１はストローブ信号線１３を有効に
する。

【００２１】記憶素子２０および周辺制御回路２１はス
トローブ信号線１３の有効を検出するとアドレスバス１
２に出力されたアドレス００００番地を取り込む。そし
て、記憶素子２０は取り込んだアドレスが自分のアドレ
スの００００番地であるので、００００番地に対しデー
タバス１１を介してマイクロプロセッサ１とのアクセス
処理、即ちデータの読み出し、または書き込みの処理を
行う。また、周辺制御回路２１は取り込んだアドレス０
０００番地が、自分のアドレスではないのでアクセス処
理は行わない。

【００２２】上記の記憶素子２０へのアクセス処理と同
時に、ストローブ信号線１３の有効を検出したアクセス
時間出力回路２は、アドレスバス１２に出力されたアド
レス００００番地を取り込む。そして、アクセス時間出
力回路２は取り込んだアドレス００００番地が記憶素子
２０のアドレスであるので、記憶素子２０のアクセス時
間をアクセス応答回路３に出力する。アクセス時間を入
力されたアクセス応答回路３は、ストローブ信号線１３
の有効を受けてから、入力されたアクセス時間を確保し
た後アクセス応答信号線１４を有効にする。

【００２３】アクセス応答信号線１４の有効を検出した
マイクロプロセッサ１は、ストローブ信号線１３を無効
にし、アドレスの出力をやめる。ストローブ信号線１３
の無効を検出したアクセス応答回路３は、アクセス応答
信号線１４を無効にする。

【００２４】以上のようにして、マイクロプロセッサ１
の記憶素子２０に対する１サイクルのアクセスが完了す
る。

【００２５】また、マイクロプロセッサ１の周辺制御回
路２１に対するアクセスも上記と同様にしておこなわれ
る。

【００２６】図３は本第３および第４の発明の実施例の
タイムチャートでもあり先の第１および第３および第４
の発明の実施例のタイムチャートと同じであり、記憶素
子２０の００００番地と周辺制御回路２１の１０００番
地にアクセスしたときの例である。ここで、記憶素子２
０のアクセス時間を”　２”　、周辺制御回路２１のア
クセス時間を”　４”　とする。なお、アクセス時間は
システムクロックのクロック数で表している。また、ス
トローブ信号とアクセス信号はＬｏｗが有効である。

【００２７】まず、マイクロプロセッサ１は００００番
地にアクセスするとき、アドレス００００番地を出力し
、ストローブ信号を有効にする。ストローブ信号の有効
を検出したアクセス時間出力回路２は、アドレス０００
０番地を取り込み、対応する記憶素子２０のアクセス時
間”　２”　をアクセス応答回路３に出力する。アクセ
ス時間”　２”　を入力されたアクセス応答回路３は、
ストローブ信号の有効からシステムクロックの２クロッ
ク分のアクセス時間を確保してからアクセス応答信号を
有効にする。そして、アクセス応答信号の有効を検出し
たマイクロプロセッサ１は、ストローブ信号を無効にし
、アドレスの出力をやめる。ストローブ信号の無効を検
出したアクセス応答回路３は、アクセス応答信号を無効
にする。

【００２８】また、マイクロプロセッサ１が１０００番
地にアクセスするときは、周辺制御回路２１に対するア
クセス処理であることと、アクセス時間が”　４”　で
あるのでストローブ信号の有効からシステムクロックを
４クロック分のアクセス時間を確保してからアクセス応
答信号を有効にする点を除いて前記の００００番地への
アクセス処理と同様の処理が行われる。

【００２９】以上第１および第２の発明と第３および第
４の発明に於てアクセス時間出力回路２とアクセス応答
回路３とがそれぞれ別個の機能及び回路として説明した
が、これらの２つの回路を併合し、インターフェースを
第１および第２の発明と第３および第４の発明と同じマ
イクロプロセッサ１、アドレスバス１２、ストローブ信
号線１３及びアクセス応答信号線１４にするように構成
することもできる。

【００３０】

【発明の効果】以上説明したように、本発明のマイクロ
プロセッサシステムは、従来のアクセス速度の異なる記
憶素子および周辺制御回路毎にアクセス応答回路が必要
なマイクロプロセッサシステムに比べ、アクセス応答回
路は一つだけでよいので回路の物量を削減できるという
効果がある。

【００３１】また、アクセス速度の異なる記憶素子およ
び周辺制御回路の数が増大するほど従来の技術に比べ回
路の物量が削減できる効果が大きくなる。

【図面の簡単な説明】

【図１】第１および第２の発明のマイクロプロセッサシ
ステムの一実施例を示す構成図である。

【図２】第３および第４の発明のマイクロプロセッサシ
ステムの一実施例を示す構成図である。

【図３】第１および第２の発明及び第３および第４の発
明の実施例のタイムチャートである。

【図４】従来のアクセス速度の異なる記憶素子を有する
マイクロプロセッサシステムの構成図である。

【図５】従来のアクセス速度の異なる周辺制御回路およ
び記憶素子を有するマイクロプロセッサシステムの構成
図である。

【符号の説明】

１　　　　マイクロプロセッサ ２　　　　アクセス時間出力回路 ３　　　　アクセス応答回路 １１　　　　データバス １２　　　　アドレスバス １３　　　　ストローブ信号線 １４　　　　アクセス応答信号線 ２０　　　　記憶素子＃０（図１の場合）、記憶素子（
図２の場合） ２１　　　　記憶素子＃１（図１の場合）、周辺制御回
路（図２の場合）

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　アクセス時間の異なる複数の記憶素子
   を有するマイクロプロセッサシステムに於いて、マイク
   ロプロセッサが前記異なるアクセス時間を有する複数の
   記憶素子の各々にアクセスする場合、アクセスする前記
   各記憶素子のアドレスからアクセス時間出力回路が前記
   各記憶素子に適したアクセス時間を判定しアクセス応答
   回路に出力し、前記アクセス応答回路が前記アクセス時
   間に基づき前記各記憶素子のアクセス時間を確保した後
   アクセス応答をマイクロプロセッサに出力し、マイクロ
   プロセッサが前記各記憶素子へのアクセスサイクルを終
   了することを特徴とするマイクロプロセッサシステム。
2. 【請求項２】　　異なるアクセス時間を有する複数の記
   憶素子と、アドレスから前記各記憶素子に適したアクセ
   ス時間を判定し出力するアクセス時間出力回路と、前記
   各記憶素子のアクセス毎に前記アクセス時間出力回路か
   ら入力されたアクセス時間を確保した後アクセス応答を
   マイクロプロセッサに出力するアクセス応答回路と、前
   記記憶素子へのアクセスサイクルを前記アクセス応答の
   入力により終了するマイクロプロセッサとを備えたこと
   を特徴とするマイクロプロセッサシステム。
3. 【請求項３】　　アクセス時間の異なる複数の記憶素子
   および周辺制御回路を有するマイクロプロセッサシステ
   ムに於いて、マイクロプロセッサが前記異なるアクセス
   時間を有する複数の記憶素子および周辺制御回路の各々
   にアクセスする場合、アクセスする前記各記憶素子およ
   び各周辺制御回路のアドレスからアクセス時間出力回路
   が前記各記憶素子および各周辺制御回路に適したアクセ
   ス時間を判定しアクセス応答回路に出力し、前記アクセ
   ス応答回路が前記アクセス時間に基づき前記各記憶素子
   および各周辺制御回路のアクセス時間を確保した後アク
   セス応答をマイクロプロセッサに出力し、マイクロプロ
   セッサが前記各記憶素子および各周辺制御回路へのアク
   セスサイクルを終了することを特徴とするマイクロプロ
   セッサシステム。
4. 【請求項４】　　異なるアクセス時間を有する複数の記
   憶素子および周辺制御回路と、アドレスから前記各記憶
   素子および各周辺制御回路に適したアクセス時間を判定
   し出力するアクセス時間出力回路と、前記各記憶素子お
   よび各周辺制御回路のアクセス毎に前記アクセス時間出
   力回路から入力されたアクセス時間を確保した後アクセ
   ス応答をマイクロプロセッサに出力するアクセス応答回
   路と、前記記憶素子および各周辺制御回路へのアクセス
   サイクルを前記アクセス応答の入力により終了するマイ
   クロプロセッサとを備えたことを特徴とするマイクロプ
   ロセッサシステム。
5. 【請求項５】　　前記アクセス時間出力回路と前記アク
   セス応答回路とを併合した機能を有する回路をシステム
   に共通に設けた請求項１記載のマイクロプロセッサシス
   テム。