JPS63178350A - キヤツシユコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュコントローラに関し、特にアクセス
されたアドレスのデータがキャッシュメモリに格納され
ているかどうかのヒット・ミスヒットの別“を判定し返
送するキャッシュコントローラに関する。

〔従来の技術〕

従来のキャッシュコントローラでは、キャッシュ用高速
メモリにアクセスしたアドレスがヒツトするかどうかの
判定はアドレスのランダムアクセスまたはシリアルアク
セスに関係なくアドレス比較のヒツト判定回路を通して
実行している。

〔発明が解決しようとする問題点〕

上述した従来のキャッシュコントローラは、アクセスの
度にヒット・ミスヒット判定を常時性なう構成となって
いるが、プログラムによっては、あるアドレス空間をア
クセスするときは必ずヒツトするケースもあり、そのと
きにはヒツト判定を行う時間が無駄になるという欠点が
ある。

上述した従来構成に対し、本発明はキャッシュメモリ外
部から所定の指示があれば、アクセスされたアドレスの
ヒット・ミスヒットの判定結果を待つことなく、瞬時に
ヒツト指示信号を出力するという独創的内容を有する。

〔問題点を解決するための手段〕

本発明のキャッシュコントローラはアクセスされたアド
レスのデータがキャッシュメモリに格納されているかど
うかのヒット・ミスヒットを判定しその結果によりヒツ
ト判定信号を出力するヒツト判定回路と、アクセス元に
対してヒツト判定信号を返送するが、外部から所定の指
示があるときはヒツト判定信号の入力を待つことなくヒ
ツトを示す内容の信号を返送するヒツト信号出力回路と
を含むことを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の第１の実施例を示すブロック図である
。

第１図を参照すると本実施例は、動作モードレジスタ１
．ヒツト判定回路２．ナントゲート３゜アンドゲート４
．高速メモリ５およびドライバ６から成る。

動作モードレジスタ１は、外部指示信号１０１に応答し
て動作モードがセットされる。アクセスアドレスが予め
ヒツトすることが判っている場合には、外部指示信号１
０１を高レベルにすることにより、動作モードレジスタ
１を高レベルにセットする。

動作モードレジスタ１を高レベルにセットすると、レジ
スタ信号１０２は低レベルになりナントゲート３に入力
されることによって、ヒツト判定回路２よりのヒツト判
定信号１０５の状態にかかわらず、ヒツト信号１０６を
外部に出力する。

アクセスアドレスがヒツトするかどうか判らない場合に
は、外部指示信号１０１を低レベルにすることにより、
動作モードレジスタ１を低レベルにセットする。動作モ
ードレジスタ１を低レベルにセットすると、レジスタ信
号１０２は高レベルになり、ヒツト判定回路２がら出力
されるヒツト判定信号１０５によって、ナントゲート３
の出力であるヒツト信号１０６の状態が決定する。

ヒツト判定回路２は、高速メモリ５にアクセスされたア
ドレスが高速メモリ５に格納されているか否か、すなわ
ち、ヒツトするかミスヒツトするかを判定し、ヒツト判
定信号１０５を出力するが、この信号はヒツトした場合
には低レベルであり、ミスヒツトした場合には高レベル
である。　。

ナントゲート３は、ヒツト判定信号１０５と動作モード
レジスタ１からのレジスタ信号１０２を入力とし、ヒツ
ト信号１０６を出力する。ヒツト信号１０６はヒツト時
には高レベルであり、ミスヒツト時には低レベルである
。

アンドゲート４は、外部よりのライトイネーブル信号１
０４とヒツト信号１０６を入力とし、その出力１０７は
高速メモリ５から中央処理装置へデータを読むリード時
には高レベルであり、中央処理装置から高速メモリ５に
データを書き込むライト時には低レベルである。

高速メモリ５は、外部よりアクセスされたライトイネー
ブル信号１０４により、動作を開始し、アドレス１０３
でアクセスされたアドレスのデータをデータバス１０８
を通じてドライバ６との間で入出力する。

ドライバ６は、アンドゲート４からの出力１０７をイネ
ーブル入力とし、リード時には信号１０７は高レベルで
あり、ライト時には低レベルであり、それぞれデータバ
ス１０８を通じて高速メモリ５との間で入出力し、デー
タバス１０９を通じてメインメモリとの間で入出力する
。

このようにして、動作モードレジスタ１とナントゲート
３とにより、ヒツト判定回路２がらのヒツト判定信号１
０５に依存した信号を出力するが、動作モードレジスタ
１からのレジスタ信号１０２に依存した信号を出力する
かを切り換えることが可能である。

動作モードがヒツトの保証されたヒツト指示のモードに
切り換わると、ヒツト判定回路１の出力を待たずにヒツ
ト指示信号１０５を外部に出力するとともに、データ出
力を行なうことが可能である。

第２図は本発明の第２の実施例のブロック図を示す。

本実施例は第１図に示した第１の実施例における動作モ
ードレジスタ１をセレクタ１０に変えたものである。セ
レクタ１０はＡ入力は“０′°クランプ、Ｂ入力は゛１
′°クランプされており、外部指示信号２０１によりセ
レクトされる。アクセスアドレスが予めヒツトすること
が判っている場合には外部指示信号２０１を高レベルに
することによりセレクタ１０はＢ入力をセレクトし、セ
レクタ出力信号２０２は低レベルとなる。アクセスアド
レスがヒツトするかどうか判らない場合には、外部指示
信号２０１を低レベルにすることにより、セレクタ１０
はＡ入力をセレクトし、セレクタ出力信号２０２は高レ
ベルとなる。

セレクタ出力信号２０２はナントゲート３に入力され、
ナントゲート３の出力であるヒツト信号１０６が、ヒツ
ト判定信号１０５に依存した状態となるか、セレクタ出
力信号２０２に依存した状態となるか切り換える。

この実施例では、ヒツトが保証されているケースには、
外部指示信号２０１”によって、ヒツト判定回路２から
出力されるヒツト判定信号１０５に依存せずかつクロッ
クを待つことなく瞬時にヒツト信号１０６をお外部出力
し、ドライバ６を動作可にすることができるという利点
がある。

〔発明の効果〕

本発明によれば、以上説明したような構成を採用するこ
とにより、プログラムによりある一定時間内に、あるア
ドレス空間をアクセスするときは、必ずヒツトすること
が判っているような場合は、外部から所定の指示をして
アクセスされたアドレスに対するヒット・ミスヒット判
定の結果を待つことなく、瞬時にヒツト指示信号を出力
して次のメモリアクセスを促進し、システムの動作速度
を早くできるようになるという効果がある。

【図面の簡単な説明】

第１図と第２図は本発明のそれぞれ第１の実施例と第２
の実施例を示す。 １・・・動作モードレジスタ、２・・・ヒツト判定回路
、３・・・ナントゲート、４・・・アンドゲート、５・
・・高速メモリ、６・・・ドライバ、１０・・・セレク
タ、１０１・・・外部指示信号、１０３・・・アドレス
、１０４・・・ライトイネーブル信号、１０５・・・ヒ
ツト判定信号、１０６・・・ヒツト信号、１０９・・・
データバス。

Claims (1)

【特許請求の範囲】
1. アクセスされたアドレスのデータがキャッシュメモリに
   格納されているかどうかのヒット・ミスヒットを判定し
   その結果によりヒット判定信号を出力するヒット判定回
   路と、アクセス元に対して該ヒット判定信号を返送する
   が、外部から所定の指示があるときは前記ヒット判定信
   号の入力を待つことなく前記ヒットを示す内容の信号を
   返送するヒット信号出力回路とを含むことを特徴とする
   キャシュコントローラ。