JPS598184A - メモリ - Google Patents
メモリInfo
- Publication number
- JPS598184A JPS598184A JP57117518A JP11751882A JPS598184A JP S598184 A JPS598184 A JP S598184A JP 57117518 A JP57117518 A JP 57117518A JP 11751882 A JP11751882 A JP 11751882A JP S598184 A JPS598184 A JP S598184A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- registers
- noise
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリに関し、特に新規なアドレス機構を有す
るメモリに関する。
るメモリに関する。
一般にメモリはマイクロコンビーータなどのＣ１）ＬＪ
と最も重要な主従関係をもって使用されるが、メモリに
はコンピュータと接続するだめの必要な最少限の機能、
すなわち任意のデータの番地全指定するアドレス信号、
書込み／読出しに必要なり−ド／ライトコントロール信
号、さらに個々のメモリを選択するためのチップセレク
ト信号、およびデータ信号などを入力もしくは出力でき
るように構成されている。
と最も重要な主従関係をもって使用されるが、メモリに
はコンピュータと接続するだめの必要な最少限の機能、
すなわち任意のデータの番地全指定するアドレス信号、
書込み／読出しに必要なり−ド／ライトコントロール信
号、さらに個々のメモリを選択するためのチップセレク
ト信号、およびデータ信号などを入力もしくは出力でき
るように構成されている。
しかし、メモリ自身の中には一般にＣＰＵのような制御
機能は含まれていない。従って、ＣＰＵから送られてく
るアドレスをそのまま信用して受は付けるようになって
おり、ＣＰＵの制御下におかれているのが現状である。
機能は含まれていない。従って、ＣＰＵから送られてく
るアドレスをそのまま信用して受は付けるようになって
おり、ＣＰＵの制御下におかれているのが現状である。
しかし、バス上にノイズが発生すれば前記したアドレス
信号、リード／ライトコントロール信号、チップセレク
ト信号は容易にその内容が変化されてしまうという危険
性があり、実際問題としてもこれに基づく誤動作は多発
している。
信号、リード／ライトコントロール信号、チップセレク
ト信号は容易にその内容が変化されてしまうという危険
性があり、実際問題としてもこれに基づく誤動作は多発
している。
本発明の目的はノイズに基つく誤動作を防止する能力を
もつメモリを提供することにある。
もつメモリを提供することにある。
本発明はメモリ側にＣＰＵ機能の中からノイズ除去に必
要な機能、即ち入力されたアドレス？＜ 一時保持する
複数のレジスタ手段と・それらの内容を比較する手段と
、比較結果一致信号を発生してアドレスを受は入れる手
段とを設けたことを特徴とする。
要な機能、即ち入力されたアドレス？＜ 一時保持する
複数のレジスタ手段と・それらの内容を比較する手段と
、比較結果一致信号を発生してアドレスを受は入れる手
段とを設けたことを特徴とする。
本発明によれば、メモリ側（ＣＰＵチソグに接続される
メモリチップ内）にアドレス比較能力をもたせているた
め、バスを介して入力されるアドレスを時分割に少なく
とも２つのレジスタにセットし、これらを比較すること
によって両者が一致したらセルアレイにアドレスを供給
するようにし一方一致しない時は供給を禁止することに
よって、ノイズ等によってアドレスが変化した場合、メ
モリ自身で的確にそれを把握して誤アドレスによるアク
セスをなくすことができる。
メモリチップ内）にアドレス比較能力をもたせているた
め、バスを介して入力されるアドレスを時分割に少なく
とも２つのレジスタにセットし、これらを比較すること
によって両者が一致したらセルアレイにアドレスを供給
するようにし一方一致しない時は供給を禁止することに
よって、ノイズ等によってアドレスが変化した場合、メ
モリ自身で的確にそれを把握して誤アドレスによるアク
セスをなくすことができる。
尚、この比較をチップセレクト信号やり一ド／ライトコ
ントロール信号に対して行なうようにしてもよいが、こ
れらの信号は比較的長時ｊＩ」メモリに供給され、しか
もその全期間にわたってメモリを制御するものであるが
、これらとほぼ同じ時間供給されるアドレスはセルアレ
イをアクセスしてデータを出入れする時に正常でなけれ
ばならない情報であるため、このアドレスを優先的に保
護する方がよい。
ントロール信号に対して行なうようにしてもよいが、こ
れらの信号は比較的長時ｊＩ」メモリに供給され、しか
もその全期間にわたってメモリを制御するものであるが
、これらとほぼ同じ時間供給されるアドレスはセルアレ
イをアクセスしてデータを出入れする時に正常でなけれ
ばならない情報であるため、このアドレスを優先的に保
護する方がよい。
以下、図面を参照し、で本発明の一実施例を説明する。
第１図はそのチップブロック図で（点線５内がチップ）
、アドレス信号Ａｏ−Ａｎ、チッソセレクト信号Ｃ８１
リート／ライトコントローノＩ倍号几／Ｗ、入力データ
Ｄｉｎはバスを介して入力回路７に入力される。アドレ
ス信号はデコーダ回路８へ向うバスと制御回路６へ向う
バスとに出力される。制御回路６は２つのレジスタ１，
２と比較回路３とを含んでいる。１１はサンプリングパ
ルスを発生する内部クロック発生回路であるが、これは
必すしも必要ではなく、外部から入力されるチップセレ
クト信号以外の信号（例えばアドレス信号）からサンプ
リングパルスを作シ出すようにしてもよい。この方がメ
モＩＪ ｋ同期型として使用できるため低消費電力化に
は有効である。なおチップセレクト信号を使うとそれに
ノイズが発生した時にサンプリングパルスが作れなかっ
たり、好ましくないタイミングでパルスが発生したシす
るという不都合が生じるためこれは避ける方がよい。
、アドレス信号Ａｏ−Ａｎ、チッソセレクト信号Ｃ８１
リート／ライトコントローノＩ倍号几／Ｗ、入力データ
Ｄｉｎはバスを介して入力回路７に入力される。アドレ
ス信号はデコーダ回路８へ向うバスと制御回路６へ向う
バスとに出力される。制御回路６は２つのレジスタ１，
２と比較回路３とを含んでいる。１１はサンプリングパ
ルスを発生する内部クロック発生回路であるが、これは
必すしも必要ではなく、外部から入力されるチップセレ
クト信号以外の信号（例えばアドレス信号）からサンプ
リングパルスを作シ出すようにしてもよい。この方がメ
モＩＪ ｋ同期型として使用できるため低消費電力化に
は有効である。なおチップセレクト信号を使うとそれに
ノイズが発生した時にサンプリングパルスが作れなかっ
たり、好ましくないタイミングでパルスが発生したシす
るという不都合が生じるためこれは避ける方がよい。
入力されたアドレスは異なるタイミングでレジスタ１，
２に夫々セットされる。この場合、第１のタイミングで
レジスタ１にセットして、第２のタイミングでレジスタ
１の内容をレジスタ２にシフトするとともに、新たなア
ドレスをレジスタエにセットするようにしてもよい。い
つ九にしても、レジスタ１，２にセットされるアドレス
ｕ、ＣＰＵから見れば同一アドレスであるが、時間的に
は異なったタイミングでのアドレスである。従っていづ
れかのタイミングで入力されるアドレスがノイズの影響
を受けていれは２つのレジスタの内容は違うことになる
。その時は、比較回路３からは一致信号４が発生されな
いのでアドレスはデコーダされない。この結果、誤った
アドレスによるメモリアクセスを防止できる。一方、２
つのレジスタの内容が同一であれは、一致伯号４が発生
されその時のアドレスがデコーダ８によってデコードさ
れてセルアレイ９に転送され、正しいメモリアクセスで
データが出力回路１０を介して出力される。勿論、同様
の制御はデータの宿へ込今にも行なわれる。（なお、メ
モリがＲＯＭであればデータライトは不要）更に、比較
した結果一致しなければ、信号１２を発してＣＰＵから
再度アドレスを出力してもらうように要求するようにし
てもよい。
２に夫々セットされる。この場合、第１のタイミングで
レジスタ１にセットして、第２のタイミングでレジスタ
１の内容をレジスタ２にシフトするとともに、新たなア
ドレスをレジスタエにセットするようにしてもよい。い
つ九にしても、レジスタ１，２にセットされるアドレス
ｕ、ＣＰＵから見れば同一アドレスであるが、時間的に
は異なったタイミングでのアドレスである。従っていづ
れかのタイミングで入力されるアドレスがノイズの影響
を受けていれは２つのレジスタの内容は違うことになる
。その時は、比較回路３からは一致信号４が発生されな
いのでアドレスはデコーダされない。この結果、誤った
アドレスによるメモリアクセスを防止できる。一方、２
つのレジスタの内容が同一であれは、一致伯号４が発生
されその時のアドレスがデコーダ８によってデコードさ
れてセルアレイ９に転送され、正しいメモリアクセスで
データが出力回路１０を介して出力される。勿論、同様
の制御はデータの宿へ込今にも行なわれる。（なお、メ
モリがＲＯＭであればデータライトは不要）更に、比較
した結果一致しなければ、信号１２を発してＣＰＵから
再度アドレスを出力してもらうように要求するようにし
てもよい。
本発明はこのようにメモリがＣＰＵ機能を有しているた
め、ノイズによる誤動作をＣＰＵ０力を借シずに防止で
きる。誤動作防止をより確実にするためにはレジスタの
数や比較回数を増やせばよい。
め、ノイズによる誤動作をＣＰＵ０力を借シずに防止で
きる。誤動作防止をより確実にするためにはレジスタの
数や比較回数を増やせばよい。
なお、一旦比較した後メモリアクセスを行なうため処理
速度が遅くなるという心配があるが、メモリアクセスに
対して比較操作は過速にて行えるので、ＣＰＵ側から見
た場合その心配は不要である。しかも、連続してアドレ
ス指定する場合は、比較とメモリアクセスとを１復して
実行できるの
速度が遅くなるという心配があるが、メモリアクセスに
対して比較操作は過速にて行えるので、ＣＰＵ側から見
た場合その心配は不要である。しかも、連続してアドレ
ス指定する場合は、比較とメモリアクセスとを１復して
実行できるの
【図面の簡単な説明】
第１図は本発明の一実施例によるメモリの回路ブロック
図である。 １．２ ・・レジスタ、３・・・・比軟回路、４ ・・
・・一致信号、５ メモリチップ、６・・・・・演算
回路を含む制御回路、７・・・・・・入力回路、８・・
・・・フリップ７０ツブを含むデコーダ回路、９・・・
・、メモリセルアレイ、１０・・・・・・出力回路、
１１ クロック発生回路、１２ ・・要求信号 第 １ 区
図である。 １．２ ・・レジスタ、３・・・・比軟回路、４ ・・
・・一致信号、５ メモリチップ、６・・・・・演算
回路を含む制御回路、７・・・・・・入力回路、８・・
・・・フリップ７０ツブを含むデコーダ回路、９・・・
・、メモリセルアレイ、１０・・・・・・出力回路、
１１ クロック発生回路、１２ ・・要求信号 第 １ 区
Claims (1)
- 複数のレジスタ手段と、これらのレジスタ手段に異なっ
たタイミングでアドレスをセットする手段と、セットさ
れたアドレスを比較して一致信号を発生する手段と、こ
の一致信号に基いてメモリセルアレイを制御する手段と
を有することを特徴とするメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117518A JPS598184A (ja) | 1982-07-06 | 1982-07-06 | メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57117518A JPS598184A (ja) | 1982-07-06 | 1982-07-06 | メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS598184A true JPS598184A (ja) | 1984-01-17 |
Family
ID=14713747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57117518A Pending JPS598184A (ja) | 1982-07-06 | 1982-07-06 | メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598184A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61259353A (ja) * | 1985-05-13 | 1986-11-17 | Omron Tateisi Electronics Co | デ−タ記憶装置 |
-
1982
- 1982-07-06 JP JP57117518A patent/JPS598184A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61259353A (ja) * | 1985-05-13 | 1986-11-17 | Omron Tateisi Electronics Co | デ−タ記憶装置 |
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