JPH0352188A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は記憶装置に関し、特に高速アクセスモードを有
するダイナミックメモリ素子からなる記憶装置に関する
ものである。

従来技術 従来のこの種の記憶装置では、上位装置からのブロック
転送モードの指示があったときだけダイナミックＲＡＭ
素子の高速アクセスモード（ぺ−ジモード，高速ページ
モード，スタティック力ラムモード等）を動作させる構
成となっている。

従って、記憶装置をアクセスする例えばプロセッサが、
ブロック転送モード機能を有していない場合には、ダイ
ナミックＲＡＭ素子の高速アクセスモードが利用できず
、よってその高速性を有効活用できないという欠点があ
る。

また、プロセッサがブロック転送モード機能を有してい
た場合、ブロック転送モードのデータ長に制限があり、
通常ダイナミックＲＡＭ素子の同一カラムサズよりもそ
のデータ長は極めて小さいので、やはりダイナミックＲ
ＡＭ素子の高速アクセスモードの機能を十分に生かしき
れないという欠点がある。

発明の目的 本発明の目的は、アクセス待機状態では常に口ーアドレ
スストローブ信号を有効としておき、最新ローアドレス
と現在のローアドレスとの一致の有無を検出可能として
、常に高速アクセス動作ができるようにした記憶装置を
提供することである。

発明の構成 本発明によれば、高速アクセスモードを有するメモリ素
子からなる記憶装置であって、最新のローアドレスをラ
ッチするラッチ手段と、システムからのアクセス要求時
にこのときのローアドレスと前記ラッチ手段のラッチ内
容とを比較する比較手段と、この比較結果が一致を示す
とき前記高速アクセスモードにより前記メモリ素子をア
クセス制御する制御手段と、アクセス待機状態において
ローアドレスストローブ信号を有効状態に維持する手段
とを含むことを特徴とする記憶装置が得られる。

実施例 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例のブロック図である。

１はシステムバスてあり、記憶装置にタ・｝するアクセ
ス要求時には、ａにアクセス要求、ｂにローアドレス，
Ｃにカラムアドレスが夫々出力され、ｄを通してデータ
の授受が行われる。

２はローアドレスラッチ回路であり、それまでにｂから
入力された最新のローアドレスをｅのラッチ制御信号の
指示によりラッチしており、そのローアドレスをｆに出
力する。

３は比較回路であり、ｂに出力されている現在のローア
ドレスと、ｆに出力されているラッチされたローアドレ
スとを比較し、その結果をｇに出力する。

４はマルチプレクサであり、ｈのアドレス切換え信号の
指示により、ｂのローアドレスとＣのカラムアドレスと
を切換えてｉに出力する５はローアドレスのラッチ、ロ
ーアドレスとカラムアドレスとの切換え、ローアドレス
ストローブ及びカラムアドレスストローブの制御を行う
制御回路であり、ａからシステムバスのアクセス要求、
ｇからローアドレス比較の結果、ｐからローアドレスス
トローブ解除信号を夫々受けとり、ｅにローアドレスラ
ッチ制御信号、ｈにアドレス切換え信号、ｊにローアド
レスストローブ、ｋにカラムアドレスストローブを夫々
出力する。

６はローアドレスストロープ監視回路であり、ｊに出力
されたローアドレスストローブが規定時間を越えた場合
は、ｐにローアドレスストローブ解除信号を出力する。

ローアドレスストローブの解除をなす理由は、一般に汎
用ＤＲＡＭ素子にはＡＣ特性としてローアドレスストロ
ープのパルス幅の最大値が予め定められており、これを
守らなければ、素子の動作が保証されないことによる。

７はダイナミックＲＡＭ素子のアレイであり、ｉのアド
レス入力、ｊのローアドレスストローブ、ｌ（のカラム
アドレスストローブによりアクセスされ、ｄを通してデ
ータの授受を行う。

第２図は待機状態を含むメモリアクセスのタイムチャー
トである。待機状態では、ローアドレスラッチ２はそれ
までにアクセスされた最新のローアドレス■をラッチし
ており、これをｆに出力している。ローアドレスストロ
ーブｊは有効（“１”レベル）、カラムアドレスストロ
ーブｋは無効（“０″レベル）状態になっており、アド
レス切換え信号ｈはカラムアドレスを選択（“０″レベ
ル）しており、ｉにはカラムアドレスが出力されている
。

最初のアクセスはローアドレスがラッチされたローアド
レスと一致する場合である。まず、ｂにローアドレス■
、Ｃにカラムアドレス■が夫々出力される。比較回路３
はｂのローアドレス■とｆのカラムアドレスのとを比較
し、アドレス一致の情報をｇに出力する。ここで、ａに
アクセス要求が出力されると、制御回路５はカラムアド
レスストローブｋを有効（“１″レベル）にする。

一方、アドレス切換え制御信号ｈはカラムアドレスを選
択（′０１レベル）しているので、ｉにはカラムアドレ
ス■が出力される。よって、ダイナミックＲＡＭ素子７
は高速アクセスモードでアクセスされ、ｄにデータを出
力する。そして、再び待機状態に戻る。

２番目のアクセスはローアドレスがラッチされたアドレ
スに不一致の場合である。ｂにローアドレス■が出力さ
れると、比較回路３はｂのローアドレス■とｆのローア
ドレス■とを比較し、アドレス不一致の情報をｇに出力
する。ここで、ａにアクセス要求が出力されると、制御
回路５はローアドレスストローブｊを無効（“Ｏ゜レベ
ル）にし、アドレス切換え信号ｈをローアドレス選択（
“１゜レベル）にかえる。

ｉにローアドレス■が出力されると、制御回路５は適当
なタイミングでローアドレスストローブｊを有効（“１
”レベル）にし、アドレス切換え信号ｈをカラムアドレ
ス選択（“０゛レベル）に戻す。同時に、ラッチ制御信
号ｅによりローアドレスラッチ回路２にローアドレス■
をラツチさせる。これにより、ｆにはローアドレス■が
出力されるので、比較回路３からアドレス一致の情報が
ｇに出力され、最初のアクセスと同様にしてダイナミッ
クＲＡＭ素子がアクセスされ、再び待機状態に戻る。

発明の効果 以上説明したように、本発明によれば、ダイナミックＲ
ＡＭ素子に入力された最新のローアドレスをラッチし、
アクセス要求のあったローアドレスとラッチされたロー
アドレスとを比較し、一致した場合は高速アクセスモー
ドでダイナミックＲＡＭ素子をアクセスすることにより
、高速にアクセスできる記憶装置を構成できるという効
果がある。

すなわち、記憶回路内にローアドレスラッチ回路ト、ロ
ーアドレス比較回路と、ローアドレスス１・ローブ有効
制御回路とを組込んでおくことにより、プロセッサから
のいかなるアクセスに対しても高速アクセスモード動作
が可能となるのである。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は本発明
の実施例の動作を示すタイミングチャドである。 主要部分の符号の説明 ２・・・・・・ローアドレスラッチ回路３・・・・・・
比較回路 ５・・・・・・制御回路 ７・・・・・・ＲＡＭアレイ

Claims (1)

【特許請求の範囲】
1. （１）高速アクセスモードを有するメモリ素子からなる
   記憶装置であって、最新のローアドレスをラッチするラ
   ッチ手段と、システムからのアクセス要求時にこのとき
   のローアドレスと前記ラッチ手段のラッチ内容とを比較
   する比較手段と、この比較結果が一致を示すとき前記高
   速アクセスモードにより前記メモリ素子をアクセス制御
   する制御手段と、アクセス待機状態においてローアドレ
   スストローブ信号を有効状態に維持する手段とを含むこ
   とを特徴とする記憶装置。