JP2617621B2 - 低速/高速インタフェース回路 - Google Patents
低速/高速インタフェース回路Info
- Publication number
- JP2617621B2 JP2617621B2 JP41213390A JP41213390A JP2617621B2 JP 2617621 B2 JP2617621 B2 JP 2617621B2 JP 41213390 A JP41213390 A JP 41213390A JP 41213390 A JP41213390 A JP 41213390A JP 2617621 B2 JP2617621 B2 JP 2617621B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- speed
- data
- memory
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Information Transfer Systems (AREA)
Description
【0001】
【産業上の利用分野】本発明は、低速/高速インタフェ
ース回路に関し、特に無線回線及び機器に対する監視制
御装置等に用いられる低速/高速インタフェース回路に
関するものである。
ース回路に関し、特に無線回線及び機器に対する監視制
御装置等に用いられる低速/高速インタフェース回路に
関するものである。
【0002】無線回線及び機器に低速/高速インタフェ
ース回路に関対する監視制御装置等においては、低速動
作するI/O回路と高速動作するメイン処理回路として
のCPUが、共通のメモリに対してデータを授受するた
めにそのアクセス要求が競合することがあり、このため
に、両者の調停を行う必要がある。
ース回路に関対する監視制御装置等においては、低速動
作するI/O回路と高速動作するメイン処理回路として
のCPUが、共通のメモリに対してデータを授受するた
めにそのアクセス要求が競合することがあり、このため
に、両者の調停を行う必要がある。
【0003】
【従来の技術】図4は、従来の低速/高速インタフェー
ス回路を示したもので、1は低速動作するI/O回路、
2は高速動作するCPU、3はこれらI/O回路1とC
PU2に共通なメモリとしてのRAM、4はこのメモリ
3に対するI/O回路1又はCPU2からのアクセス要
求に応じて切替制御信号を発生する調整回路としてのタ
イミング発生器、そして51〜54はCPU2及びI/
O回路1のアドレス信号(制御信号を含む)及びデータ
信号の各ゲート動作用バッファでありタイミング発生器
4からの切替制御信号を受けてI/O回路1又はCPU
2のRAM3に対するアクセスを可能にするセレクタを
構成している。
ス回路を示したもので、1は低速動作するI/O回路、
2は高速動作するCPU、3はこれらI/O回路1とC
PU2に共通なメモリとしてのRAM、4はこのメモリ
3に対するI/O回路1又はCPU2からのアクセス要
求に応じて切替制御信号を発生する調整回路としてのタ
イミング発生器、そして51〜54はCPU2及びI/
O回路1のアドレス信号(制御信号を含む)及びデータ
信号の各ゲート動作用バッファでありタイミング発生器
4からの切替制御信号を受けてI/O回路1又はCPU
2のRAM3に対するアクセスを可能にするセレクタを
構成している。
【0004】このような従来構成の動作においては、I
/O回路1が外部に選択信号を送出することにより外部
インタフェースを介して外部のデータを受けると、I/
O回路1が、監視対象の状態が変化したか否かを検出す
るため、RAM3から以前の監視データを読み出すため
のアクセス要求信号REQをタイミング発生器4に送
る。
/O回路1が外部に選択信号を送出することにより外部
インタフェースを介して外部のデータを受けると、I/
O回路1が、監視対象の状態が変化したか否かを検出す
るため、RAM3から以前の監視データを読み出すため
のアクセス要求信号REQをタイミング発生器4に送
る。
【0005】このアクセス要求信号REQを受けたタイ
ミング発生器4は、切替制御信号を各バッファ51〜5
4に送り、バッファ51,52をネゲート状態(閉状
態)にすると共にバッファ53,54をアサート状態
(開状態)にする。
ミング発生器4は、切替制御信号を各バッファ51〜5
4に送り、バッファ51,52をネゲート状態(閉状
態)にすると共にバッファ53,54をアサート状態
(開状態)にする。
【0006】これにより、RAM3からはI/O回路1
からのアドレス信号に対応する監視データが読み出され
てI/O回路1に送られるので、I/O回路1では、こ
の以前のデータを外部からの監視データと比較してその
不一致/一致により状態変化の有無を検出する。尚、こ
の状態変化の検出に際しては、通常、誤動作防止のため
に数段の保護段が設けられている。
からのアドレス信号に対応する監視データが読み出され
てI/O回路1に送られるので、I/O回路1では、こ
の以前のデータを外部からの監視データと比較してその
不一致/一致により状態変化の有無を検出する。尚、こ
の状態変化の検出に際しては、通常、誤動作防止のため
に数段の保護段が設けられている。
【0007】外部データと以前のデータが異なっていて
状態変化が有ったと判定されたときには、I/O回路1
はその外部データをRAM3に書き込んで監視データの
更新を行うと共にRAM3への書込が終わったことをア
クセス要求信号REQを変化させることによりタイミン
グ発生器4に通知する。
状態変化が有ったと判定されたときには、I/O回路1
はその外部データをRAM3に書き込んで監視データの
更新を行うと共にRAM3への書込が終わったことをア
クセス要求信号REQを変化させることによりタイミン
グ発生器4に通知する。
【0008】タイミング発生器4は、通常、上記のよう
にI/O回路1からのアクセス要求が来ない場合を除い
てはバッファ51,52をアサート状態とし、バッファ
53,54をネゲート状態としてCPU2からRAM3
へのアクセスを可能にしている。尚、CPU2は、RA
M3をアクセスしたときにバッファ51,52がアサー
ト状態になっていればタイミング発生器4からのACK
(認識)信号によりその旨知らされてアクセスすること
となる。
にI/O回路1からのアクセス要求が来ない場合を除い
てはバッファ51,52をアサート状態とし、バッファ
53,54をネゲート状態としてCPU2からRAM3
へのアクセスを可能にしている。尚、CPU2は、RA
M3をアクセスしたときにバッファ51,52がアサー
ト状態になっていればタイミング発生器4からのACK
(認識)信号によりその旨知らされてアクセスすること
となる。
【0009】
【発明が解決しようとする課題】このような従来の方式
では、I/O回路1のアクセス要求信号REQがタイミ
ング発生器4に与えられたときには、図5に示すよう
に、RAM3のデータ読出とデータ比較とデータ書込の
動作が行われる間、CPU2にはACK信号が返らず、
RAM3をアクセスできずに待機を余儀無くされること
となり、CPU1の処理能力が低下してしまうという問
題点があった。
では、I/O回路1のアクセス要求信号REQがタイミ
ング発生器4に与えられたときには、図5に示すよう
に、RAM3のデータ読出とデータ比較とデータ書込の
動作が行われる間、CPU2にはACK信号が返らず、
RAM3をアクセスできずに待機を余儀無くされること
となり、CPU1の処理能力が低下してしまうという問
題点があった。
【0010】従って、本発明は、低速動作するI/O回
路又は高速動作するCPUのメモリに対するアクセス要
求に応じてタイミング発生器がセレクタを切替制御する
と共に、該I/O回路が外部データを受けたとき、該I
/O回路からのアクセス要求を受けた該タイミング発生
器が該セレクタを切替制御して該メモリに記憶されてい
る以前のデータを読み出して該I/O回路で該外部デー
タと比較することにより状態変化を検出して該外部デー
タを該メモリに書き込む低速/高速インタフェース回路
において、CPUの待機時間をできるだけ短縮してその
処理能力を向上させることを目的とする。
路又は高速動作するCPUのメモリに対するアクセス要
求に応じてタイミング発生器がセレクタを切替制御する
と共に、該I/O回路が外部データを受けたとき、該I
/O回路からのアクセス要求を受けた該タイミング発生
器が該セレクタを切替制御して該メモリに記憶されてい
る以前のデータを読み出して該I/O回路で該外部デー
タと比較することにより状態変化を検出して該外部デー
タを該メモリに書き込む低速/高速インタフェース回路
において、CPUの待機時間をできるだけ短縮してその
処理能力を向上させることを目的とする。
【0011】
【課題を解決するための手段】図1は、本発明に係る低
速/高速インタフェース回路の構成を原理的に示したも
ので、本発明では、タイミング発生器4が、該以前のデ
ータを該メモリ3から読み出す間だけ該セレクタ5を該
I/O回路1の側に切替制御してラッチ回路6に一旦ラ
ッチさせ、その後、該I/O回路1が該ラッチされた以
前のデータと該外部データとの比較を行い、不一致の場
合のみ該外部データを該メモリ(3)に書き込むようにし
ている。
速/高速インタフェース回路の構成を原理的に示したも
ので、本発明では、タイミング発生器4が、該以前のデ
ータを該メモリ3から読み出す間だけ該セレクタ5を該
I/O回路1の側に切替制御してラッチ回路6に一旦ラ
ッチさせ、その後、該I/O回路1が該ラッチされた以
前のデータと該外部データとの比較を行い、不一致の場
合のみ該外部データを該メモリ(3)に書き込むようにし
ている。
【0012】
【作用】図1に示した本発明に係る低速/高速インタフ
ェース回路においては、外部データをI/O回路1が受
けたとき、これをI/O回路1がアクセス要求としてタ
イミング発生器4に伝えると、タイミング発生器4はセ
レクタ5をI/O回路1の側に切替制御してメモリ3中
の以前のデータをI/O回路1に送るが、このときのセ
レクタ5の切替制御はメモリ3からデータを読み出す間
だけ続けられ、その以前のデータをラッチ回路6に一旦
ラッチさせる。
ェース回路においては、外部データをI/O回路1が受
けたとき、これをI/O回路1がアクセス要求としてタ
イミング発生器4に伝えると、タイミング発生器4はセ
レクタ5をI/O回路1の側に切替制御してメモリ3中
の以前のデータをI/O回路1に送るが、このときのセ
レクタ5の切替制御はメモリ3からデータを読み出す間
だけ続けられ、その以前のデータをラッチ回路6に一旦
ラッチさせる。
【0013】従って、ラッチ回路6にラッチされた以前
のデータと外部データとのI/O回路1における比較は
CPU2のアクセスが可能な状態で行われることとな
り、CPU1がメモリ3をアクセスできない期間は、図
2に示すようにメモリ3の以前のデータをラッチ回路6
に書き込んで外部データと比較する間だけであり、CP
U1の待機時間を大幅に短縮することができる。
のデータと外部データとのI/O回路1における比較は
CPU2のアクセスが可能な状態で行われることとな
り、CPU1がメモリ3をアクセスできない期間は、図
2に示すようにメモリ3の以前のデータをラッチ回路6
に書き込んで外部データと比較する間だけであり、CP
U1の待機時間を大幅に短縮することができる。
【0014】
【実施例】図3は、本発明に係る低速/高速インタフェ
ース回路の一実施例を示したものであり、この実施例で
は、セレクタ5が上述した図4の場合と同様にバッファ
51〜54で構成されており、また、ACK信号をCP
U1に返すためにACK信号発生器7とANDゲート8
とが設けられている。尚、図において、他の図と同一又
は相当部分には同一符号を付して示しており、また、ラ
ッチ回路6及びバッファ54を挟んだI/O回路1とメ
モリとしての共通RAM3との間のデータバスのみ上下
方向別々に示している。
ース回路の一実施例を示したものであり、この実施例で
は、セレクタ5が上述した図4の場合と同様にバッファ
51〜54で構成されており、また、ACK信号をCP
U1に返すためにACK信号発生器7とANDゲート8
とが設けられている。尚、図において、他の図と同一又
は相当部分には同一符号を付して示しており、また、ラ
ッチ回路6及びバッファ54を挟んだI/O回路1とメ
モリとしての共通RAM3との間のデータバスのみ上下
方向別々に示している。
【0015】次に、この実施例の動作を説明すると、I
/O回路1がRAM3に対してアクセス要求を行わない
ときに、CPU2からRAM3へアクセス要求(これは
制御信号によって行われる)が出力されると、これに応
答してACK信号発生器7からACK信号が発生される
こととなり、このときにタイミング発生器4からバッフ
ァ51,52への切替制御信号が例えば“H”レベル
(アサート状態を示すレベル)になっているため、AC
K信号はANDゲート8を通ってCPU2に返されるた
めCPU2はアクセス可能であることを知り、アドレス
信号をバッファ51からRAM3に送り、それに対応す
るデータをバッファ52を介して読み込むことにより所
定の処理動作を行っている。
/O回路1がRAM3に対してアクセス要求を行わない
ときに、CPU2からRAM3へアクセス要求(これは
制御信号によって行われる)が出力されると、これに応
答してACK信号発生器7からACK信号が発生される
こととなり、このときにタイミング発生器4からバッフ
ァ51,52への切替制御信号が例えば“H”レベル
(アサート状態を示すレベル)になっているため、AC
K信号はANDゲート8を通ってCPU2に返されるた
めCPU2はアクセス可能であることを知り、アドレス
信号をバッファ51からRAM3に送り、それに対応す
るデータをバッファ52を介して読み込むことにより所
定の処理動作を行っている。
【0016】一方、I/O回路1が外部に選択信号を送
出することにより外部インタフェースを介して外部のデ
ータを受けたとき、I/O回路1は、監視対象の状態が
変化したか否かを検出するため、RAM3から以前の監
視データを読み出すためのアクセス要求信号REQをタ
イミング発生器4に送って割り込みを掛ける。
出することにより外部インタフェースを介して外部のデ
ータを受けたとき、I/O回路1は、監視対象の状態が
変化したか否かを検出するため、RAM3から以前の監
視データを読み出すためのアクセス要求信号REQをタ
イミング発生器4に送って割り込みを掛ける。
【0017】このアクセス要求信号REQを受けたタイ
ミング発生器4は、切替制御信号を各バッファ51〜5
4に送り、バッファ51,52をネゲート状態にすると
共にバッファ53,54をアサート状態にする。
ミング発生器4は、切替制御信号を各バッファ51〜5
4に送り、バッファ51,52をネゲート状態にすると
共にバッファ53,54をアサート状態にする。
【0018】これにより、RAM3からはI/O回路1
からのアドレス信号に対応する監視データが読み出され
るが、このデータ、即ち以前の監視データはバッファ5
4を経た後、タイミング発生器4のタイミングでラッチ
回路6に一旦ラッチする。尚、この監視データは例えば
8ビットデータであり、これに対応してラッチ回路6も
8ビットラッチ回路が用いられる。
からのアドレス信号に対応する監視データが読み出され
るが、このデータ、即ち以前の監視データはバッファ5
4を経た後、タイミング発生器4のタイミングでラッチ
回路6に一旦ラッチする。尚、この監視データは例えば
8ビットデータであり、これに対応してラッチ回路6も
8ビットラッチ回路が用いられる。
【0019】タイミング発生器4では、このラッチの動
作が終わったタイミングでバッファ53,54をネゲー
ト状態に反転させる。
作が終わったタイミングでバッファ53,54をネゲー
ト状態に反転させる。
【0020】従って、この後にはCPU2は自分のアク
セス要求を行うことができる。
セス要求を行うことができる。
【0021】バッファ53,54がネゲート状態になっ
たとき、I/O回路1では、ラッチ回路6にラッチされ
た以前の監視データを外部からの監視データと比較して
その不一致/一致により状態変化の有無を検出するが、
外部データと以前のデータが同じで状態変化が無かった
と判定されたときには、アクセス要求信号REQを停止
させる。従って、タイミング発生器4はバッファ53,
54をネゲート状態に保持することとなり、CPU2は
引き続き処理を行うことができる。
たとき、I/O回路1では、ラッチ回路6にラッチされ
た以前の監視データを外部からの監視データと比較して
その不一致/一致により状態変化の有無を検出するが、
外部データと以前のデータが同じで状態変化が無かった
と判定されたときには、アクセス要求信号REQを停止
させる。従って、タイミング発生器4はバッファ53,
54をネゲート状態に保持することとなり、CPU2は
引き続き処理を行うことができる。
【0022】一方、外部データと以前のデータが異なっ
ていて状態変化が有ったと判定されたときには、I/O
回路1はアクセス要求信号REQをそのままの状態に保
持しているので、タイミング発生器4はラッチ動作後の
I/O回路1からのアクセス要求であるとして再びバッ
ファ53,54をアサート状態にしてその外部データを
RAM3に書き込んで監視データの更新を行うと共にR
AM3への書込が終わったことをアクセス要求信号RE
Qを変化させることによりタイミング発生器4に通知す
る。この後は、CPU2のアクセス要求が可能となる。
なお、本発明が利用される監視制御装置においては、外
部状態変化が発生してから、CPU2がそれを認識して
所定の処理を行うまで一定のタイムラグが生じるが、こ
のタイムラグはすぐに吸収されてしまう。つまり、その
クリティカルなタイミングではCPU2は以前のデータ
を読み出し、状態変化なしとして処理しても、次回読み
出した場合には状態変化を認識し、所定の処理が行われ
ることになる。特に、データが一致しているときにはC
PU2はタイムラグなしにメモリ3をアクセスできるこ
ととなる。 また、CPU2は通常、外部状態情報を知る
為、メモリ3に対してリードアクセスのみを行うもので
あり、リセット後等のイニシャル処理時にしかライトア
クセスを行わない。
ていて状態変化が有ったと判定されたときには、I/O
回路1はアクセス要求信号REQをそのままの状態に保
持しているので、タイミング発生器4はラッチ動作後の
I/O回路1からのアクセス要求であるとして再びバッ
ファ53,54をアサート状態にしてその外部データを
RAM3に書き込んで監視データの更新を行うと共にR
AM3への書込が終わったことをアクセス要求信号RE
Qを変化させることによりタイミング発生器4に通知す
る。この後は、CPU2のアクセス要求が可能となる。
なお、本発明が利用される監視制御装置においては、外
部状態変化が発生してから、CPU2がそれを認識して
所定の処理を行うまで一定のタイムラグが生じるが、こ
のタイムラグはすぐに吸収されてしまう。つまり、その
クリティカルなタイミングではCPU2は以前のデータ
を読み出し、状態変化なしとして処理しても、次回読み
出した場合には状態変化を認識し、所定の処理が行われ
ることになる。特に、データが一致しているときにはC
PU2はタイムラグなしにメモリ3をアクセスできるこ
ととなる。 また、CPU2は通常、外部状態情報を知る
為、メモリ3に対してリードアクセスのみを行うもので
あり、リセット後等のイニシャル処理時にしかライトア
クセスを行わない。
【0023】
【発明の効果】以上説明した様に、本発明に係る低速/
高速インタフェース回路によれば、タイミング発生器
が、以前のデータをメモリから読み出す間だけセレクタ
をI/O回路の側に切替制御してラッチ回路に一旦ラッ
チさせ、I/O回路が該ラッチされた以前のデータと該
外部データとの比較を行うように構成したので、I/O
回路が共通メモリにアクセスする時間が短縮され、CP
Uが待機させられる時間が短縮されるため、CPU本来
の高速動作性能が維持できることとなる。
高速インタフェース回路によれば、タイミング発生器
が、以前のデータをメモリから読み出す間だけセレクタ
をI/O回路の側に切替制御してラッチ回路に一旦ラッ
チさせ、I/O回路が該ラッチされた以前のデータと該
外部データとの比較を行うように構成したので、I/O
回路が共通メモリにアクセスする時間が短縮され、CP
Uが待機させられる時間が短縮されるため、CPU本来
の高速動作性能が維持できることとなる。
【図1】本発明に係る低速/高速インタフェース回路の
原理的な構成を示したブロック図である。
原理的な構成を示したブロック図である。
【図2】本発明に係る低速/高速インタフェース回路の
動作タイムチャートを示した図である。
動作タイムチャートを示した図である。
【図3】本発明に係る低速/高速インタフェース回路の
一実施例を示したブロック図である。
一実施例を示したブロック図である。
【図4】従来の低速/高速インタフェース回路の構成例
を示すブロック図である。
を示すブロック図である。
【図5】従来の低速/高速インタフェース回路の動作タ
イムチャートを示した図である。
イムチャートを示した図である。
1 I/O回路 2 CPU 3 メモリ 4 タイミング発生器 5 セレクタ 6 ラッチ回路
Claims (1)
- 【請求項1】 低速動作するI/O回路(1)又は高速動
作するCPU(2)のメモリ(3)に対するアクセス要求に応
じてタイミング発生器(4)がセレクタ(5)を切替制御する
と共に、該I/O回路(1)が外部データを受けたとき、
該I/O回路(1)からのアクセス要求を受けた該タイミ
ング発生器(4)が該セレクタ(5)を切替制御して該メモリ
(3)に記憶されている以前のデータを読み出して該I/
O回路(1)で該外部データと比較することにより状態変
化を検出して該外部データを該メモリ(4)に書き込む低
速/高速インタフェース回路において、 該タイミング発生器(4)が、該以前のデータを該メモリ
(3)から読み出す間だけ該セレクタ(5)を該I/O回路
(1)の側に切替制御してラッチ回路(6)に一旦ラッチさ
せ、その後、該I/O回路(1)が該ラッチされた以前の
データと該外部データとの比較を行い、不一致の場合の
み該外部データを該メモリ(3)に書き込むことを特徴と
した低速/高速インタフェース回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP41213390A JP2617621B2 (ja) | 1990-12-19 | 1990-12-19 | 低速/高速インタフェース回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP41213390A JP2617621B2 (ja) | 1990-12-19 | 1990-12-19 | 低速/高速インタフェース回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04218857A JPH04218857A (ja) | 1992-08-10 |
JP2617621B2 true JP2617621B2 (ja) | 1997-06-04 |
Family
ID=18521014
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP41213390A Expired - Fee Related JP2617621B2 (ja) | 1990-12-19 | 1990-12-19 | 低速/高速インタフェース回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2617621B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005250683A (ja) | 2004-03-02 | 2005-09-15 | Renesas Technology Corp | マイクロコンピュータ |
-
1990
- 1990-12-19 JP JP41213390A patent/JP2617621B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04218857A (ja) | 1992-08-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2617621B2 (ja) | 低速/高速インタフェース回路 | |
JPH02196355A (ja) | 記憶処理システム | |
US20020174282A1 (en) | Multiprocessor system | |
EP0554819B1 (en) | Transfer control unit, processor element and data transferring method | |
JPH0115900B2 (ja) | ||
KR20020049331A (ko) | 주변 프로세서와 디바이스 제어 장치간의 정합 장치 | |
JP2001014057A (ja) | 温度管理機能搭載クロックジェネレータ | |
KR950022612A (ko) | 이중화 장치의 이중화 보드상에서의 에러 감지 장치 및 처리 방법 | |
JP2000076180A (ja) | バス接続装置及び情報処理システム | |
KR0174608B1 (ko) | 메모리 직접 억세스 기능을 갖는 마이컴 및 그 제어 방법 | |
JPH0744460A (ja) | スヌープ処理方式 | |
JPH0352188A (ja) | 記憶装置 | |
JP2743604B2 (ja) | データ転送装置 | |
KR970004888B1 (ko) | 전전자 교환기의 이중화된 에스 시 에스 아이 어뎁터 동시 제어방법 | |
JP3299147B2 (ja) | キャッシュ制御回路 | |
JPH02307123A (ja) | 計算機 | |
JPH03144739A (ja) | 二重化記憶装置へのデータ転写制御方式 | |
KR20000051901A (ko) | 이중화 프로세서 보드를 구비한 교환기에서 메모리 액세스 방법 | |
JPH0962562A (ja) | メモリの処理回路 | |
JP2001016238A (ja) | 多重通信装置 | |
JPH02156351A (ja) | キャッシュメモリ装置 | |
JPS6389951A (ja) | キヤツシユメモリ装置 | |
JPH1196103A (ja) | メモリ監視機能付i/oコントローラ | |
JPH09311811A (ja) | シングルポートram2方向アクセス回路 | |
JPH05324458A (ja) | 主記憶装置の高速ページモード検出回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970121 |
|
LAPS | Cancellation because of no payment of annual fees |