JPH05324458A - 主記憶装置の高速ページモード検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＤＲＡＭの効率の良い高速ページサイクルを
実行する。 【構成】 主記憶装置内の各ＤＲＡＭのアドレス入力数
を、設定手段ＳＷ１、ＳＷ２に設定する。一方、ＣＰＵ
から主記憶装置へのアクセスがあった場合は、アクセス
対象となるアドレスによって主記憶装置内のどのＤＲＡ
Ｍがアクセスされようとしているかを検出する。これに
より、アクセスされるＤＲＡＭのアドレス入力数を検出
する。そして、変更手段１１によりそのＤＲＡＭのアド
レス入力数に応じて、高速ページモードの検出のための
アドレス比較器のビット数を変更する。これにより、ア
ドレス入力数の多いＤＲＡＭと少ないＤＲＡＭが混在し
た場合に、アドレス入力数の多いＤＲＡＭについても効
率よく高速ページモードによるアクセスを行なうことが
可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置における
主記憶装置の高速ページモード検出回路に関するもので
ある。

【０００２】

【従来の技術】一般に、情報処理装置の主記憶装置にお
いて、記憶密度が高く安価なダイナミックＲＡＭ（以
下、ＤＲＡＭという）が用いられている。このようなＤ
ＲＡＭをアクセスの場合には、通常、アクセスアドレス
を行アドレス、列アドレスの２回に分けて与えることが
必要である。ところが、列アドレスのみ変わり、行アド
レスが変わらないときは、２回目以降のアクセスにおい
ては列アドレスのみを与えればよく、行アドレスを与え
るサイクルを必要としない。このため、高速アクセスが
可能となる。このようなサイクルを高速ページサイクル
という。

【０００３】即ち、記憶素子として高速ページモード動
作可能なＤＲＡＭを使用した場合、アクセスされた行ア
ドレスが直前にアクセスされた行アドレスと同一であれ
ば、通常のリードライトサイクルとは異なる、より高速
なリード／ライトサイクルである高速ページサイクルを
実行し、アクセス性能を向上させることができる。

【０００４】図２は、主記憶装置の高速ページモード動
作を説明するタイムチャートである。この図は、６回の
メモリアクセスが発生した例であり、それぞれのメモリ
アクセスの対象となるアドレスはｎ，ｎ＋１，ｎ＋２，
ｍ，ｍ＋１，ｍ＋２番地である。この場合、ｎ＋２から
ｍ番地の間で、行アドレスが変化している。即ち、ｔ０
〜ｔ２，ｔ７〜ｔ１０は通常のリードサイクルであり、
アクセスには３〜４サイクルを要している。一方、ｔ３
〜ｔ６，ｔ１１〜ｔ１４は高速ページサイクルのため、
それぞれ２サイクルでアクセスが完了している。高速ペ
ージサイクルで動作可能かどうかはＰＭＯＤＥ信号によ
り判定される（図２（ｆ））。

【０００５】図３は、従来の高速ページモード検出回路
の構成を示すブロック図である。この図において、アド
レス１０２は、アドレスレジスタセット信号１４１によ
りアドレスレジスタ９にセットされる。これにより、ア
ドレスレジスタ９は、直前にあったアクセスの対象であ
るアドレスを保持する。ＰＭＯＤＥ信号１４２は、アド
レス１０２と、アドレスレジスタ９の内容とが一致した
場合にハイ信号を出力する。これにより、高速ページモ
ードが可能なことが示される。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には、次のような問題があった。即ち、上
述した従来の高速ページモード検出回路では、アドレス
入力数の異なるＤＲＡＭを混在させた場合に、以下のよ
うな問題を生じる。図４は、ＤＲＡＭの構成を示す図で
ある。この図においては、アドレス入力数が“９”のＤ
ＲＡＭ４０、４１、４２、４３（図４（ａ））と、アド
レス入力数が“１０”のＤＲＡＭ４４（図４（ｂ））と
が混在している。ＤＲＡＭ４０、４１、４２、４３は、
それぞれ２の１８乗の容量を持つ。ＤＲＡＭ４４は、２
の２０乗の容量を持つ。図４（ａ）のＤＲＡＭ４０、４
１、４２、４３の容量の合計及び図４（ｂ）のＤＲＡＭ
の容量は、いずれも２の２０乗であり、これらの記憶領
域には、アドレス４５（図４（ｃ））が割当てられる。

【０００７】図４（ｂ）のＤＲＡＭ４４をアクセスする
場合は、２の１０乗の行アドレスを入力し、次のサイク
ルで２の１０乗の列アドレスを入力する。従って、図４
（ｃ）のアドレス４５の範囲Ｐが変わらない限り、高速
ページサイクルが可能となる。図４（ａ）のＤＲＡＭ４
０、４１、４２、４３をアクセスする場合は、２の９乗
の行アドレスを入力し、次のサイクルで２の９乗の列ア
ドレスを入力する。従って、図４（ｃ）のアドレス４５
の範囲Ｑが変わると、高速ページサイクルは不能とな
る。

【０００８】ところが、図４（ａ）及び（ｂ）のＤＲＡ
Ｍが混在する場合は、図３に示す高速ページサイクルを
検出するためのアドレスレジスタ９及びアドレス一致検
出回路は、アドレス入力数の少ないＤＲＡＭに合わせら
れる。即ち、これらの回路は、固定長で構成されてい
る。このため、図４（ｂ）のアドレス入力数の多いＤＲ
ＡＭ４４が高速ページモードで動作可能であっても、通
常のリードライトサイクルが実行されてしまう。つま
り、図４（ｂ）のデータ５１及び５２と、５３及び５４
とは、それぞれ高速ページサイクルが可能であるにもか
かわらず、高速ページモードの検出に際し、図４（ａ）
の場合と同じように取扱われる。この結果、高速ページ
サイクルでなく、通常のアクセスサイクルとなり、アク
セス性能が落ちてしまうという問題があった。

【０００９】本発明は、以上の点に着目してなされたも
ので、アドレス入力数の異なるＤＲＡＭを混在させた場
合に、アドレス入力数の多いＤＲＡＭが高速ページモー
ド動作可能であっても通常のリードライトサイクルが実
行されてしまうという問題点を除去し、効率の良い高速
ページサイクルを実行し、性能の優れた主記憶装置の高
速ページモード検出回路を提供することを目的とするも
のである。

【００１０】

【課題を解決するための手段】本発明の主記憶装置の高
速ページモード検出回路は、アドレス入力数の異なる複
数のＤＲＡＭがいずれのアドレス入力数のＤＲＡＭかを
設定する設定手段と、アクセス時のアドレスによって当
該アクセス対象となっているＤＲＡＭを検出するＤＲＡ
Ｍアドレス検出手段と、当該検出されたＤＲＡＭに応じ
て、高速ページモードの検出のためのアドレス比較器の
比較ビット数を変更する変更手段とを備えたことを特徴
とするものである。

【００１１】

【作用】本発明の主記憶装置の高速ページモード検出回
路においては、ＣＰＵから主記憶装置へのアクセスがあ
った場合は、アクセス対象となるアドレスによって主記
憶装置内のどのＤＲＡＭがアクセスされようとしている
かを検出する。主記憶装置内の各ＤＲＡＭのアドレス入
力数は、設定手段に設定されており、これにより、アク
セスされるＤＲＡＭが検出される。そして、そのＤＲＡ
Ｍのアドレス入力数が多いときは、高速ページモードの
検出のためのアドレス比較器のビット数を少なくする。
これにより、アドレス入力数の多いＤＲＡＭと少ないＤ
ＲＡＭが混在した場合に、アドレス入力数の多いＤＲＡ
Ｍについても効率よく高速ページモードによるアクセス
を行なうことが可能となる。

【００１２】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。図５は、情報処理装置の構成例のブロック
図である。中央処理装置１、入出力装置２及び主記憶装
置３は、いずれも制御バス１０１、アドレスバス１０２
及びデータバス１０３に接続されている。中央処理装置
（ＣＰＵ）１は、入出力装置２から主記憶装置３上に転
記されたデータをアクセスする。入出力装置（Ｉ／Ｏ）
２は、磁気ディスク等から成り、主記憶装置３上に転記
されるデータを格納している。

【００１３】主記憶装置（ＭＥＭ）３は、ランダム・ア
クセス・メモリ（ＲＡＭ）等から成る。制御バス１０１
は、ＣＰＵ１からのアクセスがリードかライトかを指定
する。アドレスバス１０２は、アクセス対象のアドレス
を送る。データバス１０３は、アドレスバス１０２によ
り送られるアドレスで指定されるデータを送る。

【００１４】図６は、主記憶装置の構成を示すブロック
図である。高速ページモード検出回路４は、アドレスバ
ス１０２上のアドレスを入力してＰＭＯＤＥ信号１０４
を出力する。列アドレスレジスタ５は、直前のサイクル
の列アドレスを格納する。アドレス切換回路６は、列ア
ドレスと行アドレスとを切換える。タイミング発生回路
７は、クロック信号１０１を入力して各部の制御タイミ
ング信号を出力する。ＤＲＡＭ８は、図４に示すように
アドレス入力数の異なるものが混在している。列アドレ
ス１０８は、アドレスバス１０２上のアドレスの下位の
部分である。行アドレス１０９は、アドレスバス１０２
上のアドレスの上位の部分である。

【００１５】メモリアドレス１０７は、列アドレス１０
８又は行アドレス１０９のいずれかである。入出力信号
１０４は、ＰＭＯＤＥ信号１４２及び高速ページモード
検出回路のアドレスレジスタ９のセット信号１４１であ
る。列アドレスセット信号（ＣＡＬ＿Ｎ）１０５は、列
アドレスレジスタ５への列アドレス１０８のセットを制
御する。メモリアドレス切換信号（ＲＡＥ＿Ｎ）１０６
は、アドレス切換回路６のアドレスの切換を制御する。
ＤＲＡＭ制御信号（ＲＡＳ＿Ｎ，ＣＡＳ＿Ｎ）１１０
は、ＤＲＡＭ８へのアドレスの入力を制御する。

【００１６】これらの信号の動作は、図２のタイムチャ
ートに示される。ここで、制御信号１０１は、クロック
信号と、ＡＤＳ＿Ｎ信号（中央処理装置１及び入出力装
置２が出力）と、ＡＲＤＹ＿Ｎ信号（主記憶装置３が出
力）と、ＤＲＤＹ＿Ｎ信号（主記憶装置３が出力）とか
ら成る。クロック信号は、所定間隔で発生する。ＡＤＳ
＿Ｎ信号は、アドレスバス１０２にアドレスが送出され
たことを示す。ＡＲＤＹ＿Ｎ信号は、アドレスバス１０
２の内容を受け取ったことを示す。ＤＲＤＹ＿Ｎ信号
は、データバス１０３が有効なことを示す。これらの制
御信号により、主記憶装置３と、中央処理装置１又は入
出力装置２との間でのアドレス／データの送受信に関す
るいわゆるハンドシェークが実行される。

【００１７】次に、中央処理装置１から主記憶装置３へ
のリード動作を例に図２のタイムチャート及び図６のブ
ロック図の動作を説明する。まず、通常のリードサイク
ルの例であるが、中央処理装置（ＣＰＵ）１は、ＡＤＳ
＿Ｎを１クロック送出するとともに、アドレスバス１０
２にアドレスｎを送出する（図２（ａ）、（ｃ）時点ｔ
０）。この時、ＲＡＥ＿Ｎがロウレベルであるから（図
２（ｈ））、ＤＲＡＭ８には切換回路６を通って行アド
レス１０９が入力される（図２（ｋ））。ｔ１におい
て、タイミング発生回路７よりＲＡＳ＿Ｎ信号１１０が
ＤＲＡＭ８に入力され（図２（ｉ））、行アドレスが入
力されていることをＤＲＡＭ８に通知する。

【００１８】ｔ２においてはＣＡＬ＿Ｎ信号１０５をハ
イレベルにし（図２（ｇ））、列アドレスレジスタ５に
アドレス（図２（ｃ））をセットする。これとともに、
ＲＡＥ＿Ｎ信号１０６をハイレベルにし（図２
（ｈ））、切換回路６を介して列アドレスレジスタ５の
内容を列アドレスとしてＤＲＡＭ８に入力する（図２
（ｋ））。ＤＲＡＭ８にはＣＡＳ＿Ｎ信号１１０をロウ
レベルにし（図２（ｊ））、列アドレスが入力されてい
ることを通知する。この時、列アドレスレジスタ５に列
アドレスが保持されたため、ＣＰＵに対してはＡＲＤＹ
＿Ｎ信号１０１をロウレベルにして（図２（ｄ））アド
レスを受け取ったことを知らせる。ｔ３において、ＤＲ
ＡＭ８からリードデータ１０３が出力され（図２
（ｌ））、ＤＲＤＹ＿Ｎをロウレベルにして（図２
（ｅ））ＣＰＵに対してリードデータを返送する。

【００１９】続いて高速ページリードの例を説明する。
ＣＰＵは、ｔ２においてＡＲＤＹ＿Ｎ信号１０１がロウ
レベルになったため（図２（ｄ））、ｔ３においてＡＤ
Ｓ＿Ｎをロウレベルにするとともに（図２（ｂ））、次
のアドレスｎ＋１をアドレスバス１０２に送出する（図
２（ｃ））。この時、ＰＭＯＤＥ信号１０４がハイとな
り（図２（ｆ））、高速ページリードが可能なことが回
路７に通知される。タイミング発生回路７は、ＲＡＥ＿
Ｎ信号１０６をハイレベルに保つとともに（図２
（ｈ））、ｔ４においてＣＡＬ＿Ｎ信号１０５をハイレ
ベルにし（図２（ｇ））、列アドレスレジスタ５にアド
レスｎ＋１の列アドレスをセットする。そして、アドレ
ス切換回路６を介してＤＲＡＭ８に列アドレスを入力す
る（図２（ｋ））。また、ＣＡＳ＿Ｎ信号１１０を再度
ロウレベルにして（図２（ｊ））、ＤＲＡＭ８に列アド
レスが入力されていることを通知する。これにより、列
アドレスレジスタ５には列アドレスが保持されたため、
ＣＰＵに対してはＡＲＤＹ＿Ｎ信号１０１をロウレベル
にして（図２（ｄ））アドレスを受け取ったことを知ら
せる。

【００２０】ｔ５において、ＤＲＡＭ８からリードデー
タ１０３が出力され（図２（ｌ））、ＤＲＤＹ＿Ｎ信号
１０１をロウレベルにして（図２（ｅ））、ＣＰＵに対
してリードデータを返送する。図１は、本発明の主記憶
装置の高速ページモード検出回路の一実施例のブロック
図である。図示の回路は、アドレス入力数Ｌ本及びＬ＋
１本の２種類のＤＲＡＭについて高速ページモードの検
出可能な例である。仮に、この２種類のＤＲＡＭをＤＲ
ＡＭ＿Ａ，ＤＲＡＭ＿Ｂとすると、Ｌ＝９の場合は、Ｄ
ＲＡＭ＿Ａは、図４（ａ）に示すＤＲＡＭであり、ＤＲ
ＡＭ＿Ｂは、図４（ｂ）に示すＤＲＡＭである。

【００２１】図１に示す回路は、ＤＲＡＭアドレス検出
回路１０と、設定手段ＳＷ１、ＳＷ２と、変更手段１１
とを備えている。図１において、ＤＲＡＭアドレス検出
手段１０は、ＤＲＡＭ＿Ａがアクセスされると、信号１
１１をハイレベルとして出力にする。一方、ＤＲＡＭ＿
Ｂがアクセスされると、信号１１１をロウレベルとして
出力する。スイッチ（設定手段）ＳＷ１は、ＤＲＡＭ＿
Ａのアドレス入力がＬ本のときオン状態、Ｌ＋１本のと
きオフ状態として設定する。図４の例では、スイッチＳ
Ｗ１は、オン状態に設定される。スイッチ（設定手段）
ＳＷ２は、ＤＲＡＭ＿Ｂのアドレス入力がＬ本のときオ
ン状態、Ｌ＋１本のときオフ状態として設定する。図４
の例では、スイッチＳＷ２は、オフ状態に設定される。

【００２２】信号１１１及びスイッチＳＷ１，ＳＷ２の
設定によって信号１１２はＤＲＡＭ＿Ａ，ＤＲＡＭ＿Ｂ
のどちらをアクセスしてもアドレス入力が“Ｌ”のとき
にロウレベル、“Ｌ＋１”のときにハイレベルを出力す
ることになる。図４の例では、ＤＲＡＭ＿Ａをアクセス
した場合、信号１１２はアドレス入力数が“９”のとき
にロウレベルを出力し、アドレス入力数が“１０”のと
きにハイレベルを出力する。一方、ＤＲＡＭ＿Ｂをアク
セスした場合も、信号１１２はアドレス入力数が“９”
のときにロウレベルを出力し、アドレス入力数が“１
０”のときにハイレベルを出力する。

【００２３】変更手段１１は、例えば、オアゲートから
成り、例えば、１０ビット目のアドレス比較器の出力を
制御する。これにより、ページモード検出部の１０ビッ
ト目の比較結果は、アドレス入力数が“９”のときに有
効となり、アドレス入力数が“１０”のときに無効とさ
れる。この結果、アドレス入力数が“９”のときには、
図４（ｃ）の範囲Ｑでアドレスの比較が行なわれ、アド
レス入力数が“１０”のときには、図４（ｃ）の範囲Ｐ
でアドレスの比較が行なわれる。従って、アドレス入力
数が“１０”のときには、図４（ｂ）のデータ５１、５
２、又はデータ５３、５４を連続してアクセスする場合
に、高速ページサイクルが可能となる。この例でわかる
ように、一般に、図１において、アドレスバス１０２が
Ｍ本で構成されている場合、ページモード検出部のアド
レス比較器は、ＤＲＡＭアドレス入力数が“Ｌ”の時に
は“Ｍ−Ｌ”ビットの比較器となり、アドレス入力数が
“Ｌ＋１”のときは“Ｍ−Ｌ−１”ビットの比較器とな
る。即ち、図１のページモード検出部のアドレス比較器
は、“Ｍ−Ｌ”ビットで構成されているが、信号１１２
がハイレベルのときにはＭ−Ｌ−１ビットの比較器とし
て動作する。

【００２４】尚、上述した実施例においては、アドレス
入力数が“Ｌ”と“Ｌ＋１”の２つのＤＲＡＭを混在さ
せる場合について説明したが、本発明はこれに限らず、
“Ｌ”、“Ｌ＋１”、“Ｌ＋２”等の３つ以上のＤＲＡ
Ｍを混在させる場合にも適用できる。また、アドレス入
力数が“Ｌ”、“Ｌ＋２”等連続しなくても差し支えな
い。

【００２５】

【発明の効果】以上説明したように、本発明の主記憶装
置の高速ページモード検出回路によれば、ＤＲＡＭのア
ドレス入力数を検出してアドレスの比較ビット数を変更
するようにしたので、アドレス入力数の異なるＤＲＡＭ
を混在させても、各ＤＲＡＭをそのアドレス入力数に対
応した高速ページサイクルで効率よく動作させることが
できる。従って、主記憶装置のより高速なアクセスが可
能となる。

【図面の簡単な説明】

【図１】本発明の主記憶装置の高速ページモード検出回
路の一実施例のブロック図である。

【図２】主記憶装置の高速ページモード動作を説明する
タイムチャートである。

【図３】従来の高速ページモード検出回路の構成を示す
ブロック図である。

【図４】ＤＲＡＭの構成の説明図である。

【図５】情報処理装置の構成例を示すブロック図であ
る。

【図６】主記憶装置の構成を示すブロック図である。

【符号の説明】

１ 中央処理装置 ２ 入出力装置 ３ 主記憶装置 ４ 高速ページモード検出回路 ５ 列アドレスレジスタ ６ アドレス切換回路 ７ タイミング発生回路 ８ ＤＲＡＭ ９ アドレスレジスタ １０ ＤＲＡＭアドレス

Claims (1)

【特許請求の範囲】
1. 【請求項１】 アドレス入力数の異なる複数のダイナミ
   ックＲＡＭがいずれのアドレス入力数のダイナミックＲ
   ＡＭかを設定する設定手段と、 アクセス時のアドレスによって当該アクセス対象となっ
   ているダイナミックＲＡＭを検出するダイナミックＲＡ
   Ｍアドレス検出手段と、 当該検出されたダイナミックＲＡＭに応じて、高速ペー
   ジモードの検出のためのアドレス比較器の比較ビット数
   を変更する変更手段とを備えたことを特徴とする主記憶
   装置の高速ページモード検出回路。