JP2743604B2

JP2743604B2 - データ転送装置

Info

Publication number: JP2743604B2
Application number: JP3076226A
Authority: JP
Inventors: 克幸金子; 幸夫浜賀
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1990-04-23
Filing date: 1991-04-09
Publication date: 1998-04-22
Anticipated expiration: 2013-04-22
Also published as: JPH04218854A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータ等におい
て使用されるデータ転送装置に関する。

【０００２】

【従来の技術】同一バス上にプロセッサ、メモリ及びデ
ータ転送装置が接続されているデータ処理装置におい
て、プロセッサに於て処理され生成されたデータをデー
タ転送装置を介して外部に送出する場合、従来二つの方
法が行なわれていた。

【０００３】第１の方法としては、プロセッサが命令の
実行によってメモリからデータ処理装置内のバッファへ
データの移動を行う方法である。この装置においては、
プロセッサが直接データの移動に関与するために、その
間、プロセッサにおけるデータ処理が中断されシステム
全体の性能が損なわれていた。

【０００４】次に第２の方法としては、プロセサの指示
を受けたデータ転送装置が自らのＤＭＡ（Ｄｉｒｅｃｔ
ＭｅｍｏｒｙＡｃｃｅｓｓ）機能によって直接メモ
リからバッファへ転送データの移動を行なう方法であ
る。

【０００５】図５に第２の方法を行なう、データ転送装
置の構成図を示す。データ転送装置５１は、パラメータ
記憶部５２とアドレス発生器５３からなり、転送先２に
接続し、プロセッサ３、メモリ４と共通の外部バス５に
接続する。

【０００６】図５を用いて、第２の方法を行なうデータ
転送装置の動作を説明する。初めに、プロセッサ３が未
処理の複数のデータを、メモリ４から読みだし、処理し
てメモリ４に書き込む。

【０００７】次に、プロセッサ３がパラメータ記憶部５
２の設定を行い、データ転送装置５１にデータ転送開始
命令をかける。データ転送装置５１は、パラメータ記憶
部５２の値からアドレス発生器５３によりアドレスを生
成し、メモリ４にアクセスして、得られたデータを転送
先２へ送出する。

【０００８】図６は図５のデータ転送装置の動作を示す
タイミングチャートである。以下、図６を用いて従来の
データ転送装置の動作について詳細に説明する。また、
転送先２に転送するデータは、メモリ４内で連続するＤ
１、Ｄ２、Ｄ３の３つであり、この順番で転送し、Ｄ３
についてはすでにメモリ４内に存在するものとする。

【０００９】処理１でプロセッサ３は、処理すべきデー
タｄ２を内部に読み込み、処理２でプロセッサ３は、処
理すべきデータｄ２を処理し、Ｄ２を生成する。処理３
でプロセッサ３は、Ｄ２をメモリ４へ書き込む。処理
４、５、６は、処理１、２、３と同様にデータｄ１をプ
ロセッサ３内に読み込み、処理し、データＤ１をメモリ
４へ書き込む。処理６が終った段階でメモリ４内に、転
送すべきデータＤ１、Ｄ２、Ｄ３が揃ったことから、処
理７、８でプロセッサ３はデータ転送装置５１の設定を
行ない、処理９でデータ転送開始信号をデータ転送装置
５１に送る。

【００１０】処理１０において、プロセッサは新たに処
理すべきデータｄ４をメモリ４から読み込み、データ転
送装置５１は、メモリ４にアクセスし、始めに転送すべ
きデータＤ１を読み込もうとするが、外部バス５はプロ
セッサ３が使用しているため、実行できない。

【００１１】処理１１において、プロセッサ３はデータ
ｄ４を処理し、データＤ４を生成する。データ転送装置
５１は、プロセッサ３が外部バス５を開放するため、メ
モリ４にアクセスでき、データＤ１を読み込み、転送先
２に送出する。

【００１２】処理１２において、プロセッサ３はデータ
Ｄ４をメモリ４に書き込み、データ転送装置５１は、メ
モリ４にアクセスし、次に転送すべきデータＤ２を読み
込もうとするが、外部バス５はプロセッサ３が使用して
いるため、実行できない。

【００１３】処理１３、１４、１５及び処理１６、１
７、１８については、処理１０、１１、１２と同様であ
り、処理１４でデータＤ２、処理１７でデータＤ３を転
送先２に送出することができ、処理１７でデータＤ１、
Ｄ２、Ｄ３の転送が終了する。

【００１４】

【発明が解決しようとする課題】しかしながら、上記の
ような装置においては、通常、プロセッサがバスを開放
した時のみデータ転送装置がメモリにアクセスでき、デ
ータ転送が可能になる。プロセッサがバスを開放する確
率が高い場合には、開放された間にデータ転送を行なう
ので、データ転送時間がプロセサの実効時間に隠れるこ
とになるが、数値演算を実行する場合など、プロセッサ
のメモリアクセス頻度が非常に高く、バスがさほど開放
されない場合、上記構成ではデータ転送時間を隠すこと
は難しい。

【００１５】本発明はかかる点に鑑み、プロセッサの処
理を止めることなく、プロセッサのバス開放率が低い場
合でも、高速で効率のよいデータ転送を行なうことが出
来るデータ転送装置を提供することを目的とする。

【００１６】

【課題を解決するための手段】本発明のデータ転送装置
は、データを記憶するメモリと、そのメモリ内のデータ
を処理するプロセッサとが共通のバスに接続され、前記
プロセッサの指示によりデータ転送を行なうデータ転送
装置であって、前記バスの監視を行なうデータ管理装置
と、転送すべきデータの値を記憶するデータ記憶装置
と、前記バス上のデータをデータ記憶装置に書き込むバ
ス制御装置とを有し、データ転送開始前には、前記デー
タ管理装置はバスの監視を行ない、転送すべきデータが
バス上に現れた場合に、前記バス制御装置に信号を送
り、前記バス制御装置は、前記データ管理装置からの信
号を受け、バス上のデータを前記データ記憶装置に書き
込み、データ転送時には、前記データ記憶装置に転送す
べきデータが存在する場合には、前記データ記憶装置か
らデータの送出を行なうことを特徴とする。

【００１７】

【作用】本発明におけるデータ転送装置は、上述した構
成により、転送開始以前にバス上に現れた転送すべきデ
ータをフェッチして、データ転送装置内のデータ記憶装
置に格納することができ、転送開始後はこのデータ記憶
装置内に存在するデータに関してはバスを介して外部に
アクセスする必要がないので、装置に対して低いバス使
用頻度が与えられている場合にも高いデータ転送能力を
得ることができる。

【００１８】

【実施例】（実施例１）図１は本発明の第１の実施例におけるデータ転送装置の
構成図である。

【００１９】図１において、データ転送先２に接続され
たデータ転送装置１と、プロセッサ３と、メモリ４は、
アドレスバス５ａ、データバス５ｂからなる共通の外部
バス５に接続されている。

【００２０】データ転送装置１は、データ転送前には、
転送すべきデータが現れるか、バス５の監視を行ない、
データ転送時には、内部に記憶するパラメータより、転
送すべきデータのメモリ４内のアドレスを生成するデー
タ管理装置６と、データ転送前に、転送すべきデータの
メモリ４内のアドレスと、転送すべきデータの値と、デ
ータの有効性を示すバリッドビットを記憶するデータ記
憶装置１０と、バス５上のデータの前記データ記憶装置
１０への書き込みと、データ管理装置６が生成したアド
レスによる、メモリ４へのアクセスを行なうバス制御装
置１１からなる。

【００２１】データ管理装置６は、アドレスバス５ａ、
バス制御装置１１に接続され、バス制御装置１１は、外
部バス５、データ管理装置６、データ記憶装置１０、転
送先２に接続され、データ記憶装置１０はバス制御装置
１１、転送先２に接続される。

【００２２】データ管理装置６は、転送すべきデータの
範囲を記憶するパラメータ記憶部７と、このパラメータ
記憶部７の値とアドレスバス５ａの値とを比較し、外部
バス上のデータが転送すべきデータかどうかを監視する
アドレス比較部８と、パラメータ記憶部７の値から転送
すべきデータのメモリ４内でのアドレスを生成するアド
レス発生器９から構成される。

【００２３】パラメータ記憶部７は、転送すべきデータ
のメモリ４内でのアドレスの上限値を記憶する上限値レ
ジスタ７ａと、転送すべきデータのメモリ４内でのアド
レスの下限値を記憶する下限値レジスタ７ｂからなる。

【００２４】アドレス比較部８は、上限値レジスタ７ａ
とアドレスバス５ａの値と、下限値レジスタ７ｂとアド
レスバス５ａの値をそれぞれ比較する二つの比較器８
ａ,８ｂと、この二つの比較器８ａ,８ｂの出力を入力す
るＡＮＤ回路８ｃから構成される。

【００２５】データ記憶装置１０は、転送すべきデータ
のメモリ４内のアドレスを記憶するアドレス記憶部１０
ａと、転送すべきデータの値を記憶するデータ記憶部１
０ｃと、データの有効性を示すバリッドビット１０ｂか
らなる。

【００２６】データ記憶装置１０ａには、本実施例で
は、連想メモリを使用する。１例としてダイレクトマッ
プ型キャッシュなどで使われる手段を採用する。つま
り、アドレスの下位の値により指定される番地の、アド
レス記憶部１０ａにはアドレスの上位の値を、データ記
憶部１０ｃには転送すべきデータの値を記憶し、バリッ
ドビット１０ｂの同番地の値がデータの有効性を示す。
また、アドレス記憶部１０ａ内に、アドレス発生器９が
生成するアドレスが存在するかの判断は、アドレス発生
器９が生成したアドレスの下位の値をアドレスとして、
アドレス記憶部１０ａより読みだした値と、アドレス発
生器９が生成したアドレスの上位の値が等しいかを比較
することにより行なう。

【００２７】図７(a)はメモリ４内の転送領域とデータ
記憶装置１０の記憶領域との関係図を示す。本実施例で
は、データ記憶装置１０内の同じアドレスに、２つ以上
の転送すべきデータが割り当てられる場合、後に記憶さ
れるデータを有効とし、前に記憶されていたデータに上
書きする。そのため、本実施例のデータ記憶装置１０の
容量はメモリ４内の転送領域分だけの記憶領域を確保す
る必要はなく、メモリ４内のある範囲のデータを転送先
２に転送する。

【００２８】データ転送装置１において、データ転送開
始前に、データ管理装置６は、バスの監視を行ない、ア
ドレス比較部８によりアドレスバス５ａの値とパラメー
タ記憶部７の値を比較した結果、転送すべきデータが外
部バス５上に現れたと判断された場合に、バス制御装置
１１にアドレス比較部８からの信号を送り、バス制御装
置１１は、外部バス５上のデータの値をバリッドビット
と共にデータ記憶装置１０に書き込み、データ転送時に
は、データ記憶装置１０に転送すべきアドレス発生器９
が生成するアドレスに対応するデータが存在する場合に
は、データ記憶部１０ｃからデータの送出を行ない、デ
ータ記憶装置１０に転送すべきアドレス発生器９が生成
するアドレスに対応するデータが存在しない場合には、
アドレス発生器９が生成したアドレスにより、バス制御
装置１１がメモリ４にアクセスし、得られたデータを送
出する。

【００２９】図２は本発明の一実施例の動作を示すタイ
ミングチャートである。次に、本発明の第一の実施例の
データ転送装置の動作を、図１と図２を用いて説明す
る。なお、転送先２に転送するデータはメモリ４内で連
続するＤ１、Ｄ２、Ｄ３の３つであり、この順番で転送
し、Ｄ３についてはすでにメモリ４内に存在するものと
する。

【００３０】処理１、処理２では、プロセッサ３はデー
タ転送装置１の設定を行い、データ転送装置１は初期化
動作を行なう。より詳しくは、プロセッサ３は上限値レ
ジスタ７ａ、下限値レジスタ７ｂに転送すべきデータの
アドレスの上限値（Ｄ３のアドレス）、下限値（Ｄ１の
アドレス）を設定し、データ転送装置１はバリッドビッ
ド１０ｂのクリアを行ない、パラメータ記憶部７とアド
レスバス５ａの値の比較をアドレス比較部８で始める。

【００３１】処理３では、プロセッサ３はメモリ４から
処理するデータｄ２を読み込み、処理４においてデータ
の処理を行ない、Ｄ２を生成する。処理５では、プロセ
ッサ３は、処理の済んだデータＤ２をメモリ４に書き込
む。この時データ転送装置１は、アドレスバス５ａとパ
ラメータレジスタ７ａの値をアドレス比較器８で比較
し、Ｄ２が転送すべきデータであることが判明すると、
データ管理装置６からの信号により、処理５においてバ
ス制御装置１１が、Ｄ２のアドレスの下位の値で指定さ
れる、データ記憶装置１０内の番地の、データ記憶部１
０ｃにデータバス５ｂ上の値を取り込み、アドレス記憶
部１０ａにＤ２のアドレス上位の値を書き込み、バリッ
ドビット１０ｂを立てる。

【００３２】処理６、７、８の処理は、処理３、４、５
の処理と同様であり、データ転送装置１は転送すべきデ
ータＤ１を、Ｄ１アドレスの下位の値で指定される、デ
ータ記憶装置１０内の番地に取り込む。

【００３３】処理９では、プロセッサ３は、転送すべき
データＤ１、Ｄ２、Ｄ３がメモリ内に揃ったことからデ
ータ転送開始信号をデータ転送装置１に送り、データ転
送装置１はデータ転送を開始する。より詳しくは、アド
レス発生器９は下限値レジスタ７ａの値から上限値レジ
スタ７ｂの値まで、アドレスの生成を開始し、アドレス
記憶部１０ａ内に対応するアドレスが存在し、バリッド
ビット１０ｂが立っている場合は、データ記憶部１０ｃ
よりデータを転送先２に送出する。

【００３４】アドレス記憶部１０ａに対応するアドレス
が存在しない場合は、バス制御装置１１がメモリ４に、
アドレス発生器９が発生したアドレスでアクセスし、得
られたデータを転送先２に送出する。

【００３５】処理１０では、プロセッサ３は新たに処理
すべきデータｄ４をメモリ４から読み込む。一方データ
転送装置１は、アドレス発生器９がＤ１のアドレスを発
生し、Ｄ１のアドレスは、処理８で書き込んでおり、ア
ドレス記憶部１０ａに存在し、バリッドビット１０ｂも
立っていることから、データ記憶部１０ｃから取り込ん
でおいたＤ１を転送先２に送出する。

【００３６】処理１１では、プロセッサ３は読み込んだ
データｄ４を処理し、Ｄ４を生成する。一方データ転送
装置１は、アドレス発生器９がＤ２のアドレスを発生
し、Ｄ２のアドレスは、処理５で書き込んでおり、アド
レス記憶部１０ａに存在し、バリッドビット１０ｂも立
っていることから、データ記憶部１０ｃから取り込んで
おいたＤ２を転送先２に送出する。

【００３７】処理１２では、プロセッサ３は処理の済ん
だデータＤ４をメモリ４に書き込み、データ転送装置１
は、アドレス発生器９がＤ３のアドレスを発生するが、
Ｄ３のアドレスはアドレス記憶部１０ａに存在しないこ
とから、バス制御装置１１がメモリ４へアクセスしよう
とするが、プロセッサ３が外部バス５を使用しているた
め、実行できない。

【００３８】処理１３では、プロセッサ３は新たに処理
すべきデータｄ５をメモリ４から読み込み、データ転送
装置１は、バス制御装置１１がＤ３のアドレスでメモリ
４へアクセスしようとするが、プロセッサ３が外部バス
５を使用しているため、実行できない。

【００３９】処理１４では、プロセッサ３はデータｄ５
の処理を行ない、Ｄ５を生成する。データ転送装置１
は、プロセッサ３がバスを開放するため、バス制御装置
１１がＤ３のアドレスでメモリ４にアクセスでき、得ら
れたデータＤ３を転送先２へ送出する。以上のように、
本発明によるデータ転送装置では、処理１４でデータＤ
１、Ｄ２、Ｄ３の転送が終了する。

【００４０】このように、従来のデータ転送装置では、
転送先２にデータＤ１、Ｄ２、Ｄ３の転送を処理１７ま
で要して行なったが、一方本実施例のデータ転送装置を
用いれば、処理１４で上記処理を終了することが出来
る。

【００４１】以上のようにして本実施例によれば、デー
タ転送装置１が、外部バス５を監視することによって、
転送すべきデータの一部もしくは全てをデータ転送装置
１内に取り込んでおき、取り込んでいないものだけをメ
モリ４にアクセスすることによって、少ない外部バス５
の使用頻度によってデータの転送ができ、データ転送装
置１に対して低いバス使用頻度が与えられている場合に
も高いデータ転送能力を得ることができると同時に、プ
ロセッサ３は外部バス５の使用を、データ転送装置１に
妨げられることが少ないので、データ転送によるプロセ
ッサ３の性能低下を抑えることができる。

【００４２】また、データ転送装置１内にデータ記憶装
置１０、アドレス発生器９を備えることにより、転送す
べきデータが、外部バス５上に転送すべき順番に現れな
くとも、正しい順番で転送先２へデータを転送すること
ができ、データ記憶装置１０の容量を越えるデータ転送
を行なう場合も、アドレス記憶部１０ａを備えることに
より、データ転送装置１内の転送すべきデータの有無
を、アドレス記憶部１０ａに取り込んだアドレスにより
調べるため問題とならない。

【００４３】なおアドレス発生器９は、下限値レジスタ
７ｂの値から上限値レジスタ７ａの値まで、１ずつ増や
すことによりアドレスを発生しているが、逆に上限値レ
ジスタ７ａの値から下限値レジスタ７ｂの値まで、１ず
つ減らすことによってもアドレスを発生することができ
る。

【００４４】またパラメータ記憶部７内のパラメータを
増やすことにより、転送すべきデータの指定を範囲だけ
でなく、メモリ４内で奇数番地のみ、偶数番地のみなど
複雑なアドレスのパターンにも対応できる。

【００４５】（実施例２）図３は本発明の第２の実施例におけるデータ転送装置の
構成図である。

【００４６】本実施例においても実施例１と同様に、デ
ータ転送先２に接続されるデータ転送装置３１と、プロ
セッサ３と、メモリ４は、アドレスバス５ａ、データバ
ス５ｂからなる共通の外部バス５に接続され、データ転
送装置３１は、データ管理装置３２と、データ記憶装置
３６と、バス制御装置３９とから構成される。

【００４７】データ管理装置３２は、アドレスバス５
ａ、バス制御装置３９に接続され、バス制御装置３９は
外部バス５、データ管理装置３２、データ記憶装置３
６、転送先２に接続され、データ記憶装置３６はバス制
御装置３９、転送先２に接続されている。

【００４８】データ管理装置３２は、転送すべきデータ
の上位アドレス及び転送順を記憶する第１のパラメータ
記憶部３３と、転送すべきデータの下位アドレスを記憶
する第２のパラメータ記憶部３４と、転送すべきデータ
のアドレスとアドレスバス５ａ上の値の一致を検出する
ことにより、アドレスバス５ａの値を監視するアドレス
比較部３５からなる。本実施例では、第１のパラメータ
記憶部３３の１例として、ダイレクトマップ型キャッシ
ュを採用している。つまり、アドレスバス５ａの下位の
値により第１のパラメータ記憶部３３から読み出された
アドレス上位の部分の値と、アドレスバス５ａの上位の
値を、アドレス比較部３９により比較し、一致を検出す
る。

【００４９】データ記憶装置３６は、パラメータ記憶部
３４と１対１の対応をもつ、転送すべきデータの値を記
憶するデータ記憶部３８と、データの有効性を示すバリ
ッドビット３７からなる。

【００５０】本実施例では、第１の実施例において、パ
ラメータ記憶部７が、転送すべきデータのメモリ４内で
のアドレスの上限値、下限値を記憶するのに対し、転送
すべきデータの各々のアドレスを第１のパラメータ記憶
部３３,第２のパラメータ記憶部３４内に記憶する。そ
のため一度に転送可能なデータ数は、第２のパラメータ
記憶部３４の容量により制限されるが、転送すべきデー
タは、第１のパラメータ記憶部３３に記憶された転送順
に応じて第１の実施例のアドレス発生器９で生成出来な
いような、例えば図８に示すような、ランダムなアドレ
スを持つことができる。

【００５１】本実施例におけるデータ転送装置の転送動
作は、第１の実施例と同様である。図２と図３を用いて
本実施例の動作について説明する。なお、転送先２に転
送するデータはＤ１、Ｄ２、Ｄ３の３つであり、この順
番で転送し、Ｄ３についてはすでにメモリ内に存在する
ものとする。

【００５２】処理１、処理２では、プロセッサ３はデー
タ転送装置１の設定を行い、データ転送装置３１は初期
化動作を行なう。より詳しくは第１のパラメータ記憶部
３３にＤ１のアドレス下位の値をアドレスとして、Ｄ１
のアドレス上位の値と転送順を示す１を、Ｄ２のアドレ
ス下位の値をアドレスとしてＤ２のアドレス上位の値と
転送順を示す２を、Ｄ３のアドレス下位の値をアドレス
としてＤ３のアドレス上位の値と転送順を示す３を書き
込み、第２のパラメータ記憶部３４の１番地にＤ１のア
ドレス下位の値、２番地にＤ２のアドレス下位の値、３
番地にＤ３のアドレス下位の値を書き込む。

【００５３】データ転送装置３１はバリッドビット３７
のクリアを行ない、アドレスバス５ａの監視を第１のパ
ラメータ記憶部３３を用いて始める。

【００５４】処理３では、プロセッサ３は、メモリ４か
ら処理するデータｄ２を読み込み、処理４においてデー
タの処理を行ない、Ｄ２を生成する。

【００５５】処理５では、プロセッサ３は、処理の済ん
だデータＤ２をメモリ４に書き込む。この時データ転送
装置３１は、アドレス比較部３９により、Ｄ２が転送す
べきデータであることが判明すると、バス制御装置３９
が、第１のパラメータ記憶部３３から読み出された転送
順が示すアドレス、つまり本実施例の場合２番地のデー
タ記憶部３８に、データバス５ｂ上の値を取り込み、バ
リッドビット３７を立てる。

【００５６】処理６、７、８における処理は、処理３、
４、５の処理と同様であり、１番地のデータ記憶装置３
６にデータＤ１を取り込み、バリッドビット３７を立て
る。

【００５７】処理９では、プロセッサ３は、転送すべき
データＤ１、Ｄ２、Ｄ３がメモリ内に揃ったことからデ
ータ転送開始信号をデータ転送装置３１に送り、データ
転送装置３１はデータ転送を開始する。より詳しくは、
第２のパラメータ記憶部３４に記憶されたアドレスの個
数だけ、データ記憶装置３６内のアドレスで１番地から
順に、バリッドビット３７が立っている場合は、データ
記憶部３８よりデータを転送先２に送出し、バリッドビ
ット３７が立っていない場合は、対応する第２のパラメ
ータ記憶部３４の値により、第１のパラメータ記憶部３
３からアドレス上位の値を読みだして、この読みだされ
た値と第２のパラメータ記憶部３４の値からアドレスを
生成し、バス制御装置３９がメモリ４にこのアドレスで
アクセスし、得られたデータを転送先２に送出する。

【００５８】処理１０では、プロセッサ３は新たに処理
すべきデータｄ４をメモリ４から読み込む。一方、デー
タ転送装置３１は、データ記憶装置３６内のアドレスで
１番地のバリッドビットが立っていることから、データ
記憶部３８から取り込んでおいたＤ１を転送先２に送出
する。

【００５９】処理１１では、プロセッサ３は読み込んだ
データｄ４処理し、Ｄ４を生成する。データ転送装置３
１は、データ記憶装置３６内のアドレスで２番地のバリ
ッドビットが立っていることから、データ記憶部３８か
ら取り込んでおいたＤ２を転送先２に送出する。

【００６０】処理１２では、プロセッサ３は、処理の済
んだデータＤ４をメモリ４に書き込む。一方、データ転
送装置３１は、データ記憶装置３６内のアドレスで３番
地のバリッドビットが立っていないことから、第２のパ
ラメータ記憶部３４の３番地の値により、第１のパラメ
ータ記憶部３３からアドレス上位の値を読みだして、ア
ドレスを生成し、バス制御装置３１が、このアドレスに
よりメモリ４へアクセスしようとするが、プロセッサ３
が外部バス５を使用しているため、実行できない。

【００６１】処理１３では、プロセッサ３は新たに処理
すべきデータｄ５をメモリ４から読み込み、データ転送
装置３１は、バス制御装置３９がＤ３のアドレスでメモ
リ４へアクセスしようとするが、プロセッサ３が外部バ
ス５を使用しているため、実行できない。

【００６２】処理１４では、プロセッサ３はデータｄ５
の処理を行ない、Ｄ５を生成する。データ転送装置３１
は、プロセッサ３がバス５を開放するため、バス制御装
置４１がＤ３のアドレスでメモリ４にアクセスでき、得
られたデータＤ３を転送先２へ送出する。本発明による
データ転送装置では、処理１４でデータＤ１、Ｄ２、Ｄ
３の転送が終了する。

【００６３】このように、従来のデータ転送装置では、
転送先２にデータＤ１、Ｄ２、Ｄ３の転送を処理１７ま
で要して行なったが、一方本実施例のデータ転送装置を
用いれば、実施例１と同様に処理１４で上記処理を終了
することが出来る。

【００６４】以上のように本実施例は、第１の実施例と
同様に、データ転送装置３１が、外部バス５を監視する
ことによって転送データの一部もしくは全てをデータ転
送装置３１内に取り込んでおき、取り込んでいないもの
だけをメモリ４にアクセスすることによって、少ないバ
スの使用頻度によってデータの転送ができ、データ転送
装置１に対して低いバス使用頻度が与えられている場合
にも高いデータ転送能力を得ることができると同時に、
プロセッサ３は外部バス５の使用を、データ転送装置３
１に妨げられることが少ないので、データ転送によるプ
ロセッサ３の性能低下を抑えることができる。

【００６５】さらに本実施例は、第１の実施例に比べ、
第２のパラメータ記憶部３４、データ記憶装置３６の容
量により、１度に転送できるデータ数に制限があるとい
う問題点があるが、転送するデータ数が一定数以下の時
は、ランダムなアドレスのデータに対応できるという利
点がある。

【００６６】なお本実施例では、データ転送前の、パラ
メータ記憶部３４、アドレス一致検出手段３３の設定を
細部までプロセッサ３が行なっているが、アドレスのみ
をデータ転送装置３１に与え、細部はデータ転送装置の
みでも行える。

【００６７】また本実施例では、データ転送開始前に
は、転送すべきデータがバス上に現れたと判断された場
合に、バス制御装置３９は、アドレスバスの値の一致を
検出した第１のパラメータ記憶部３３からの転送順を示
すアドレスのデータ記憶部３８に、データバス５ｂ上の
値をバリッドビットと共に書き込み、データ転送時に
は、１番地から順次、第２のパラメータ記憶部３４内の
アドレスに対応するデータが、データ記憶装置３６に存
在する場合には、データ記憶部３８からデータの送出を
行ない、第２のパラメータ記憶部３４内のアドレスに対
応するデータが、データ記憶装置に存在しない場合に
は、バス制御装置３９がメモリにアクセスし、得られた
データを送出したが、データ転送開始前には、転送すべ
きデータがバス上に現れたと判断された場合に、バス制
御装置は、アドレスバスの下位のアドレスのデータ記憶
部３８に、データバス上の値をバリッドビットと共に書
き込み、データ転送時には、転送順に応じて、第２のパ
ラメータ記憶部３４内のアドレスに対応するデータが、
データ記憶装置に存在する場合には、データ記憶部から
データの送出を行ない、第２のパラメータ記憶部内のア
ドレスに対応するデータが、データ記憶装置に存在しな
い場合には、バス制御装置がメモリにアクセスし、得ら
れたデータを送出することも可能である。

【００６８】（実施例３）図４は本発明の第３実施例におけるデータ転送装置の構
成図である。

【００６９】本実施例においても実施例１と同様にデー
タ転送先２に接続するデータ転送装置４１と、プロセッ
サ３と、メモリ４は、アドレスバス５ａ、データバス５
ｂからなる共通の外部バス５に接続され、データ転送装
置４１は、データ管理装置６と、データ記憶装置４２
と、バス制御装置４５とから構成されている。

【００７０】データ管理装置６は、アドレスバス５ａ、
バス制御装置４５に接続され、バス制御装置４５は外部
バス５、データ管理装置６、データ記憶装置４２、転送
先２に接続され、データ記憶装置４２はバス制御装置４
５、転送先２に接続されている。

【００７１】データ管理装置６は、実施例１と同様に、
パラメータ記憶部７と、アドレス比較部８と、パラメー
タ記憶部７の値から転送すべきデータのメモリ４内での
アドレスを発生するアドレス発生器９から構成される。
パラメータ記憶部７は、転送すべきデータのメモリ４内
でのアドレスの上限値を記憶する上限値レジスタ７ａ
と、転送すべきデータのメモリ４内でのアドレスの下限
値を記憶する下限値レジスタ７ｂからなる。アドレス比
較部８は、上限値レジスタ７ａとアドレスバス５ａの値
と、下限値レジスタ７ｂとアドレスバス５ａの値をそれ
ぞれ比較する二つの比較器８ａ,８ｂと、この二つの比
較器８ａ,８ｂの出力を入力するＡＮＤ回路８ｃから構
成される。

【００７２】データ記憶装置４２は、転送すべきデータ
の値を記憶するデータ記憶部４４と、データの有効性を
示すバリッドビット４３からなる。データ記憶装置４２
内のアドレスで１番地に、下限値レジスタ７ｂが示すメ
モリ４内のアドレスのデータが記憶される。データ記憶
装置４２内のアドレスで２番地に、下限値レジスタ７ｂ
が示すメモリ４内のアドレス＋１のデータが記憶され、
データ記憶装置４２内のアドレスで３番地に、下限値レ
ジスタ７ｂが示すメモリ４内のアドレス＋２のデータが
記憶され、以下同様に、データ記憶装置４２内のアドレ
ス最終番地までデータが記憶される。

【００７３】本実施例では、第１の実施例において、デ
ータ記憶部４４内のデータのメモリ４でのアドレスを記
憶しているアドレス記憶部１０ａを外し、ハードウェア
量を減らしたものである。ただし、アドレス記憶部１０
ａを外したために、１度に転送するデータ数が常に、デ
ータ記憶装置４２の容量以下でなければならないという
制限が付け加わる。図７(b)はメモリ４内の転送領域と
データ記憶装置４２の記憶領域との関係図を示す。図７
(b)のように、本実施例のデータ記憶装置４２はメモリ
４内の転送領域分だけの記憶領域を確保しており、メモ
リ４内のある範囲のデータを転送先２に転送する。

【００７４】本実施例におけるデータ転送装置１の動作
は、第１の実施例と同様である。図２と図４を用いて本
発明の第３の実施例の動作について説明する。なお、転
送先２に転送するデータはメモリ４内で連続するＤ１、
Ｄ２、Ｄ３の３つであり、この順番で転送し、Ｄ３につ
いてはすでにメモリ内に存在するものとする。

【００７５】処理１、処理２では、プロセッサ３はデー
タ転送装置１の設定を行い、データ転送装置１は初期化
動作を行なう。より詳しくはプロセッサ３は上限値レジ
スタ７ａ、下限値レジスタ７ｂに転送すべきデータのメ
モリ４内でのアドレスの上限値（Ｄ３のアドレス）、下
限値（Ｄ１のアドレス）を設定し、データ転送装置１は
バリッドビット４３のクリアを行ない、パラメータ記憶
部７とアドレスバス５ａの値の比較を始める。

【００７６】処理３では、プロセッサ３は、メモリ４か
ら処理するデータｄ２を読み込み、処理４においてデー
タの処理を行ない、Ｄ２を生成する。

【００７７】処理５では、プロセッサ３は、処理の済ん
だデータＤ２をメモリ４に書き込む。この時データ転送
装置１は、アドレス信号線５ａとパラメータレジスタ記
憶部７の値をアドレス比較器８で比較し、Ｄ２が転送す
べきデータであることが判明すると、データ管理装置６
からの信号により、処理５においてバス制御装置５１
が、データバス上の値をデータ記憶部４４に取り込み、
バリッドビット４３を立てる。この時データ記憶装置内
のアドレスとして、アドレスバス５ａの値から下限値レ
ジスタ７ｂの値を引いたもの＋１を用いる。処理５の場
合｛（Ｄ２のアドレス）ー（下限値レジスタ１２１２の
値、つまりＤ１のアドレス）＋１＝２番地｝をデータ記
憶装置４２内のアドレスとし、このアドレスのデータ記
憶部４４にデータバス５ｂ上のデータを取り込み、この
アドレスのバリッドビット４３を立てる。

【００７８】処理６、７、８における処理は、処理３、
４、５と同様であり、データ転送装置は転送すべきデー
タＤ１をデータ記憶装置４２のアドレスで１番地に取り
込む。

【００７９】処理９では、プロセッサ３は、転送すべき
データＤ１、Ｄ２、Ｄ３がメモリ内に揃ったことからデ
ータ転送開始信号をデータ転送装置１に送り、データ転
送装置１はデータ転送を開始する。より詳しくは、アド
レス発生器９が下限値レジスタ７ｂの値から上限値レジ
スタ７ａの値まで、アドレスの生成を開始し、データ記
憶装置４２内アドレスの、１番地からバリッドビットが
立っている場合は、データ記憶部４４よりデータを転送
先２に送出する。つまりＤ１に対しては、データ記憶装
置４２内のアドレスで１番地のバリッドビットが立って
いる場合は、データ記憶部４４の１番地よりデータの送
出を行ない、Ｄ２に対しては、データ記憶装置４２内の
アドレスで２番地のバリッドビットが立っている場合
は、データ記憶部４４の２番地よりデータの送出を行な
い、Ｄ３に対しては、データ記憶装置４２内のアドレス
で３番地のバリッドビットが立っている場合はデータ記
憶部４４の３番地よりデータの送出を行なう。

【００８０】対応するバリッドビットが立っていない場
合は、バス制御装置４５が、メモリ４にアドレス発生器
９が生成したアドレスでアクセスし、得られたデータを
転送先２に送出する。

【００８１】処理１０では、プロセッサ３は新たに処理
すべきデータｄ４をメモリ４から読み込み、データ転送
装置４１は、データ記憶装置４２内のアドレスで１番地
のバリッドビットを見て、バリッドビットが立っている
ことからデータ記憶部４４から取り込んでおいたＤ１を
転送先２に送出する。

【００８２】処理１１では、プロセッサ３は読み込んだ
データｄ４を処理し、Ｄ４を生成する。データ転送装置
４１は、データ記憶装置４２内のアドレスで２番地のバ
リッドビットを見て、バリッドビットが立っていること
からデータ記憶部４４から取り込んでおいたＤ２を転送
先２に送出する。

【００８３】処理１２では、処理の済んだデータＤ４を
メモリ４に書き込み、データ転送装置１は、データ記憶
装置４２内のアドレスで３番地のバリッドビットを見
て、バリッドビットが立っていないことから、アドレス
発生器９が発生しているＤ３のアドレスで、バス制御装
置４５がメモリ４へアクセスしようとするがプロセッサ
３が外部バス５を使用しているため、実行できない。

【００８４】処理１３では、プロセッサ３は新たに処理
すべきデータｄ５をメモリ４から読み込み、データ転送
装置４１は、バス制御装置４５がＤ３のアドレスでメモ
リ４へアクセスしようとするが、プロセッサ３が外部バ
ス５を使用しているため、実行できない。

【００８５】処理１４では、プロセッサ３はデータｄ５
の処理を行ない、Ｄ５を生成する。データ転送装置１
は、プロセッサ３がバスを開放するため、バス制御装置
４５がＤ３のアドレスでメモリ４にアクセスでき、得ら
れたデータＤ３を転送先２へ送出する。本発明によるデ
ータ転送装置では、処理１４でデータＤ１、Ｄ２、Ｄ３
の転送が終了する。

【００８６】このように、従来のデータ転送装置では、
転送先２にデータＤ１、Ｄ２、Ｄ３の転送を処理１７ま
で要して行なったが、一方本実施例のデータ転送装置を
用いれば、実施例１と同様に処理１４で上記処理を終了
することが出来る。

【００８７】以上のように本実施例では、データ転送装
置４１が、外部バス５を監視することによって転送デー
タの一部もしくは全てをデータ転送装置１内に取り込ん
でおき、取り込んでいないものだけをメモリ４にアクセ
スすることによって、少ないバスの使用頻度によってデ
ータの転送ができ、データ転送装置１に対して低いバス
使用頻度が与えられている場合にも高いデータ転送能力
を得ることができる、と同時にプロセッサ３は外部バス
５の使用を、データ転送装置１に妨げられることがない
ので、データ転送によるプロセッサ３の性能低下を押え
ることができる。

【００８８】またデータ転送装置４１内にデータ記憶装
置４２、アドレス発生器９を備えることにより、転送す
べきデータが、外部バス５上に転送すべき順番に現れな
くとも、正しい順番で転送先２へデータを転送すること
ができる。

【００８９】本実施例は、第１の実施例に比べ、データ
記憶装置４２の容量により、１度に転送できるデータ数
に制限があるという問題点があるが、転送するデータ数
が一定数以下の場合は、アドレス記憶部が不要でハード
ウェアが削減できるといった利点がある。

【００９０】なお、アドレス発生器９は、下限値レジス
タ７ｂの値から上限値レジスタ７ａの値まで、１ずつ増
やすことによりアドレスを発生しているが、逆に上限値
レジスタ７ａの値から下限値レジスタ７ｂの値まで、１
ずつ減らすことによってもアドレスを発生することがで
きる。

【００９１】

【発明の効果】このようにしてデータ転送措置が、外部
バスを監視することによって転送すべきデータの一部も
しくは全てをデータ転送装置内に取り込んでおき、取り
込んでいないものだけをデータ転送装置が、メモリにア
クセスすることによって、少ないバスの使用頻度によっ
てデータの転送ができ、データ転送装置に対して低いバ
ス使用頻度が与えられている場合にも高いデータ転送能
力を得ることができる、と同時にプロセッサは外部バス
の使用を、データ転送装置に妨げられることが少ないの
で、データ転送によるプロセッサの性能低下を押えるこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例におけるデータ転送装置
の構成図である。

【図２】本発明における実施例の動作を説明するタイミ
ングチャートである。

【図３】本発明の第２の実施例におけるデータ転送装置
の構成図である。

【図４】本発明の第３の実施例におけるデータ転送装置
の構成図である。

【図５】従来のデータ転送装置の構成図である。

【図６】従来のデータ転送装置の動作を説明するタイミ
ングチャートである。

【図７】(a)は第１の実施例におけるメモリ４内での転
送範囲を示す図である。 (b)は第３の実施例におけるメモリ４内での転送範囲を
示す図である。

【図８】第２の実施例におけるメモリ４内での転送範囲
を示す図である。

【符号の説明】

１データ転送装置２転送先３プロセッサ４メモリ５外部バス６データ管理装置７パラメータ記憶部８アドレス比較部９アドレス発生器１０データ記憶装置１０ａアドレス記憶部１０ｃデータ記憶部１０ｂバリッドビット１１バス制御装置

Claims

(57)【特許請求の範囲】

【請求項１】データを記憶するメモリと、そのメモリ内
のデータを処理するプロセッサとが共通のバスに接続さ
れ、前記プロセッサの指示によりデータ転送を行なうデ
ータ転送装置であって、前記バスの監視を行なうデータ
管理装置と、転送すべきデータの値を記憶するデータ記
憶装置と、前記バス上のデータをデータ記憶装置に書き
込むバス制御装置とを有し、データ転送に先だってデータ転送の範囲が前記データ管
理装置に設定され、前記データ管理装置はバスの監視を
行ない、転送すべきデータが前記プロセッサによるバス
アクセスによってバス上に現れた場合に、前記バス制御
装置に信号を送り、前記バス制御装置は、前記データ管
理装置からの信号を受け、バス上のデータを前記データ
記憶装置に書き込み、データ転送時には、前記データ記憶装置に転送すべきデ
ータが存在する場合には、前記データ記憶装置からデー
タの送出を行なうことを特徴とするデータ転送装置。
【請求項２】請求項１に記載されたデータ転送装置にお
いて、データ記憶装置に転送すべきデータが存在しない
場合には、データ管理装置が転送すべきデータのメモリ
内のアドレスを生成し、そのアドレスによりバス制御装
置がメモリから転送すべきデータを得て、データの送出
を行なうことを特徴としたデータ転送装置。
【請求項３】データを記憶するメモリと、そのメモリ内
のデータを処理するプロセッサとが共通のアドレスバス
とデータバスを含む外部バスに接続され、前記プロセッ
サの指示によりデータ転送を行なうデータ転送装置であ
って、データ転送の範囲を記憶するパラメータ記憶部と、この
パラメータ記憶部の値と前記アドレスバスの値とを比較
し、外部バス上のデータが転送すべきデータかどうかを
監視するアドレス比較部と、前記パラメータ記憶部の情
報によって転送すべきデータの前記メモリ内でのアドレ
スを生成するアドレス発生器よりなるデータ管理装置
と、転送すべきデータの値を記憶するデータ記憶部と、デー
タの有効性を示すバリッドビット記憶部よりなるデータ
記憶装置と、前記外部バスに接続され、前記メモリへのアクセスを行
なうバス制御装置とを有し、データ転送開始前には、前記データ管理装置はバスの監
視を行ない、前記アドレス比較部により前記アドレスバ
スの値と前記パラメータ記憶部の値を比較した結果、転
送すべきデータがバス上に現れたと判断された場合に、
前記バス制御装置に前記アドレス比較部からの信号を送
り、前記バス制御装置は前記データバスの値をバリッド
ビットと共に前記データ記憶装置に書き込み、データ転送時には、前記アドレス発生器が生成するアド
レスに対応するデータが、前記データ記憶装置に存在す
る場合には、前記データ記憶部からデータの送出を行な
い、前記アドレス発生器が生成するアドレスに対応する
データが、前記データ記憶装置に存在しない場合には、
前記アドレス発生器が生成したアドレスで前記バス制御
装置が前記メモリにアクセスし、得られたデータを送出
することを特徴としたデータ転送装置。
【請求項４】請求項３に記載されたデータ転送装置にお
いて、データ記憶装置が更に転送すべきデータのメモリ
内のアドレスを記憶するアドレス記憶部を備え、データ
転送時にはアドレス発生器が生成するアドレスと前記ア
ドレス記憶部に記憶されたアドレスが比較され、該アド
レスに対応したデータがデータ記憶装置内に存在するか
どうかが判断されることを特徴とするデータ転送装置。
【請求項５】データを記憶するメモリと、そのメモリ内
のデータを処理するプロセッサとが共通のアドレスバス
とデータバスを含む外部バスに接続され、前記プロセッ
サの指示によりデータ転送を行なうデータ転送装置であ
って、転送すべきデータの上位アドレス及び転送順を記憶する
第１のパラメータ記憶部と、転送すべきデータの下位ア
ドレスを記憶する第２のパラメータ記憶部と、転送すべ
きデータのアドレスと前記アドレスバス上の値の一致を
検出するアドレス比較部からなるデータ管理装置と、前記第２のパラメータ記憶部と１対１の対応を持つ転送
すべきデータの値を記憶するデータ記憶部と、データの
有効性を示すバリッドビットからなるデータ記憶装置
と、前記外部バスに接続され、前記メモリへのアクセスを行
なうバス制御装置とを有し、データ転送開始前には、前記アドレスバスの下位の値に
より前記第１のパラメータ記憶部から読み出されたアド
レス上位の値と、前記アドレスバスの上位の値を、前記
アドレス比較部により比較した結果、転送すべきデータ
がバス上に現れたと判断された場合に、前記バス制御装
置に前記アドレス比較部からの信号を送り、前記バス制
御装置は、前記アドレスバスの値の一致を検出した前記
第１のパラメータ記憶部からの転送順を示すアドレスの
前記データ記憶部に、前記データバス上の値をバリッド
ビットと共に書き込み、データ転送時には、前記第２のパラメータ記憶部内のア
ドレスに対応するデータが、前記データ記憶装置に存在
する場合には、前記データ記憶部からデータの送出を行
ない、前記第２のパラメータ記憶部内のアドレスに対応
するデータが、データ記憶装置に存在しない場合には、
前記第２のパラメータ記憶部内のアドレス及びこのアド
レスにより前記第１のパラメータ記憶部から読み出され
たアドレスによって、バス制御装置が前記メモリにアク
セスし、得られたデータを送出することを特徴としたデ
ータ転送装置。
【請求項６】請求項５に記載されたデータ転送装置にお
いて、データ転送開始前には、前記アドレスバスの下位
の値により前記第１のパラメータ記憶部から読み出され
たアドレス上位の値と、前記アドレスバスの上位の値
を、前記アドレス比較部により比較した結果、転送すべ
きデータがバス上に現れたと判断された場合に、前記バ
ス制御装置に前記アドレス比較部からの信号を送り、前
記バス制御装置は、前記アドレスバスの下位のアドレス
の前記データ記憶部に、前記データバス上の値をバリッ
ドビットと共に書き込み、データ転送時には、前記転送順に応じて、前記第２のパ
ラメータ記憶部内のアドレスに対応するデータが、前記
データ記憶装置に存在する場合には、前記データ記憶部
からデータの送出を行ない、前記第２のパラメータ記憶
部内のアドレスに対応するデータが、データ記憶装置に
存在しない場合には、前記第２のパラメータ記憶部内の
アドレス及びこのアドレスにより前記第１のパラメータ
記憶部から読み出されたアドレスによって、バス制御装
置が前記メモリにアクセスし、得られたデータを送出す
ることを特徴としたデータ転送装置。