JP2003108438A - データ処理装置 - Google Patents
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0877—Cache access modes
- G06F12/0879—Burst mode
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】通信データのような連続データをＳＤＲＡＭ等
の外部メモリから読み出してＣＰＵに処理させる動作
を、ＡＳＩＣなどにも簡単に組み込むことができる小規
模なハードウェア構成でもって、従来のキャッシュシス
テムを用いた装置よりも効率良く行わせる。 【解決手段】ＣＰＵ２１で外部メモリ３１をアクセスし
ながら通信データの処理を行うデータ処理装置であっ
て、上記外部メモリ３１と上記ＣＰＵ２１の間にパケッ
ト単位のデータを並列に保持するデータバッファ５１を
介在させ、このデータバッファ５１をキャッシュメモリ
に見立てた疑似キャッシュシステム５０を構築するとと
もに、この疑似キャッシュシステム５０によるキャッシ
ュ検索がヒットしなかった場合に行われる上記外部メモ
リ３１から上記データバッファ５１へのデータの転送を
上記パケット単位で行わせる。
の外部メモリから読み出してＣＰＵに処理させる動作
を、ＡＳＩＣなどにも簡単に組み込むことができる小規
模なハードウェア構成でもって、従来のキャッシュシス
テムを用いた装置よりも効率良く行わせる。 【解決手段】ＣＰＵ２１で外部メモリ３１をアクセスし
ながら通信データの処理を行うデータ処理装置であっ
て、上記外部メモリ３１と上記ＣＰＵ２１の間にパケッ
ト単位のデータを並列に保持するデータバッファ５１を
介在させ、このデータバッファ５１をキャッシュメモリ
に見立てた疑似キャッシュシステム５０を構築するとと
もに、この疑似キャッシュシステム５０によるキャッシ
ュ検索がヒットしなかった場合に行われる上記外部メモ
リ３１から上記データバッファ５１へのデータの転送を
上記パケット単位で行わせる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＣＰＵ(Central Pro
cessing Unit)を用いて通信データの処理を行うデータ
処理装置、とくに、特定用途向け集積回路いわゆるＡＳ
ＩＣ（Application Specific Integrated Circuit)を用
いて構成されるデータ処理装置であって、ＳＤＲＡＭ(S
ynchronous DRAM)等の外部メモリをアクセスしながら通
信データの処理を行うものに適用して有効な技術に関す
る。
cessing Unit)を用いて通信データの処理を行うデータ
処理装置、とくに、特定用途向け集積回路いわゆるＡＳ
ＩＣ（Application Specific Integrated Circuit)を用
いて構成されるデータ処理装置であって、ＳＤＲＡＭ(S
ynchronous DRAM)等の外部メモリをアクセスしながら通
信データの処理を行うものに適用して有効な技術に関す
る。
【０００２】
【従来の技術】たとえばデータ通信端末や通信制御装置
などのデータ処理装置は、時系列的に連続してシリアル
に送受信される通信データを扱うために、その通信デー
タをＳＤＲＡＭ等の外部メモリに一時的に蓄積して処理
することが行われる。この場合、その外部メモリに蓄積
されているデータを高速かつ効率良くＣＰＵに読み取ら
せる手段として、いわゆるキャッシュシステム（キャッ
シュ・メモリ・システム）が知られている。
などのデータ処理装置は、時系列的に連続してシリアル
に送受信される通信データを扱うために、その通信デー
タをＳＤＲＡＭ等の外部メモリに一時的に蓄積して処理
することが行われる。この場合、その外部メモリに蓄積
されているデータを高速かつ効率良くＣＰＵに読み取ら
せる手段として、いわゆるキャッシュシステム（キャッ
シュ・メモリ・システム）が知られている。
【０００３】図３は、従来のキャッシュシステムを使用
したデータ処理装置の構成例を示す。同図に示す装置
は、その主要部がＡＳＩＣ２０を用いて構成されてい
る。ＡＳＩＣ２０の外部には、クロック発生器１１やＳ
ＤＲＡＭ３１などが設けられている。クロック発生器１
１はシステムの同期クロックφｘを生成する。ＳＤＲＡ
Ｍ３１はＣＰＵ２１が処理する通信データを一時的に蓄
積する。
したデータ処理装置の構成例を示す。同図に示す装置
は、その主要部がＡＳＩＣ２０を用いて構成されてい
る。ＡＳＩＣ２０の外部には、クロック発生器１１やＳ
ＤＲＡＭ３１などが設けられている。クロック発生器１
１はシステムの同期クロックφｘを生成する。ＳＤＲＡ
Ｍ３１はＣＰＵ２１が処理する通信データを一時的に蓄
積する。
【０００４】ＡＳＩＣ２０の内部には、ＣＰＵ２１、デ
コーダ／コントローラ２２、ＳＤＲＡＭコントローラ２
３などとともに、キャッシュシステム６０が組み込まれ
ている。キャッシュシステム６０は、キャッシュメモリ
６０とキャッシュコントローラ６２によって構成され
る。
コーダ／コントローラ２２、ＳＤＲＡＭコントローラ２
３などとともに、キャッシュシステム６０が組み込まれ
ている。キャッシュシステム６０は、キャッシュメモリ
６０とキャッシュコントローラ６２によって構成され
る。
【０００５】キャッシュシステム６０は、ＳＤＲＡＭ３
１とＣＰＵバス２４の間に介在し、ＣＰＵ２１からの読
出アクセス頻度が高いメモリデータをＡＳＩＣ内のキャ
ッシュメモリ６１に一時的に置くことにより、ＳＤＲＡ
Ｍ３１へのアクセス頻度を下げて、ＣＰＵ２１による平
均的なメモリアクセス時間を短縮させることができる。
１とＣＰＵバス２４の間に介在し、ＣＰＵ２１からの読
出アクセス頻度が高いメモリデータをＡＳＩＣ内のキャ
ッシュメモリ６１に一時的に置くことにより、ＳＤＲＡ
Ｍ３１へのアクセス頻度を下げて、ＣＰＵ２１による平
均的なメモリアクセス時間を短縮させることができる。
【０００６】図４は、上述したキャッシュシステムによ
る通信データの読出動作をフローチャート化して示す。
同図において、外部のＳＤＲＡＭ３１に蓄積されている
通信データをＣＰＵ２１が読出アクセスする場合は、ま
ず、キャッシュメモリ６１に目的のデータ（ＣＰＵ２１
の読出アクセスによってアドレス指定されたデータ）が
存在するか否かをチェックするキャッシュ検索を行う
（Ｓ２１，Ｓ２２）。
る通信データの読出動作をフローチャート化して示す。
同図において、外部のＳＤＲＡＭ３１に蓄積されている
通信データをＣＰＵ２１が読出アクセスする場合は、ま
ず、キャッシュメモリ６１に目的のデータ（ＣＰＵ２１
の読出アクセスによってアドレス指定されたデータ）が
存在するか否かをチェックするキャッシュ検索を行う
（Ｓ２１，Ｓ２２）。
【０００７】このキャッシュ検索にて目的のデータが存
在した場合すなわち検索ヒットの場合は、キャッシュメ
モリ６１からその目的のデータを読み出す（Ｓ２３）。
そして、キャッシュ検索がヒットしなかった場合だけ、
外部ＳＤＲＡＭ３１をアクセスして目的のデータを読み
出す（Ｓ２４）。この一連のキャッシュ処理を１バイト
または１ワードごとに繰り返して必要なデータを読み出
す（Ｓ２５）。
在した場合すなわち検索ヒットの場合は、キャッシュメ
モリ６１からその目的のデータを読み出す（Ｓ２３）。
そして、キャッシュ検索がヒットしなかった場合だけ、
外部ＳＤＲＡＭ３１をアクセスして目的のデータを読み
出す（Ｓ２４）。この一連のキャッシュ処理を１バイト
または１ワードごとに繰り返して必要なデータを読み出
す（Ｓ２５）。
【０００８】上記キャッシュ検索のヒット率が高けれ
ば、その分、外部ＳＤＲＡＭ３１へのアクセス頻度を下
げることができるので、これにより、ＣＰＵ２１による
平均的なメモリアクセス時間の短縮をはかることができ
る。
ば、その分、外部ＳＤＲＡＭ３１へのアクセス頻度を下
げることができるので、これにより、ＣＰＵ２１による
平均的なメモリアクセス時間の短縮をはかることができ
る。
【０００９】
【発明が解決しようとする課題】上述したキャッシュシ
ステム６０を有するデータ処理装置では、外部メモリで
あるＳＤＲＡＭ３１の記憶データを１バイトまたは１ワ
ードごとにキャッシュ処理しながら読み出す。一方、時
系列的に連続して送受信されるシリアルな通信データ
は、その送受信順に連続した状態でＳＤＲＡＭ３１等の
外部メモリに蓄積されて処理されることが多い。つま
り、通信データは、一つの連続したデータブロックとし
て処理される場合が多いという特質がある。たとえば、
デジタル通信の主方式であるパケット通信では、２５６
ビット（３２バイトまたは１６ワード）あるいはそれ以
上の連続するデータのブロックいわゆるパケットが通信
伝送の最小単位となっている。
ステム６０を有するデータ処理装置では、外部メモリで
あるＳＤＲＡＭ３１の記憶データを１バイトまたは１ワ
ードごとにキャッシュ処理しながら読み出す。一方、時
系列的に連続して送受信されるシリアルな通信データ
は、その送受信順に連続した状態でＳＤＲＡＭ３１等の
外部メモリに蓄積されて処理されることが多い。つま
り、通信データは、一つの連続したデータブロックとし
て処理される場合が多いという特質がある。たとえば、
デジタル通信の主方式であるパケット通信では、２５６
ビット（３２バイトまたは１６ワード）あるいはそれ以
上の連続するデータのブロックいわゆるパケットが通信
伝送の最小単位となっている。
【００１０】このような連続データを１バイトまたは１
ワードごとに検索ヒットの有無を確認しながら読み出す
キャッシュ処理は、外部メモリへのアクセス頻度を下げ
ることによる平均アクセス時間の短縮という効果は期待
できるものの、上記通信データの処理では、必ずしも効
率的ではないことが、本発明者によってあきらかにされ
た。すなわち、上述した従来の装置では、図４に示した
一連の処理（Ｓ２１〜Ｓ２５）を１バイトまたは１ワー
ドごとに繰返さなければならず、パケットのような連続
データの処理では必ずしも効率的ではない。
ワードごとに検索ヒットの有無を確認しながら読み出す
キャッシュ処理は、外部メモリへのアクセス頻度を下げ
ることによる平均アクセス時間の短縮という効果は期待
できるものの、上記通信データの処理では、必ずしも効
率的ではないことが、本発明者によってあきらかにされ
た。すなわち、上述した従来の装置では、図４に示した
一連の処理（Ｓ２１〜Ｓ２５）を１バイトまたは１ワー
ドごとに繰返さなければならず、パケットのような連続
データの処理では必ずしも効率的ではない。
【００１１】また、キャッシュシステム６０は検索ヒッ
ト率が高い場合にはじめてその効果を相することができ
る。したがって、検索ヒット率が高くなるように構成す
る必要があるが、そのためには、できるだけ大容量の高
速キャッシュメモリ６１が必要となる。検索ヒット率
は、キャッシュメモリ６１に置くキャッシュデータの量
が多いほど高くなるからである。
ト率が高い場合にはじめてその効果を相することができ
る。したがって、検索ヒット率が高くなるように構成す
る必要があるが、そのためには、できるだけ大容量の高
速キャッシュメモリ６１が必要となる。検索ヒット率
は、キャッシュメモリ６１に置くキャッシュデータの量
が多いほど高くなるからである。
【００１２】大容量の高速キャッシュメモリを持つこと
はハードウェア負担が大きく、これを使用すると、装置
が非常にコスト高になってしまう。また、ハードウェア
資源が限られているＡＳＩＣにおいては、使用可能な回
路資源があらかじめ定められているので、キャッシュメ
モリの容量を十分に確保することが困難である。しか
し、そのキャッシュシステム６０のハードウェアをＡＳ
ＩＣにも無理なく組み込めるように小規模化させると、
上記検索ヒット率が低下してキャッシュシステム本来の
効果が得られなくなってくるという背反が生じる。
はハードウェア負担が大きく、これを使用すると、装置
が非常にコスト高になってしまう。また、ハードウェア
資源が限られているＡＳＩＣにおいては、使用可能な回
路資源があらかじめ定められているので、キャッシュメ
モリの容量を十分に確保することが困難である。しか
し、そのキャッシュシステム６０のハードウェアをＡＳ
ＩＣにも無理なく組み込めるように小規模化させると、
上記検索ヒット率が低下してキャッシュシステム本来の
効果が得られなくなってくるという背反が生じる。
【００１３】本発明は、以上のような背景を鑑みてなさ
れたものであり、その目的は、通信データのような連続
データをＳＤＲＡＭ等の外部メモリから読み出してＣＰ
Ｕに処理させる動作を、ＡＳＩＣなどにも簡単に組み込
むことができる小規模なハードウェア構成でもって、従
来のキャッシュシステムを用いた装置よりも効率良く行
わせることが可能な技術を提供することにある。
れたものであり、その目的は、通信データのような連続
データをＳＤＲＡＭ等の外部メモリから読み出してＣＰ
Ｕに処理させる動作を、ＡＳＩＣなどにも簡単に組み込
むことができる小規模なハードウェア構成でもって、従
来のキャッシュシステムを用いた装置よりも効率良く行
わせることが可能な技術を提供することにある。
【００１４】
【課題を解決するための手段】本発明による手段は、Ｃ
ＰＵで外部メモリをアクセスしながら通信データの処理
を行うデータ処理装置であって、次の（１）〜（３）に
よって特定されることを特徴とする。 （１）上記外部メモリと上記ＣＰＵの間に、ＣＰＵのメ
モリアクセス複数回分のデータを保持するデータバッフ
ァが介在させられている。 （２）上記データバッファをキャッシュメモリに見立て
た疑似キャッシュシステムが構築されている。 （３）上記疑似キャッシュシステムは、その疑似キャッ
シュシステムによるキャッシュ検索がヒットしなかった
場合に、そのヒットしなかったキャッシュ対象データの
ほかに、そのキャッシュ対象データに連続した状態で上
記外部メモリに蓄積されているデータも、その外部メモ
リから上記データバッファへ疑似キャッシュデータとし
て転送させるように構成されている。
ＰＵで外部メモリをアクセスしながら通信データの処理
を行うデータ処理装置であって、次の（１）〜（３）に
よって特定されることを特徴とする。 （１）上記外部メモリと上記ＣＰＵの間に、ＣＰＵのメ
モリアクセス複数回分のデータを保持するデータバッフ
ァが介在させられている。 （２）上記データバッファをキャッシュメモリに見立て
た疑似キャッシュシステムが構築されている。 （３）上記疑似キャッシュシステムは、その疑似キャッ
シュシステムによるキャッシュ検索がヒットしなかった
場合に、そのヒットしなかったキャッシュ対象データの
ほかに、そのキャッシュ対象データに連続した状態で上
記外部メモリに蓄積されているデータも、その外部メモ
リから上記データバッファへ疑似キャッシュデータとし
て転送させるように構成されている。
【００１５】上記手段によれば、通信データのような連
続データをＳＤＲＡＭ等の外部メモリから読み出してＣ
ＰＵに処理させる動作を、ＡＳＩＣなどにも簡単に組み
込むことができる小規模なハードウェア構成でもって、
従来のキャッシュシステムを用いた装置よりも効率良く
行わせることができる。
続データをＳＤＲＡＭ等の外部メモリから読み出してＣ
ＰＵに処理させる動作を、ＡＳＩＣなどにも簡単に組み
込むことができる小規模なハードウェア構成でもって、
従来のキャッシュシステムを用いた装置よりも効率良く
行わせることができる。
【００１６】上記手段おいて、通信データがパケットデ
ータである場合、上記外部メモリと上記ＣＰＵの間にパ
ケット単位のデータを並列に保持するデータバッファを
介在させ、このデータバッファをキャッシュメモリに見
立てた疑似キャッシュシステムを構築するとともに、こ
の疑似キャッシュシステムによるキャッシュ検索がヒッ
トしなかった場合に行われる上記外部メモリから上記デ
ータバッファへのデータの転送を上記パケット単位で行
わせるようにすればよい。この場合、データバッファは
１パケット分のデータ長に相当する並列ビット幅を持た
せるだけでもよい。ＣＰＵおよび疑似キャッシュシステ
ムは同一のＡＳＩＣ内に組み込むこむことができる。
ータである場合、上記外部メモリと上記ＣＰＵの間にパ
ケット単位のデータを並列に保持するデータバッファを
介在させ、このデータバッファをキャッシュメモリに見
立てた疑似キャッシュシステムを構築するとともに、こ
の疑似キャッシュシステムによるキャッシュ検索がヒッ
トしなかった場合に行われる上記外部メモリから上記デ
ータバッファへのデータの転送を上記パケット単位で行
わせるようにすればよい。この場合、データバッファは
１パケット分のデータ長に相当する並列ビット幅を持た
せるだけでもよい。ＣＰＵおよび疑似キャッシュシステ
ムは同一のＡＳＩＣ内に組み込むこむことができる。
【００１７】また、データバッファと外部メモリ間のデ
ータ転送を、上記データバッファの並列ビット幅と同じ
ビット幅のワイドビット・データバスを介して行わせる
とともに、このワイドビット・データバスを、ＣＰＵお
よび疑似キャッシュシステムと共に、同一のＡＳＩＣ内
に組み込むことができる。
ータ転送を、上記データバッファの並列ビット幅と同じ
ビット幅のワイドビット・データバスを介して行わせる
とともに、このワイドビット・データバスを、ＣＰＵお
よび疑似キャッシュシステムと共に、同一のＡＳＩＣ内
に組み込むことができる。
【００１８】さらに、上記ワイドビット・データバスと
前記外部メモリ間に介在してビット幅の変換を行いなが
ら、両者間でのデータやり取りを媒介するバスコントロ
ーラを介在させることにより、外部メモリのバス幅に制
約されることなく、その外部メモリと上記データバッフ
ァ間のデータ転送を高速化することができる。上記バス
コントローラも上記ＡＳＩＣ内に組み込むことができ
る。上記外部メモリとしてはＳＤＲＡＭを使用すること
ができる。
前記外部メモリ間に介在してビット幅の変換を行いなが
ら、両者間でのデータやり取りを媒介するバスコントロ
ーラを介在させることにより、外部メモリのバス幅に制
約されることなく、その外部メモリと上記データバッフ
ァ間のデータ転送を高速化することができる。上記バス
コントローラも上記ＡＳＩＣ内に組み込むことができ
る。上記外部メモリとしてはＳＤＲＡＭを使用すること
ができる。
【００１９】
【発明の実施の形態】図１は本発明によるデータ処理装
置の一実施例を示す。同図に示す装置はデータ通信端末
や通信制御装置などの通信データ処理装置をなすもので
あって、その主要部はＡＳＩＣ２０を用いて構成されて
いる。
置の一実施例を示す。同図に示す装置はデータ通信端末
や通信制御装置などの通信データ処理装置をなすもので
あって、その主要部はＡＳＩＣ２０を用いて構成されて
いる。
【００２０】ＡＳＩＣ２０の外部には、クロック発生器
１１やＳＤＲＡＭ３１などが設けられている。クロック
発生器１１はシステムの同期クロックφｘを生成する。
ＳＤＲＡＭ３１はＣＰＵ２１が処理する通信データを一
時的に蓄積する外部メモリをなす。
１１やＳＤＲＡＭ３１などが設けられている。クロック
発生器１１はシステムの同期クロックφｘを生成する。
ＳＤＲＡＭ３１はＣＰＵ２１が処理する通信データを一
時的に蓄積する外部メモリをなす。
【００２１】通信データは通常、通信伝送順（あるいは
送受信順）に入出力される。したがって、ＳＤＲＡＭ３
１に対する通信データの入出力も、その通信伝送順に行
われる場合が多い。たとえば、パケット通信データの場
合、パケット間の送受信順およびパケット内のデータ順
が保存された状態でＳＤＲＡＭ３１に蓄積される。
送受信順）に入出力される。したがって、ＳＤＲＡＭ３
１に対する通信データの入出力も、その通信伝送順に行
われる場合が多い。たとえば、パケット通信データの場
合、パケット間の送受信順およびパケット内のデータ順
が保存された状態でＳＤＲＡＭ３１に蓄積される。
【００２２】ＡＳＩＣ２０の内部には、ＣＰＵ２１、デ
コーダ／コントローラ２２、ＳＤＲＡＭコントローラ２
３などとともに、ワイドビットバッファの機能の持つ擬
似キャッシュシステム５０が組み込まれている。
コーダ／コントローラ２２、ＳＤＲＡＭコントローラ２
３などとともに、ワイドビットバッファの機能の持つ擬
似キャッシュシステム５０が組み込まれている。
【００２３】擬似キャッシュシステム５０は、Ｒ／Ｗ
（リード／ライト）データバッファ５１、ワイドビット
・データバス５２、ワイドビット・バスコントローラ５
３、バッファコントローラ５４などによって構成されて
いる。この擬似キャッシュシステム５０は、あたかもキ
ャッシュシステムのごとく、ＳＤＲＡＭ３１とＣＰＵバ
ス２４の間に介在して、両者（３１，２４）間でのデー
タやり取りを媒介する。
（リード／ライト）データバッファ５１、ワイドビット
・データバス５２、ワイドビット・バスコントローラ５
３、バッファコントローラ５４などによって構成されて
いる。この擬似キャッシュシステム５０は、あたかもキ
ャッシュシステムのごとく、ＳＤＲＡＭ３１とＣＰＵバ
ス２４の間に介在して、両者（３１，２４）間でのデー
タやり取りを媒介する。
【００２４】Ｒ／Ｗデータバッファ５１は並列レジスタ
どによって構成され、１パケット分のデータ長に相当す
る並列ビット幅、たとえば２５６ビット（３２バイトま
たは１６ワード）の並列ビット幅を持つ。このＲ／Ｗデ
ータバッファ５１の一方のデータ入出力ポートはＣＰＵ
バス２４に接続し、他方の入出力ポートは上記ビット幅
（２５６ビット）と同じ並列ビット幅のワイドビット・
データバス５２に接続する。つまり、Ｒ／Ｗデータバッ
ファ５１の一方のデータ入出力ポートはＣＰＵバス２４
と同じビット幅（たとえば１６ビットあるいは３２ビッ
ト）を有し、他方のデータ入出力ポートは１パケット分
のビット幅（２５６ビット）を有する。
どによって構成され、１パケット分のデータ長に相当す
る並列ビット幅、たとえば２５６ビット（３２バイトま
たは１６ワード）の並列ビット幅を持つ。このＲ／Ｗデ
ータバッファ５１の一方のデータ入出力ポートはＣＰＵ
バス２４に接続し、他方の入出力ポートは上記ビット幅
（２５６ビット）と同じ並列ビット幅のワイドビット・
データバス５２に接続する。つまり、Ｒ／Ｗデータバッ
ファ５１の一方のデータ入出力ポートはＣＰＵバス２４
と同じビット幅（たとえば１６ビットあるいは３２ビッ
ト）を有し、他方のデータ入出力ポートは１パケット分
のビット幅（２５６ビット）を有する。
【００２５】ワイドビット・データバス５２は、ワイド
ビット・バスコントローラ５３を介して、ＳＤＲＡＭ３
１のデータ幅に合わせたビット幅を有するＳＤＲＡＭバ
ス３２に接続している。ワイドビット・バスコントロー
ラ５３は、ワイドビット・データバス５２とＳＤＲＡＭ
バス３２間に介在してビット幅の変換を行いながら、両
者（５２と３２）間でのデータやり取りを媒介する。
ビット・バスコントローラ５３を介して、ＳＤＲＡＭ３
１のデータ幅に合わせたビット幅を有するＳＤＲＡＭバ
ス３２に接続している。ワイドビット・バスコントロー
ラ５３は、ワイドビット・データバス５２とＳＤＲＡＭ
バス３２間に介在してビット幅の変換を行いながら、両
者（５２と３２）間でのデータやり取りを媒介する。
【００２６】バッファコントローラ５４は、上記Ｒ／Ｗ
データバッファ５１に保持されているワイドビットのデ
ータをＣＰＵ２１側から擬似アクセスさせるための制御
を行う。つまり、Ｒ／Ｗデータバッファ５１は従来のキ
ャッシュシステムにおけるキャッシュメモリに対応し、
バッファコントローラ５４はそのバッファ５１に目的の
データ（ＣＰＵ２１の読出アクセスによってアドレス指
定されたデータ）が存在するか否かをチェックするキャ
ッシュコントローラに対応するように、それぞれ構成さ
れている。
データバッファ５１に保持されているワイドビットのデ
ータをＣＰＵ２１側から擬似アクセスさせるための制御
を行う。つまり、Ｒ／Ｗデータバッファ５１は従来のキ
ャッシュシステムにおけるキャッシュメモリに対応し、
バッファコントローラ５４はそのバッファ５１に目的の
データ（ＣＰＵ２１の読出アクセスによってアドレス指
定されたデータ）が存在するか否かをチェックするキャ
ッシュコントローラに対応するように、それぞれ構成さ
れている。
【００２７】上記バッファ５１はワイドビットのデータ
を格納するが、その記憶容量は従来のキャッシュシステ
ムにおけるキャッシュメモリよりも格段に小さく、１パ
ケット分あるいはせいぜい数パケット分のデータを保持
できる程度である。これに伴い、そのバッファ５１内に
目的のデータが存在するか否かを検索するバッファコン
トローラ５４の機能も、従来のキャッシュシステムにお
けるキャッシュコントローラに比べると、ハードウェア
的に大幅に簡略化されている。
を格納するが、その記憶容量は従来のキャッシュシステ
ムにおけるキャッシュメモリよりも格段に小さく、１パ
ケット分あるいはせいぜい数パケット分のデータを保持
できる程度である。これに伴い、そのバッファ５１内に
目的のデータが存在するか否かを検索するバッファコン
トローラ５４の機能も、従来のキャッシュシステムにお
けるキャッシュコントローラに比べると、ハードウェア
的に大幅に簡略化されている。
【００２８】図２は、上述した擬似キャッシュシステム
５０による通信データの読出動作をフローチャート化し
て示す。同図において、外部ＳＤＲＡＭ３１に蓄積され
ている通信データをＣＰＵ２１が読出アクセスする場合
は、まず、バッファ５１に目的のデータが存在するか否
かをチェックする疑似キャッシュ検索を行う（Ｓ１１，
Ｓ１２）。
５０による通信データの読出動作をフローチャート化し
て示す。同図において、外部ＳＤＲＡＭ３１に蓄積され
ている通信データをＣＰＵ２１が読出アクセスする場合
は、まず、バッファ５１に目的のデータが存在するか否
かをチェックする疑似キャッシュ検索を行う（Ｓ１１，
Ｓ１２）。
【００２９】この疑似キャッシュ検索にて目的のデータ
（キャッシュ対象データ）が存在した場合すなわち疑似
検索がヒットした場合は、バッファ５１からその目的の
データを読み出す（Ｓ１４）。一方、疑似キャッシュ検
索がヒットしなかった場合は、外部ＳＤＲＡＭ３１をア
クセスしてそこから目的のデータを読み出す（Ｓ１
３）。このとき、そのＳＤＲＡＭ３１からのデータ読み
出しは、目的のデータだけではなく、その目的データの
後に続くデータも対象とされる。つまり、キャッシュ対
象データがバッファ５１になかった場合は、そのキャッ
シュデータとともに、そのキャッシュデータに連続した
状態で蓄積されているデータも含めたワイドビット（２
５６ビット）の連続データが、ＳＤＲＡＭ３１から読み
出される。
（キャッシュ対象データ）が存在した場合すなわち疑似
検索がヒットした場合は、バッファ５１からその目的の
データを読み出す（Ｓ１４）。一方、疑似キャッシュ検
索がヒットしなかった場合は、外部ＳＤＲＡＭ３１をア
クセスしてそこから目的のデータを読み出す（Ｓ１
３）。このとき、そのＳＤＲＡＭ３１からのデータ読み
出しは、目的のデータだけではなく、その目的データの
後に続くデータも対象とされる。つまり、キャッシュ対
象データがバッファ５１になかった場合は、そのキャッ
シュデータとともに、そのキャッシュデータに連続した
状態で蓄積されているデータも含めたワイドビット（２
５６ビット）の連続データが、ＳＤＲＡＭ３１から読み
出される。
【００３０】このワイドビット（２５６ビット）の連続
読出データは、ワイドビット・データバス５２を介し
て、上記バッファ５１に高速転送される（Ｓ１３）。そ
して、そのバッファ５１に転送されたワイドビットのデ
ータの中から、目的のデータ（キャッシュ対象データ）
がＣＰＵバス２４を介してＣＰＵ２１に読み取られる
（Ｓ１４）。このようにして、ＣＰＵ２１が読出アクセ
スを行うと、そのアクセスによって指定されたデータ
（キャッシュ対象データ）がＲ／Ｗデータバッファ５１
から疑似キャッシュ的に読み出される。
読出データは、ワイドビット・データバス５２を介し
て、上記バッファ５１に高速転送される（Ｓ１３）。そ
して、そのバッファ５１に転送されたワイドビットのデ
ータの中から、目的のデータ（キャッシュ対象データ）
がＣＰＵバス２４を介してＣＰＵ２１に読み取られる
（Ｓ１４）。このようにして、ＣＰＵ２１が読出アクセ
スを行うと、そのアクセスによって指定されたデータ
（キャッシュ対象データ）がＲ／Ｗデータバッファ５１
から疑似キャッシュ的に読み出される。
【００３１】ここで、通信データは通常、通信伝送順
（あるいは送受信順）にＳＤＲＡＭ３１に蓄積される。
たとえば、パケット通信データの場合、パケット間の送
受信順およびパケット内のデータ順が保存された状態で
ＳＤＲＡＭ３１に蓄積される。したがって、上記疑似キ
ャッシュシステム５０において、疑似キャッシュ検索が
ヒットしなかった場合は、そのヒットしなかったキャッ
シュ対象データのほかに、そのキャッシュ対象データに
対して通信伝送順に連続するデータも一緒に、ＳＤＲＡ
Ｍ３１からデータバッファ５１へ疑似キャッシュデータ
として転送されることになる。
（あるいは送受信順）にＳＤＲＡＭ３１に蓄積される。
たとえば、パケット通信データの場合、パケット間の送
受信順およびパケット内のデータ順が保存された状態で
ＳＤＲＡＭ３１に蓄積される。したがって、上記疑似キ
ャッシュシステム５０において、疑似キャッシュ検索が
ヒットしなかった場合は、そのヒットしなかったキャッ
シュ対象データのほかに、そのキャッシュ対象データに
対して通信伝送順に連続するデータも一緒に、ＳＤＲＡ
Ｍ３１からデータバッファ５１へ疑似キャッシュデータ
として転送されることになる。
【００３２】このあと、ＣＰＵ２１がさらに次にデータ
の読出アクセスを行うと（Ｓ１５）、上述した一連の疑
似キャッシュ動作（Ｓ１１〜Ｓ１４）が繰り返される
が、ここで注目すべきことは、この後の読出アクセスで
は、上記Ｒ／Ｗデータバッファ５１にまだ読み出されず
に保持されている残りのデータが読み出される確率が非
常に高いということである。パケット等のシリアルな通
信データは、その連続性により、ほとんど場合、連続し
て読出アクセスされる。したがって、疑似キャッシュ検
索がヒットしないことによってＳＤＲＡＭ３１からバッ
ファ５１へ連続データがいったん転送されると、そのあ
とは、そのバッファ５１に転送された連続データがすべ
て読み出されるまで、疑似キャッシュの検索は非常に高
確率でヒット状態が続く。したがって、上述した疑似キ
ャッシュシステムでは、正式なキャッシュシステムに比
べてハードウェア規模が大幅に小さいにもかかわらず、
高い検索ヒット率（疑似検索ヒット率）が得られる。こ
れにより、ＳＤＲＡＭ３１へのアクセス頻度を確実に下
げて、ＣＰＵ２１による平均的なメモリアクセス時間を
確実に短縮させることが可能になる。
の読出アクセスを行うと（Ｓ１５）、上述した一連の疑
似キャッシュ動作（Ｓ１１〜Ｓ１４）が繰り返される
が、ここで注目すべきことは、この後の読出アクセスで
は、上記Ｒ／Ｗデータバッファ５１にまだ読み出されず
に保持されている残りのデータが読み出される確率が非
常に高いということである。パケット等のシリアルな通
信データは、その連続性により、ほとんど場合、連続し
て読出アクセスされる。したがって、疑似キャッシュ検
索がヒットしないことによってＳＤＲＡＭ３１からバッ
ファ５１へ連続データがいったん転送されると、そのあ
とは、そのバッファ５１に転送された連続データがすべ
て読み出されるまで、疑似キャッシュの検索は非常に高
確率でヒット状態が続く。したがって、上述した疑似キ
ャッシュシステムでは、正式なキャッシュシステムに比
べてハードウェア規模が大幅に小さいにもかかわらず、
高い検索ヒット率（疑似検索ヒット率）が得られる。こ
れにより、ＳＤＲＡＭ３１へのアクセス頻度を確実に下
げて、ＣＰＵ２１による平均的なメモリアクセス時間を
確実に短縮させることが可能になる。
【００３３】以上のように、本発明のデータ処理装置で
は、１パケット分あるいはせいぜい数パケット分の記憶
容量しか持たないＲ／Ｗデータバッファ５１を使って構
成される小規模な疑似キャッシュシステムでもって、通
信データのような連続性を持つデータをＳＤＲＡＭ３１
から読み出してＣＰＵ２１に処理させる動作を、従来の
キャッシュシステムを用いた装置よりも大幅に効率良く
行わせることができる。
は、１パケット分あるいはせいぜい数パケット分の記憶
容量しか持たないＲ／Ｗデータバッファ５１を使って構
成される小規模な疑似キャッシュシステムでもって、通
信データのような連続性を持つデータをＳＤＲＡＭ３１
から読み出してＣＰＵ２１に処理させる動作を、従来の
キャッシュシステムを用いた装置よりも大幅に効率良く
行わせることができる。
【００３４】以上、ＣＰＵ２１からＳＤＲＡＭ３１に対
してデータの読出アクセスを行う場合の動作について説
明したが、ＣＰＵ２１からＳＤＲＡＭ３１に対してデー
タの書込アクセスを行う場合は、ＣＰＵ２１からワイド
ビット幅のＲ／Ｗデータバッファ５１に対する書込アク
セスを行うことにより、そのバッファ５１に書き込まれ
たデータをワイドビット幅のデータバス５２およびバス
コントローラ５３を介してＳＤＲＡＭ３１に高速転送さ
せることができる。これにより、書込アクセスも確実に
高速化することができる。
してデータの読出アクセスを行う場合の動作について説
明したが、ＣＰＵ２１からＳＤＲＡＭ３１に対してデー
タの書込アクセスを行う場合は、ＣＰＵ２１からワイド
ビット幅のＲ／Ｗデータバッファ５１に対する書込アク
セスを行うことにより、そのバッファ５１に書き込まれ
たデータをワイドビット幅のデータバス５２およびバス
コントローラ５３を介してＳＤＲＡＭ３１に高速転送さ
せることができる。これにより、書込アクセスも確実に
高速化することができる。
【００３５】以上、本発明をその代表的な実施例を参照
しながら説明したが、本発明は上述した以外にも種々の
態様が可能である。また、本発明は通信データ以外の連
続的なデータの処理にも適用可能である。
しながら説明したが、本発明は上述した以外にも種々の
態様が可能である。また、本発明は通信データ以外の連
続的なデータの処理にも適用可能である。
【００３６】
【発明の効果】本発明によれば、通信データのような連
続データをＳＤＲＡＭ等の外部メモリから読み出してＣ
ＰＵに処理させる動作を、ＡＳＩＣなどにも簡単に組み
込むことができる小規模なハードウェア構成でもって、
従来のキャッシュシステムを用いた装置よりも効率良く
行わせることができる。
続データをＳＤＲＡＭ等の外部メモリから読み出してＣ
ＰＵに処理させる動作を、ＡＳＩＣなどにも簡単に組み
込むことができる小規模なハードウェア構成でもって、
従来のキャッシュシステムを用いた装置よりも効率良く
行わせることができる。
【図１】本発明によるデータ処理装置の一実施例を示す
ブロック図である。
ブロック図である。
【図２】本発明によるデータ処理装置の構成と動作を示
すフローチャートである。
すフローチャートである。
【図３】従来のデータ処理装置の構成例を示すブロック
図である。
図である。
【図４】従来のデータ処理装置の構成と動作を示すフロ
ーチャートである。
ーチャートである。
１１ クロック発生器
２０ ＡＳＩＣ
２１ ＣＰＵ
２２ デコーダ／コントローラ
２３ ＳＤＲＡＭコントローラ
２４ ＣＰＵバス
３１ ＳＤＲＡＭ（外部メモリ）
３２ ＳＤＲＡＭバス
５０ 擬似キャッシュシステム
５１ Ｒ／Ｗデータバッファ（疑似キャッシュメモリ）
５２ ワイドビット・データバス
５３ ワイドビット・バスコントローラ
５４ バッファコントローラ（疑似キャッシュコントロ
ーラ） ６０ キャッシュシステム（従来） ６１ キャッシュメモリ（従来） ６２ キャッシュコントローラ（従来） φｘ クロック
ーラ） ６０ キャッシュシステム（従来） ６１ キャッシュメモリ（従来） ６２ キャッシュコントローラ（従来） φｘ クロック
Claims (7)
- 【請求項１】 ＣＰＵで外部メモリをアクセスしながら
通信データの処理を行うデータ処理装置であって、次の
（１）〜（３）によって特定される発明。 （１）上記外部メモリと上記ＣＰＵの間に、ＣＰＵのメ
モリアクセス複数回分のデータを保持するデータバッフ
ァが介在させられている。 （２）上記データバッファをキャッシュメモリに見立て
た疑似キャッシュシステムが構築されている。 （３）上記疑似キャッシュシステムは、その疑似キャッ
シュシステムによるキャッシュ検索がヒットしなかった
場合に、そのヒットしなかったキャッシュ対象データの
ほかに、そのキャッシュ対象データに連続した状態で上
記外部メモリに蓄積されているデータも、その外部メモ
リから上記データバッファへ疑似キャッシュデータとし
て転送させるように構成されている。 - 【請求項２】 請求項１の発明において、上記外部メモ
リと上記ＣＰＵの間にパケット単位のデータを並列に保
持するデータバッファを介在させ、このデータバッファ
をキャッシュメモリに見立てた疑似キャッシュシステム
を構築するとともに、この疑似キャッシュシステムによ
るキャッシュ検索がヒットしなかった場合に行われる上
記外部メモリから上記データバッファへのデータの転送
を上記パケット単位で行わせることを特徴とするデータ
処理装置。 - 【請求項３】 請求項１または２の発明において、前記
データバッファは１パケット分のデータ長に相当する並
列ビット幅を持たされていることを特徴とするデータ処
理装置。 - 【請求項４】 請求項１〜３のいずれかの発明におい
て、前記ＣＰＵおよび前記疑似キャッシュシステムを同
一のＡＳＩＣ内に組み込んだことを特徴とするデータ処
理装置。 - 【請求項５】 請求項１〜４のいずれか発明において、
前記データバッファと前記外部メモリ間のデータ転送
を、前記データバッファの並列ビット幅と同じビット幅
のワイドビット・データバスを介して行わせるととも
に、このワイドビット・データバスを、前記ＣＰＵおよ
び前記疑似キャッシュシステムと共に、同一のＡＳＩＣ
内に組み込んだことを特徴とするデータ処理装置。 - 【請求項６】 請求項５の発明において、前記ワイドビ
ット・データバスと前記外部メモリ間に介在してビット
幅の変換を行いながら、両者間でのデータやり取りを媒
介するバスコントローラを介在させるとともに、このバ
スコントローラを前記ＡＳＩＣ内に組み込んだことを特
徴とするデータ処理装置。 - 【請求項７】 請求項１〜６のいずれかの発明におい
て、前記外部メモリがＳＤＲＡＭであることを特徴とす
るデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001304110A JP2003108438A (ja) | 2001-09-28 | 2001-09-28 | データ処理装置 |
| PCT/JP2002/002699 WO2003032169A1 (fr) | 2001-09-28 | 2002-03-20 | Processeur de donnees |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001304110A JP2003108438A (ja) | 2001-09-28 | 2001-09-28 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003108438A true JP2003108438A (ja) | 2003-04-11 |
Family
ID=19124082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001304110A Pending JP2003108438A (ja) | 2001-09-28 | 2001-09-28 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2003108438A (ja) |
| WO (1) | WO2003032169A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016506009A (ja) * | 2013-01-08 | 2016-02-25 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 開放されたロウの好適する数をもつメモリ装置 |
| US9959919B2 (en) | 2015-03-20 | 2018-05-01 | Kabushiki Kaisha Toshiba | Memory system including non-volatile memory of which access speed is electrically controlled |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0745941B1 (en) * | 1995-06-02 | 2003-08-06 | Sun Microsystems, Inc. | A system and method for providing a flexible memory hierarchy |
| JP2000341328A (ja) * | 1999-05-27 | 2000-12-08 | Fujitsu Ltd | データ中継装置 |
| JP3561670B2 (ja) * | 1999-12-17 | 2004-09-02 | 三洋電機株式会社 | メモリ制御回路 |
-
2001
- 2001-09-28 JP JP2001304110A patent/JP2003108438A/ja active Pending
-
2002
- 2002-03-20 WO PCT/JP2002/002699 patent/WO2003032169A1/ja active Application Filing
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016506009A (ja) * | 2013-01-08 | 2016-02-25 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 開放されたロウの好適する数をもつメモリ装置 |
| US9959919B2 (en) | 2015-03-20 | 2018-05-01 | Kabushiki Kaisha Toshiba | Memory system including non-volatile memory of which access speed is electrically controlled |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2003032169A1 (fr) | 2003-04-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040930 |