JPH03144739A - 二重化記憶装置へのデータ転写制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は二重化記憶装置へのデータ転写制御方式に関す
る。

従来の技術 従来この種の二重化記憶装置へのデータ転写制御方式は
書込み命令のみを行っているのが殆んどであった。又、
読出し実行時にＳＴＢＹ系とＡＣＴ系のデータ一致を見
る機能をもつ場合にも、ＡＣＴ系の読出し命令をそのま
まＳＴＢＹ系へ送出し、ＳＴＢＹ系記憶装置からのデー
タ読出しを行っていた。

発明が解決しようとする課題 しかしながら、上述した従来の二重化記憶装置へのデー
タ転写Ｍ御方式には、書込み命令のみしか行わない場合
にはＳＴＢＹ系記憶装置に正確に書かれたかをチエツク
出来ないと言う欠点があった。

また、読出しチエツクを行う場合でも、系間の情報転送
による遅延が発生する為にＡＣＴ系が次の処理に移れな
いし、ＡＣＴ系処理を止めない場合には連続した読出し
／書き込みに対するＳＴＢＹ系の読出しチエツク出来き
込みが実行出来ないと言う欠点がある。

本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記諸欠
点を解消することを可能とした新規な二重化記憶装置へ
のデータ転写制御方式を提供することにある。

課題を解決するための手段 上記目的を遠戚する為に、本発明に係る二重化記憶装置
へのデータ転写制御方式は、中央処理装置と記憶装置と
系間情報転送装置が共通のデータバスで接続される中央
制御部を二面持ち、この二面の中央制御部をＡＣＴ／Ｓ
ＴＢＹの二重化ｉｔｊ、で運用し、両系の系間情報転送
装置間が系間データバスで接続され、ＡＣＴ系中央処理
装置からＡＣＴ系記憶装置への書き込みデータを前記各
系間情報転送装置を介してＳＴＢＹ系記憶装置に同時に
書き込みを行い、両系の記憶装置の記憶データの一致を
とる構成を持つ電子交換機システムに於て、前記系間情
報転送装置内に、ＡＣＴＣ時系時−タバス上の前記ＡＣ
Ｔ系記憶装置への書き込み及び読出し情報を受信して前
記系間データバス上へ送出する系間情報転送回路と、　
ＳＴＢＹ系時にＡＣＴ系系間情報転送装置がち系間デー
タバスを介して送られてくる前記ＡＣＴ系記憶装置への
書き込み／読出し情報を一時的に蓄積するバッファ回路
と、前記バッファ回路に蓄積された情報が書込み情報で
あればデータバスへ送出し前記ＳＴＢＹ系記憶装置へ書
き込みを行う書き込み情報送出回路と、前記バッファ回
路の情報が読出し情報であれば前記ＳＴＢＹ系記憶装置
からデータ読出しを行い前記バッファ回路に蓄積された
ＡＣＴ系記憶装置からの読出し情報と比較するデータ比
較回路とを備えて構成される。

実施例 次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。

第１図は本発明に係る中央制御部の一実施例を示すブロ
ック構成図であり、第２図は第１図のブロック構成をよ
り詳細に示した詳細ブロック構成図で、ｈる。第３図に
連続アクセス時のタイミングチャートを示す。

第１図及び第２図を参照するに、中央処理装置と記憶装
置と系間情報転送装置とを含むシステムを中央制御部と
すれば、中央制御部はＡＣＴ／ＳＴＢＹの二重化構成で
あり、ＡＣＴ系のデータバス６には中央処理装置１と記
憶装置２と系間情報転送装置３が接続され、ＳＴＢＹ系
のデータバス７には中央処理装置４と記憶装置５と系間
情報転送装置９が接続され、ＡＣＴ系の系間情報転送装
置３とＳＴＢＹ系の系間情報転送装置９の間は系間デー
タバス１２で接続されている。

ＡＣＴ系の中央処理装置１からＡＣＴ系の記憶装置２に
対するデータ書き込みアクセスが発生したときに、中央
処理装置１はメモリアドレスとメモリ書き込みデータと
をデータバス６を介して、書き込み信号を信号ｌ！１８
を介して記憶装置２に通知する。その際には、ＡＣＴ系
の系間情報転送袋Ｗ３の系間情報送出回路８の内部でデ
ータバス６からのメモリアドレスと書き込み信号１８は
データバスアドレスラッチ回路２１でラッチされ、デー
タバス６からのメモリ書き込みデータはデータバスデー
タラッチ回路２２でラッチされる。

ラッチされたメモリアドレスと書き込みデータと書き込
み信号１８は、アドレス／データ多重回路２３で多重さ
れ、系間データバス１２を介してＳＴＢＹ系の系間情報
転送装置９のバッファ回路１０の内部で系間データバス
アドレス／デ８−タラッチ回路３１にてラッチされ、Ａ
ＣＴ系のクロック発振器４１からクロックを基準にして
、バッファメモリライト信号作成回路３３で作成された
ライト信号によってバッファメモリ３２に書き込まれる
。

バッファメモリ３２からの読出しは、ＳＴＢＹ系中央系
中製処理装置４内ロック発振器４２からのクロックを基
準にして、ＡＣＴ系のデータバスの動作とは無関係にバ
ッファメモリリード信号作成回路３４で作成されたリー
ド信号により読出され、メモリアドレスとメモリ書き込
みデータと書き込み信号１９は書き込み情報通出回Ｎｉ
ｌを介してデータバス７に送出され、ＳＴＢＹ系の記憶
装置５に書込まれる。

ＡＣＴ系の中央処理袋？！！１からＡＣＴ系の記憶装置
２に対するデータ読出しアクセスが発生したときには、
中央処理装置１はデータバス６にメモリアドレスと読出
し信号１９を送出し、記憶装置２は受信したメモリアド
レスの読出しデータをデータバス６を介して中央処理装
置１に送出する。

その際、ＡＣＴ系の系間情報転送装置３の系間情報送出
回路８の内部でメモリアドレスと読出し信号１９は、デ
ータバスアドレスラッチ回路２１でラッチされ、メモリ
読出しデータはデータバスデータラッチ回２８２２にラ
ッチされる。

ラッチされたメモリアドレスとメモリデータと読出し信
号１９はアドレス／データ多重回路２３で多重され、系
間データバス１２を経由しＳＴＢＹ系の系間情報転送装
置９のバッファ回路１０の内部で系間データバスアドレ
ス／データラッチ回路３１にてラッチされ、ＡＣＴ系の
クロック発振器４１からのクロックを基準にして、バッ
ファメモリライト信号作成回路３３で作成されたライト
信号によってバッファメモリ３２に書き込まれる。

バッファメモリ３２からの読出しは、ＳＴＢＹ系中央処
理装置４の内部のクロック発振器４２からのクロックを
基準にして、ＡＣＴ系のデータバスの動作とは無関係に
バッファメモリリード信号作成回路３４で作成されけた
リード信号により、メモリアドレスとＡＣＴ系メモリ読
出しデータと読出し信号１８は読出される。バッファメ
モリ３２にデータが蓄積されているときには、古いデー
タから順に読出される。

ＡＣＴ系メモリ読み出しデータはデータ比較回路１３の
内部のＡＣＴ系データ保持回路１４でラッチされる。

メモリアドレスと読出し信号１９は、データ比較回路１
３内部のアドレス送出回路１７を介してデータバス７に
出力され、記憶装置５に入力される。読出しアクセスで
あるから記憶装Ｗ５からＳＴＢＹ系読出しデータがデー
タバス７に出力され、データ比較回路１３の内部のＳＴ
ＢＹ系データ保持回路１６にてうツチされる。

データ比較回路１３内部の一致検出回路１５にてＡＣＴ
系データ保持回ｎ１４のＡＣＴ系メモリ読出しデータと
ＳＴＢＹ系データ保持回路１６のＳＴＢＹ系メモリ読出
しデータを比較し、一致、不一致を判定する。

もし、ここで不一致の場合には、割込信号４３を介して
ＡＣＴ系中央処理装置に割込通知を行う。

第３図のタイミングチャートでもわかるように遅延があ
り、かつＡＣＴ系とＳＴＢＹ系のメモリアクセス処理時
間の誤差や書き込みアクセスと読出しアクセスの時間差
の為に、ＡＣＴ系中央処理装置のアクセスが連続すると
、ＳＴＢＹ系のアクセス処理が終了しないうちに、次の
アクセス信号がＡＣＴ系からＳＴＢＹ系系間情報転送装
置９へ到着する場合が発生する。このとき、本発明の構
成ではバッファメモリ３２に！ｆｆされ、前の処理が終
了した後に次のアクセス処理へ移れるので、アクセスの
欠落は発生せず、当然ＡＣＴのアクセスを待たせる事も
ない。

発明の詳細 な説明したように、本発明によれば、二重化構成時のデ
ータバスにおいて情報転送装置にバッファを設けること
により、　ＡＣＴ系中央処理装置はＳＴＢＹ系データバ
スの処理に関係なく、次の処理に移ることができるので
処Ｆ！能力が落ちることがなくなり、ＡＣＴ系中央処理
装置の読出しアクセス時にＡＣＴ系、ＳＴＢＹ系の記憶
装置のメモリ読出しデータをＳＴＢＹ系の系間情報転送
装置で比較照合することができる効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図、第２
図は第１図に示された構成を更に詳細に示すブロック構
成図、第３図は本発明の動作タイミングチャートである
。 １・・・中央処理装置、２・・・記憶装置、３・・・系
間情報転送装置、４・・・中央処理装置、５・・・記憶
装置、６・・・データバス、７・・・データバス、８・
・・系間情報送出回路、９・・・系間情報転送装置、１
０・・・バッファ回路、１１・・・書き込み情報送出回
路、１２・・・系間データバス、１３・・・データ比較
回路、１４・・・ＡＣＴ系データ保持回路、１５・・・
−敷積出回路、１６・・・ＳＴＢＹ系データ保持回路、
１７・・・アドレス送出回路、１８・・・書き込み信号
、１９・・・読出し信号、２１・・・データバスアドレ
スラッチ回路、２２・・・データバスデータラッチ回路
、２３・・・アドレス／データ多重回路、３１・・・系
間データバスアドレス／データラッチ回路、３２・・・
バッファメモリ、３３・・・バッファメモリライト信号
作成回路、３４・・・バッファメモリリード信号作成回
路、４１・・・クロック発振器、４２・・・クロック発
振器、４３・・・割込信号

Claims (3)

【特許請求の範囲】
1. （１）、中央処理装置と記憶装置と系間情報転送装置が
   共通のデータバスで接続される中央制御部を二面持ち、
   この二面の中央制御部をＡＣＴ／ＳＴＢＹの二重化構成
   で運用し、両系の各系間情報転送装置間が系間データバ
   スで接続され、ＡＣＴ系中央処理装置からＡＣＴ系記憶
   装置への書き込みデータを前記各系間情報転送装置を介
   してＳＴＢＹ系記憶装置に同時に書込みを行い、両系の
   記憶装置の記憶データの一致を取る構成を持つ電子交換
   機システムにおいて、前記系間情報転送装置内に、ＡＣ
   Ｔ系時に共通データバス上の前記ＡＣＴ系記憶装置への
   書き込み及び読出し情報を受信して前記系間データバス
   上へ送出する系間情報転送回路と、ＳＴＢＹ系時にＡＣ
   Ｔ系系間情報転送装置から前記系間データバスを介して
   送られてくる前記ＡＣＴ系記憶装置への書き込み／読出
   し情報を受信して一時的に蓄積するバッファ回路と、前
   記バッファ回路に蓄積された情報が書き込み情報であれ
   ばデータバスへ送出して前記ＳＴＢＹ系記憶装置へ書き
   込みを行う書き込み情報送出回路と、前記バッファ回路
   に蓄積された情報が読出し情報であれば前記ＳＴＢＹ系
   記憶装置からデータ読出しを行い前記バッファ回路に蓄
   積されたＡＣＴ系記憶装置からの読出し情報と比較する
   データ比較回路とを有することを特徴とする二重化記憶
   装置へのデータ転写制御方式。
2. （２）、前記系間情報転送回路は、前記共通データバス
   からのメモリアドレスと書き込みまたは読出し信号をラ
   ッチする第１のラッチ回路と、前記共通データバスから
   のメモリ書き込みまたはメモリ読出しデータをラッチす
   る第２のラッチ回路と、該第１、第２のラッ回路からの
   出力を多重して出力する多重回路とを有することを更に
   特徴とする請求項（１）に記載の二重化記憶装置へのデ
   ータ転写制御方式。
3. （３）、前記バッファ回路は、前記多重回路から出力さ
   れる多重出力をラッチする第３のラッチ回路と、バッフ
   ァメモリライト信号を生成するバッファメモリライト信
   号作成回路と、該ライト信号作成回路により生成された
   バッファメモリライト信号により前記第３のラッチ回路
   からの出力が第１のクロック発振器からの第１のクロッ
   クを基準にして書き込まれるバッファメモリと、該バッ
   ファメモリからの出力を第２のクロック発振器からの第
   ２のクロックを基準にして読出し、前記ＳＴＢＹ系記憶
   装置に記憶させるリード信号を生成するバッファメモリ
   リード信号作成回路とを有し、前記データ比較回路は、
   前記バッファメモリから出力されるＡＣＴ系メモリ読出
   しデータをラッチするＡＣＴ系データ保持回路と、前記
   バッファメモリから出力されるメモリアドレスと読出し
   信号を前記ＳＴＢＹ系記憶装置に送出するアドレス送出
   回路と、該ＳＴＢＹ系記憶装置から読出されたＳＴＢＹ
   系読出しデータをラッチするＳＴＢＹ系データ保持回路
   と、該ＳＴＢＹ系データ保持回路にラッチされたＳＴＢ
   Ｙ系メモリ読出しデータと前記ＡＣＴ系データ保持回路
   にラッチされたＡＣＴ系メモリ読出しデータとを比較し
   て一致、不一致を判定する一致検出回路とを有すること
   を更に特徴とする請求項（２）に記載の二重化記憶装置
   へのデータ転写制御方式。