JPH05120113A - 記憶制御方式 - Google Patents
記憶制御方式Info
- Publication number
- JPH05120113A JPH05120113A JP3305605A JP30560591A JPH05120113A JP H05120113 A JPH05120113 A JP H05120113A JP 3305605 A JP3305605 A JP 3305605A JP 30560591 A JP30560591 A JP 30560591A JP H05120113 A JPH05120113 A JP H05120113A
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- Japan
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- write
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Abstract
(57)【要約】
【目的】 記憶装置のリードリクエストのスループット
の向上を図り、記憶部へのアクセスにおけるリード、ラ
イトのアドレス比較による待ち時間を短縮する。 【構成】 １．スタック回路１は、リードリクエスト選
択時ライトリクエストの有無情報をもアクセス制御回路
８に伝える。アクセス制御回路８は、ライトリクエスト
が無しのリードリクエストの選択を受けると、比較回路
５からの比較結果を待たずに、記憶部９に対してリード
動作を起動する。２．アクセス制御回路８は、リードリ
クエスト選択を受けると記憶部９に対して選択回路６か
らのリードアドレスを使用してアドレス制御を開始し、
その後、比較回路５からの比較結果を受けてそれが不一
致の場合、リード動作を続行し、一致の場合、ライト動
作に切り替える。
の向上を図り、記憶部へのアクセスにおけるリード、ラ
イトのアドレス比較による待ち時間を短縮する。 【構成】 １．スタック回路１は、リードリクエスト選
択時ライトリクエストの有無情報をもアクセス制御回路
８に伝える。アクセス制御回路８は、ライトリクエスト
が無しのリードリクエストの選択を受けると、比較回路
５からの比較結果を待たずに、記憶部９に対してリード
動作を起動する。２．アクセス制御回路８は、リードリ
クエスト選択を受けると記憶部９に対して選択回路６か
らのリードアドレスを使用してアドレス制御を開始し、
その後、比較回路５からの比較結果を受けてそれが不一
致の場合、リード動作を続行し、一致の場合、ライト動
作に切り替える。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置等におけ
る記憶制御方式に係り、特に、リード動作時のスループ
ットを向上させるために使用して好適な記憶制御方式に
関する。
る記憶制御方式に係り、特に、リード動作時のスループ
ットを向上させるために使用して好適な記憶制御方式に
関する。
【０００２】
【従来の技術】記憶装置に対するリード動作時のスルー
プットの向上を図ることのできる記憶制御方式に関する
従来技術として、例えば、特開平２−１２８２４９号公
報等に記載された技術が知られている。
プットの向上を図ることのできる記憶制御方式に関する
従来技術として、例えば、特開平２−１２８２４９号公
報等に記載された技術が知られている。
【０００３】この従来技術は、記憶装置をアクセスする
場合、先着のライトリクエストを追い越して、後着のリ
ードリクエストを実行可能とし、かつ、両者のアドレス
が一致したとき、先着のライトリクエストのライトデー
タを後着のリードリクエストのリードデータとし、記憶
部に対してはライト動作を実行するものである。
場合、先着のライトリクエストを追い越して、後着のリ
ードリクエストを実行可能とし、かつ、両者のアドレス
が一致したとき、先着のライトリクエストのライトデー
タを後着のリードリクエストのリードデータとし、記憶
部に対してはライト動作を実行するものである。
【０００４】図４は従来技術により記憶装置がアクセス
される場合の動作を説明するタイムチャートである。
される場合の動作を説明するタイムチャートである。
【０００５】図４において、時刻Ｔ１にリードリクエス
トＲ１があり、このリクエストに対する記憶部の動作終
了前の時刻Ｔ５、Ｔ６にライトリクエストＷ１、リード
リクエストＲ２が順次到達したとする。
トＲ１があり、このリクエストに対する記憶部の動作終
了前の時刻Ｔ５、Ｔ６にライトリクエストＷ１、リード
リクエストＲ２が順次到達したとする。
【０００６】この場合、リードリクエストＲ１が到達し
たことにより、プライオリティ出力がリクエストＲ１の
処理を選択する。このとき、ライトリクエストは発行さ
れていないが、アドレス比較回路は、リードリクエスト
Ｒ１のアドレスと何もないライトリクエストのアドレス
とを比較する。この比較が不一致であることが確認され
た後、記憶部の動作が開始され、時刻Ｔ６までの間に、
リードリクエストＲ１の処理が終了する。
たことにより、プライオリティ出力がリクエストＲ１の
処理を選択する。このとき、ライトリクエストは発行さ
れていないが、アドレス比較回路は、リードリクエスト
Ｒ１のアドレスと何もないライトリクエストのアドレス
とを比較する。この比較が不一致であることが確認され
た後、記憶部の動作が開始され、時刻Ｔ６までの間に、
リードリクエストＲ１の処理が終了する。
【０００７】このリードリクエストＲ１の処理の終了
時、ライトリクエストＷ１、リードリクエストＲ２が発
行されているが、プライオリティ出力は、後着のリード
リクエストＲ２を選択する出力となる。また、同時に、
アドレス比較回路は、リードリクエストＲ２のアドレス
とライトリクエストＷ１のアドレスとを比較する。
時、ライトリクエストＷ１、リードリクエストＲ２が発
行されているが、プライオリティ出力は、後着のリード
リクエストＲ２を選択する出力となる。また、同時に、
アドレス比較回路は、リードリクエストＲ２のアドレス
とライトリクエストＷ１のアドレスとを比較する。
【０００８】この比較により両アドレスが一致していた
場合、リードリクエストＲ２に対するリードデータとし
て、ライトリクエストＷ１によるライトデータが直ちに
返送される。同時に、プライオリティ出力が、ライトリ
クエストＷ１を選択するように切り替わり、記憶部はラ
イトリクエストＷ１に対する処理を実行する。
場合、リードリクエストＲ２に対するリードデータとし
て、ライトリクエストＷ１によるライトデータが直ちに
返送される。同時に、プライオリティ出力が、ライトリ
クエストＷ１を選択するように切り替わり、記憶部はラ
イトリクエストＷ１に対する処理を実行する。
【０００９】また、前記の比較により両アドレスが不一
致であった場合、プライオリティ出力は切り替えられ
ず、記憶部は、リードリクエストＲ２に対する処理を実
行し、その後に、ライトリクエストＷ１に対する処理を
実行する。
致であった場合、プライオリティ出力は切り替えられ
ず、記憶部は、リードリクエストＲ２に対する処理を実
行し、その後に、ライトリクエストＷ１に対する処理を
実行する。
【００１０】
【発明が解決しようとする課題】前述したような動作を
行う従来技術は、リードリクエストとライトリクエスト
とのアドレス比較のための待ち時間によるオーバヘッド
について配慮がなされておらず、リードリクエストの選
択後にアドレスの比較結果を待って記憶部に対するアク
セスを開始するため、記憶部の動作に無駄な待ち時間が
生じるという問題点を有している。
行う従来技術は、リードリクエストとライトリクエスト
とのアドレス比較のための待ち時間によるオーバヘッド
について配慮がなされておらず、リードリクエストの選
択後にアドレスの比較結果を待って記憶部に対するアク
セスを開始するため、記憶部の動作に無駄な待ち時間が
生じるという問題点を有している。
【００１１】本発明の目的は、前記従来技術の問題点を
解決し、アドレスの比較のための待ち時間によるオーバ
ーヘッドを低減することができる記憶制御方式を提供す
ることにある。
解決し、アドレスの比較のための待ち時間によるオーバ
ーヘッドを低減することができる記憶制御方式を提供す
ることにある。
【００１２】
【課題を解決するための手段】本発明によれば前記目的
は、先着の未処理のライトリクエストを追い越して、後
着のリードリクエストを選択する第１の手段と、前記両
リクエストのアドレスを比較する第２の手段と、前記ア
ドレスの比較結果が不一致のときにリード動作を、一致
のときにライト動作を記憶部に対して実行する第３の手
段とを備え、リードリクエストの選択時に先着の未処理
のライトリクエストが無い場合に、前記第３の手段が、
直ちに記憶部に対してリード動作を開始するようにする
ことにより達成される。
は、先着の未処理のライトリクエストを追い越して、後
着のリードリクエストを選択する第１の手段と、前記両
リクエストのアドレスを比較する第２の手段と、前記ア
ドレスの比較結果が不一致のときにリード動作を、一致
のときにライト動作を記憶部に対して実行する第３の手
段とを備え、リードリクエストの選択時に先着の未処理
のライトリクエストが無い場合に、前記第３の手段が、
直ちに記憶部に対してリード動作を開始するようにする
ことにより達成される。
【００１３】また、前記目的は、先着の未処理のライト
リクエストを追い越して、後着のリードリクエストを選
択する第１の手段と、前記両リクエストのアドレスを比
較する第２の手段と、前記アドレスの比較結果が不一致
のときにリード動作を、一致のときにはライト動作を記
憶部に対して実行する第３の手段とを備え、前記第３の
手段が、前記アドレス比較結果を待たずに記憶部に対す
るリード動作を開始し、前記比較の結果が一致したとき
に、直ちにライト動作に切り替えるようにすることによ
り達成される。
リクエストを追い越して、後着のリードリクエストを選
択する第１の手段と、前記両リクエストのアドレスを比
較する第２の手段と、前記アドレスの比較結果が不一致
のときにリード動作を、一致のときにはライト動作を記
憶部に対して実行する第３の手段とを備え、前記第３の
手段が、前記アドレス比較結果を待たずに記憶部に対す
るリード動作を開始し、前記比較の結果が一致したとき
に、直ちにライト動作に切り替えるようにすることによ
り達成される。
【００１４】
【作用】リードリクエスト選択時に先着の未処理のライ
トリクエストが無い場合、前記第３の手段は、直ちに記
憶部に対してリード動作を開始させることにより、リー
ドリクエストが未処理のライトリクエストが無い時に到
着した場合に、アドレス比較のための待ち時間によるオ
ーバヘッドを無くすことができる。
トリクエストが無い場合、前記第３の手段は、直ちに記
憶部に対してリード動作を開始させることにより、リー
ドリクエストが未処理のライトリクエストが無い時に到
着した場合に、アドレス比較のための待ち時間によるオ
ーバヘッドを無くすことができる。
【００１５】また、前記第３の手段が前記アドレス比較
結果を待たずに記憶部に対するリード動作を開始し、比
較の一致時に記憶部の動作を直ちにライト動作に切り替
えることにより、リード動作時のアドレス比較のための
待ち時間の低減を図ることができる。
結果を待たずに記憶部に対するリード動作を開始し、比
較の一致時に記憶部の動作を直ちにライト動作に切り替
えることにより、リード動作時のアドレス比較のための
待ち時間の低減を図ることができる。
【００１６】これらの作用は、（ａ）記憶部を構成する
半導体記憶素子が、一般に、ライト動作時には、ライト
データおよびライトイネーブル信号より先にライトアド
レスが必要であること、（ｂ）アドレスの比較一致時に
は、リードアドレスとライトアドレスとが等しいことを
利用して得ることができるものである。
半導体記憶素子が、一般に、ライト動作時には、ライト
データおよびライトイネーブル信号より先にライトアド
レスが必要であること、（ｂ）アドレスの比較一致時に
は、リードアドレスとライトアドレスとが等しいことを
利用して得ることができるものである。
【００１７】
【実施例】以下、本発明による記憶制御方式の一実施例
を図面により詳細に説明する。
を図面により詳細に説明する。
【００１８】図１は本発明の一実施例の構成を示すブロ
ック図、図２、図３は本発明の実施例の動作例を説明す
るタイムチャートである。図１において、１はスタック
回路、２はリードアドレスバッファ、３はライトアドレ
スバッファ、４はライトデータバッファ、５は比較回
路、６、７は選択回路、８はアクセス制御回路、９は記
憶部、１１はリードリクエストラッチ、１２はライトリ
クエストラッチ、１３はプライオリティ回路である。
ック図、図２、図３は本発明の実施例の動作例を説明す
るタイムチャートである。図１において、１はスタック
回路、２はリードアドレスバッファ、３はライトアドレ
スバッファ、４はライトデータバッファ、５は比較回
路、６、７は選択回路、８はアクセス制御回路、９は記
憶部、１１はリードリクエストラッチ、１２はライトリ
クエストラッチ、１３はプライオリティ回路である。
【００１９】本発明の一実施例は、図１に示すように、
スタック回路１、各種バッファ２〜４、比較回路５、セ
レクタ６、７、アクセス制御部８及び記憶部９を備えて
構成されている。そして、スタック回路１は、リードリ
クエストラッチ１１、ライトリクエストラッチ１２及び
プライリオリティ回路１３により構成される。
スタック回路１、各種バッファ２〜４、比較回路５、セ
レクタ６、７、アクセス制御部８及び記憶部９を備えて
構成されている。そして、スタック回路１は、リードリ
クエストラッチ１１、ライトリクエストラッチ１２及び
プライリオリティ回路１３により構成される。
【００２０】前述の構成において、受付けたリードリク
エストは、リードリクエストラッチ１１に格納され、同
時にリードアドレスが、リードアドレスバッファ２に格
納される。同様に、受付けたライトリクエストは、ライ
トリクエストラッチ１２に格納され、同時にライトアド
レスがライトアドレスバッファ３、ライトデータがライ
トデータバッファ４に格納される。
エストは、リードリクエストラッチ１１に格納され、同
時にリードアドレスが、リードアドレスバッファ２に格
納される。同様に、受付けたライトリクエストは、ライ
トリクエストラッチ１２に格納され、同時にライトアド
レスがライトアドレスバッファ３、ライトデータがライ
トデータバッファ４に格納される。
【００２１】なお、前述において、図示されていない
が、ライト系のラッチ１２、バッファ３、４は複数組用
意されている。
が、ライト系のラッチ１２、バッファ３、４は複数組用
意されている。
【００２２】スタック回路１におけるプライオリティ回
路１３は、リードリクエストとライトリクエストとが時
間をおいて到着したときには受付けた順に該リクエスト
を選択するが、リードリクエストとライトリクエストと
が前後して到着した場合にはリードリクエストを優先し
て選択する。
路１３は、リードリクエストとライトリクエストとが時
間をおいて到着したときには受付けた順に該リクエスト
を選択するが、リードリクエストとライトリクエストと
が前後して到着した場合にはリードリクエストを優先し
て選択する。
【００２３】比較回路５は、リードアドレスバッファ２
のリードアドレスとライトアドレスバッファ３に格納さ
れている未処理（起動の抑止された）のライトリクエス
トの各ライトアドレスとを比較する回路である。
のリードアドレスとライトアドレスバッファ３に格納さ
れている未処理（起動の抑止された）のライトリクエス
トの各ライトアドレスとを比較する回路である。
【００２４】選択回路６は、リードアドレスバッファ２
のリードアドレス、あるいは、ライトアドレスバッファ
３のライトアドレスのいずれかを選択する回路であり、
選択回路７は、ライトデータバッファ４のライトデー
タ、あるいは、記憶部９から読み出されるデータのいず
れかを選択する回路である。
のリードアドレス、あるいは、ライトアドレスバッファ
３のライトアドレスのいずれかを選択する回路であり、
選択回路７は、ライトデータバッファ４のライトデー
タ、あるいは、記憶部９から読み出されるデータのいず
れかを選択する回路である。
【００２５】また、アクセス制御回路８は、記憶部９に
対しリードリクエスト、あるいは、ライトリクエストの
アクセス動作の制御を行う回路である。
対しリードリクエスト、あるいは、ライトリクエストの
アクセス動作の制御を行う回路である。
【００２６】次に、前述のように構成される本発明の実
施例の動作を説明する。本発明の動作態様として、２種
の動作態様がある。
施例の動作を説明する。本発明の動作態様として、２種
の動作態様がある。
【００２７】第１の動作態様は、スタック回路１がリー
ドリクエスト選択時に、ライトリクエストの有無情報を
も合わせて、アクセス制御回路８に選択情報を伝え、ア
クセス制御回路８がライトリクエストが無しのリードリ
クエスト選択の情報を受けると、比較回路５からの比較
結果を待たずに、記憶部９に対してリード動作を起動す
るものである。この場合の動作が図２のタイムチャート
に示されている。
ドリクエスト選択時に、ライトリクエストの有無情報を
も合わせて、アクセス制御回路８に選択情報を伝え、ア
クセス制御回路８がライトリクエストが無しのリードリ
クエスト選択の情報を受けると、比較回路５からの比較
結果を待たずに、記憶部９に対してリード動作を起動す
るものである。この場合の動作が図２のタイムチャート
に示されている。
【００２８】図２において、時刻Ｔ１でリードリクエス
トＲ１が到着するとプライオリティ回路１３は、該リー
ドリクエストＲ１を選択し、かつ、ライトリクエストラ
ッチ１２が空きであることをアクセス制御回路８に伝え
る。選択回路６は、リードリクエスト選択の情報を受け
て、リードアドレスバッファ２のリードアドレスを選択
して記憶部に伝える。
トＲ１が到着するとプライオリティ回路１３は、該リー
ドリクエストＲ１を選択し、かつ、ライトリクエストラ
ッチ１２が空きであることをアクセス制御回路８に伝え
る。選択回路６は、リードリクエスト選択の情報を受け
て、リードアドレスバッファ２のリードアドレスを選択
して記憶部に伝える。
【００２９】アクセス制御回路８は、ライトリクエスト
ラッチ１２が空であるという情報と、リードリクエスト
Ｒ１の選択の情報を受けて、比較回路５からの比較結果
を待つことなく記憶部９に対してリード動作を起動す
る。
ラッチ１２が空であるという情報と、リードリクエスト
Ｒ１の選択の情報を受けて、比較回路５からの比較結果
を待つことなく記憶部９に対してリード動作を起動す
る。
【００３０】このリードリクエストＲ１の実行中の時刻
Ｔ４、Ｔ５に、ライトリクエストＷ１、及び、リードリ
クエストＲ２が前後して到着した場合、その動作は、こ
れらのリクエストのアドレスの一致、不一致時ともに従
来技術の場合と同様である。
Ｔ４、Ｔ５に、ライトリクエストＷ１、及び、リードリ
クエストＲ２が前後して到着した場合、その動作は、こ
れらのリクエストのアドレスの一致、不一致時ともに従
来技術の場合と同様である。
【００３１】前述した本発明の実施例の第１の動作態様
によれば、ライトリクエストがラッチ１２に無い状態の
場合に、記憶部９の特性に依らず、アドレス比較のため
の待ち時間によるオーバヘッドを削減することができ
る。
によれば、ライトリクエストがラッチ１２に無い状態の
場合に、記憶部９の特性に依らず、アドレス比較のため
の待ち時間によるオーバヘッドを削減することができ
る。
【００３２】また、第２の動作態様は、アクセス制御回
路８がリードリクエスト選択を受けると、記憶部９に対
して選択回路６からのリードアドレスを使用してアドレ
ス制御を開始し、その後、比較回路５からのアドレス比
較の結果を受けて、それが不一致の場合にリード動作を
続行し、一致の場合にライト動作に切り替えるようにす
るものである。この場合の動作が図３のタイムチャート
に示されている。
路８がリードリクエスト選択を受けると、記憶部９に対
して選択回路６からのリードアドレスを使用してアドレ
ス制御を開始し、その後、比較回路５からのアドレス比
較の結果を受けて、それが不一致の場合にリード動作を
続行し、一致の場合にライト動作に切り替えるようにす
るものである。この場合の動作が図３のタイムチャート
に示されている。
【００３３】図３において、時刻１でリードリクエスト
Ｒ１が到着すると、プライオリィティ回路１３は、該リ
ードリクエストＲ１を選択して、選択回路６及びアクセ
ス制御回路８にリードリクエストＲ１の選択を伝える。
選択回路６は、リードリクエストＲ１の選択を受けて、
リードアドレスバッファ２のリードアドレスを選択して
記憶部９に伝える。
Ｒ１が到着すると、プライオリィティ回路１３は、該リ
ードリクエストＲ１を選択して、選択回路６及びアクセ
ス制御回路８にリードリクエストＲ１の選択を伝える。
選択回路６は、リードリクエストＲ１の選択を受けて、
リードアドレスバッファ２のリードアドレスを選択して
記憶部９に伝える。
【００３４】アクセス制御回路８は、このリードリクエ
ストＲ１の選択を受けて、直ちに記憶部９に対するアド
レス制御を開始する。一方、比較回路５は、アドレス比
較を行う。この場合、ライトリクエストが到着していな
いので一致するものがなく、比較回路５は、比較の不一
致を報告する。アクセス制御回路８は、この報告を受け
て、開始していたアドレス制御に引き続いてリードリク
エストＲ１に対するリード動作の制御を続行する。
ストＲ１の選択を受けて、直ちに記憶部９に対するアド
レス制御を開始する。一方、比較回路５は、アドレス比
較を行う。この場合、ライトリクエストが到着していな
いので一致するものがなく、比較回路５は、比較の不一
致を報告する。アクセス制御回路８は、この報告を受け
て、開始していたアドレス制御に引き続いてリードリク
エストＲ１に対するリード動作の制御を続行する。
【００３５】このリードリクエストＲ１の実行中の時刻
Ｔ４、Ｔ５に、ライトリクエストＷ１、及び、リードリ
クエストＲ２が前後して到着した場合、前述と同様に、
これらのリクエストのアドレスの比較が行われるが、こ
の比較結果が不一致であれば、リードリクエストＲ２の
動作が、前述したリードリクエストＲ１の動作と同様に
行われ、このリードリクエストＲ２の処理終了後、ライ
トリクエストＷ１の処理が実行される。
Ｔ４、Ｔ５に、ライトリクエストＷ１、及び、リードリ
クエストＲ２が前後して到着した場合、前述と同様に、
これらのリクエストのアドレスの比較が行われるが、こ
の比較結果が不一致であれば、リードリクエストＲ２の
動作が、前述したリードリクエストＲ１の動作と同様に
行われ、このリードリクエストＲ２の処理終了後、ライ
トリクエストＷ１の処理が実行される。
【００３６】ライトリクエストＷ１、及び、リードリク
エストＲ２のアドレスが一致している場合、その動作
は、次のようになる。
エストＲ２のアドレスが一致している場合、その動作
は、次のようになる。
【００３７】プライオリィティ回路１３は、まず、リー
ドリクエストＲ２を選択して、選択回路６及びアクセス
制御回路８にこの選択情報伝える。選択回路６は、リー
ドアドレスバッファ２のリードアドレスを選択し記憶部
９に伝える。アクセス制御回路８は、リードリクエスト
Ｒ２の選択を受けて、直ちに記憶部９に対するアドレス
制御を開始する。
ドリクエストＲ２を選択して、選択回路６及びアクセス
制御回路８にこの選択情報伝える。選択回路６は、リー
ドアドレスバッファ２のリードアドレスを選択し記憶部
９に伝える。アクセス制御回路８は、リードリクエスト
Ｒ２の選択を受けて、直ちに記憶部９に対するアドレス
制御を開始する。
【００３８】一方、比較回路５は、アドレスの比較を行
い、比較の一致を報告する。アクセス制御回路８は、そ
の報告を受けて開始していたアドレス制御に引き続い
て、記憶部の動作をライト動作に対する制御に切り替
る。このとき、ライトデータバッファ４は、比較回路５
からの比較一致報告を受けて、一致のとれたライトアド
レスバッファ３内のアドレスに対応するライトデータが
前述ライトデータバッファ４から読み出され、記憶部９
に送られると共に、このライトデータが、選択回路７を
経由してリードリクエストＲ２のリードデータとして出
力される。
い、比較の一致を報告する。アクセス制御回路８は、そ
の報告を受けて開始していたアドレス制御に引き続い
て、記憶部の動作をライト動作に対する制御に切り替
る。このとき、ライトデータバッファ４は、比較回路５
からの比較一致報告を受けて、一致のとれたライトアド
レスバッファ３内のアドレスに対応するライトデータが
前述ライトデータバッファ４から読み出され、記憶部９
に送られると共に、このライトデータが、選択回路７を
経由してリードリクエストＲ２のリードデータとして出
力される。
【００３９】前述した本発明の実施例の第２の動作態様
によれば、ライトリクエストを待たせた状態の場合に
も、アドレス比較のための待ち時間によるオーバヘッド
を削減することができる。
によれば、ライトリクエストを待たせた状態の場合に
も、アドレス比較のための待ち時間によるオーバヘッド
を削減することができる。
【００４０】
【発明の効果】以上説明したように本発明によれば、リ
ードリクエストのスループットの向上を図ることがで
き、アドレス比較のための待ち時間によるオーバヘッド
を削減して、処理時間の短縮を図ることができる。
ードリクエストのスループットの向上を図ることがで
き、アドレス比較のための待ち時間によるオーバヘッド
を削減して、処理時間の短縮を図ることができる。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の実施例の動作例を説明するタイムチャ
ートである。
ートである。
【図３】本発明の実施例の動作例を説明するタイムチャ
ートである。
ートである。
【図４】従来技術により記憶装置がアクセスされる場合
の動作を説明するタイムチャートである。
の動作を説明するタイムチャートである。
１ スタック回路 ２ リードアドレスバッファ ３ ライトアドレスバッファ ４ ライトデータバッファ ５ 比較回路 ６、７ 選択回路 ８ アクセス制御回路 ９ 記憶部 １１ リードリクエストラッチ １２ ライトリクエストラッチ １３ プライオリティ回路
Claims (2)
- 【請求項１】 先着の未処理のライトリクエストを追い
越して、後着のリードリクエストを選択する第１の手段
と、前記両リクエストのアドレスを比較する第２の手段
と、前記第２の手段によるアドレスの比較の結果が不一
致のときリード動作を、一致のときライト動作を記憶部
に対して実行する第３の手段とを備える記憶制御方式に
おいて、前記第３の手段は、前記第１の手段がリードリ
クエストを選択していて、先着の未処理のライトリクエ
ストが無い場合に、直ちに記憶部に対してリード動作の
実行を開始することを特徴とする記憶制御方式。 - 【請求項２】 先着の未処理のライトリクエストを追い
越して、後着のリードリクエストを選択する第１の手段
と、前記両リクエストのアドレスを比較する第２の手段
と、前記第２の手段によるアドレスの比較の結果が不一
致のときリード動作を、一致のときライト動作を記憶部
に対して実行する第３の手段とを備える記憶制御方式に
おいて、前記第３の手段は、前記第１の手段がリードリ
クエストを選択したとき、前記第２の手段によるアドレ
スの比較結果を待たずに記憶部に対するリード動作を開
始し、アドレス比較結果の一致が得られたとき、そのま
まライト動作に切り替えることを特徴とする記憶制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305605A JPH05120113A (ja) | 1991-10-25 | 1991-10-25 | 記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3305605A JPH05120113A (ja) | 1991-10-25 | 1991-10-25 | 記憶制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05120113A true JPH05120113A (ja) | 1993-05-18 |
Family
ID=17947160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3305605A Pending JPH05120113A (ja) | 1991-10-25 | 1991-10-25 | 記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05120113A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014068620A1 (en) | 2012-10-31 | 2014-05-08 | Hitachi, Ltd. | Storage system and access arbitration method |
| JP2022058239A (ja) * | 2020-09-30 | 2022-04-11 | シャープセミコンダクターイノベーション株式会社 | メモリデバイス |
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1991
- 1991-10-25 JP JP3305605A patent/JPH05120113A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014068620A1 (en) | 2012-10-31 | 2014-05-08 | Hitachi, Ltd. | Storage system and access arbitration method |
| US9195410B2 (en) | 2012-10-31 | 2015-11-24 | Hitachi, Ltd. | Storage system and access arbitration method |
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