JPH1141315A - シリアルデータ転送装置 - Google Patents
シリアルデータ転送装置Info
- Publication number
- JPH1141315A JPH1141315A JP9197560A JP19756097A JPH1141315A JP H1141315 A JPH1141315 A JP H1141315A JP 9197560 A JP9197560 A JP 9197560A JP 19756097 A JP19756097 A JP 19756097A JP H1141315 A JPH1141315 A JP H1141315A
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Abstract
(57)【要約】
【課題】 同一の命令を複数の被制御回路に同時に加え
る場合の転送時間の短縮を図る。 【解決手段】 データをクロックに同期させてシリアル
に転送するシリアルデータ転送装置であって、データと
クロックを利用したスタート信号、スレーブアドレス信
号、転送データ及びストップ信号の繰り返し信号を作成
するコントローラ（１）と、前記転送データを一時的に
記憶する一時メモリ（Ａ、Ｂ）と、該一時メモリからの
前記転送データを記憶するメモリ（Ａ’、Ｂ’）と、Ｃ
ＨＧ命令信号を検出するＣＨＧ検出回路（３）を含む複
数の被制御回路とを備えることを特徴とする。
る場合の転送時間の短縮を図る。 【解決手段】 データをクロックに同期させてシリアル
に転送するシリアルデータ転送装置であって、データと
クロックを利用したスタート信号、スレーブアドレス信
号、転送データ及びストップ信号の繰り返し信号を作成
するコントローラ（１）と、前記転送データを一時的に
記憶する一時メモリ（Ａ、Ｂ）と、該一時メモリからの
前記転送データを記憶するメモリ（Ａ’、Ｂ’）と、Ｃ
ＨＧ命令信号を検出するＣＨＧ検出回路（３）を含む複
数の被制御回路とを備えることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、データをクロック
に同期させてシリアルに転送するシリアルデータ転送装
置に関するもので、特に同一の命令を複数の被制御回路
に同時に加える場合の転送時間の短縮を図ったシリアル
データ転送装置に関する。
に同期させてシリアルに転送するシリアルデータ転送装
置に関するもので、特に同一の命令を複数の被制御回路
に同時に加える場合の転送時間の短縮を図ったシリアル
データ転送装置に関する。
【０００２】
【従来の技術】ＴＶ受像機や家庭用ＶＴＲでは内部に複
数のＩＣを有し、この複数のＩＣを単一のコントローラ
（マイクロコンピュータ）で制御する場合がある。制御
方法にはシリアルとパラレルがあるが線数が少なくて済
むのでシリアル方式が多く採用されている。シリアル方
式では、データとクロックの「Ｈ」と「Ｌ」の論理値の
組み合わせを用いてスタート信号、スレーブアドレス信
号、転送データ及びストップ信号等を作成し、該複数の
信号を含み１サイクルを構成する繰り返し信号を利用し
ている。前記転送データに様々な情報を乗せている。
数のＩＣを有し、この複数のＩＣを単一のコントローラ
（マイクロコンピュータ）で制御する場合がある。制御
方法にはシリアルとパラレルがあるが線数が少なくて済
むのでシリアル方式が多く採用されている。シリアル方
式では、データとクロックの「Ｈ」と「Ｌ」の論理値の
組み合わせを用いてスタート信号、スレーブアドレス信
号、転送データ及びストップ信号等を作成し、該複数の
信号を含み１サイクルを構成する繰り返し信号を利用し
ている。前記転送データに様々な情報を乗せている。
【０００３】図２はそのようなシリアル方式のシリアル
データ転送装置のデータとクロックを示す。図２（ａ）
はデータを図２（ｂ）はクロックを示す。時刻ｔ１はス
タートポイントを示し、時刻ｔ２はストップポイントを
示す。この間に必要な転送データが存在する。スタート
ポイントは、クロックが「Ｈ」の時にデータが「Ｈ」か
ら「Ｌ」になる時である。ストップポイントは、クロッ
クが「Ｈ」の時にデータが「Ｌ」から「Ｈ」になる時で
ある。そして、クロックの立ち下がり時（例えばｔ３）
のデータの値を読むことでデータの取り込みを行う。
データ転送装置のデータとクロックを示す。図２（ａ）
はデータを図２（ｂ）はクロックを示す。時刻ｔ１はス
タートポイントを示し、時刻ｔ２はストップポイントを
示す。この間に必要な転送データが存在する。スタート
ポイントは、クロックが「Ｈ」の時にデータが「Ｈ」か
ら「Ｌ」になる時である。ストップポイントは、クロッ
クが「Ｈ」の時にデータが「Ｌ」から「Ｈ」になる時で
ある。そして、クロックの立ち下がり時（例えばｔ３）
のデータの値を読むことでデータの取り込みを行う。
【０００４】１つの転送データが終了するとストップ信
号が発生し、データ転送の終了を告げる。そして、次の
スタート信号が到来して次の転送データが送られてく
る。
号が発生し、データ転送の終了を告げる。そして、次の
スタート信号が到来して次の転送データが送られてく
る。
【０００５】
【発明が解決しようとする課題】しかしながら、シリア
ル方式では複数のＩＣに同時に命令を送る場合にはシリ
アルであるので時間が要する、という問題がある。例え
ば、家庭用ＶＴＲでは再生モードや記録モードに複数の
ＩＣ（例えば、メインのＹＣ信号処理ＩＣ、ヘッドアン
プＩＣ、ＯＳＤ用ＩＣ）を同時に切り換える必要があ
る。その場合にシリアルでモード変更の情報を送ってい
ては複数のＩＣを同時タイミングで動作させられなくな
るという問題がある。
ル方式では複数のＩＣに同時に命令を送る場合にはシリ
アルであるので時間が要する、という問題がある。例え
ば、家庭用ＶＴＲでは再生モードや記録モードに複数の
ＩＣ（例えば、メインのＹＣ信号処理ＩＣ、ヘッドアン
プＩＣ、ＯＳＤ用ＩＣ）を同時に切り換える必要があ
る。その場合にシリアルでモード変更の情報を送ってい
ては複数のＩＣを同時タイミングで動作させられなくな
るという問題がある。
【０００６】現在は全てのＩＣでモード切り替わりが終
了してから、正式にモードを切り替えている。
了してから、正式にモードを切り替えている。
【０００７】
【課題を解決するための手段】本発明は、上述の点に鑑
みなされたもので、データをクロックに同期させてシリ
アルに転送するシリアルデータ転送装置であって、デー
タとクロックを利用したスタート信号、スレーブアドレ
ス信号、転送データ及びストップ信号の繰り返し信号を
作成するコントローラと、前記転送データを一時的に記
憶する一時メモリと、該一時メモリからの前記転送デー
タを記憶するメモリと、ＣＨＧ命令信号を検出するＣＨ
Ｇ検出回路を含む複数の被制御回路とを備え、該複数の
被制御回路の各一時メモリに同一の命令を前記転送デー
タを使用してシリアルに転送させた後に、前記繰り返し
信号のストップ信号とスタート信号との間にデータとク
ロックを利用したＣＨＧ命令信号を転送させ、前記複数
の被制御回路の各一時メモリから各メモリに前記転送デ
ータを同時に取り込むようにしたことを特徴とする。
みなされたもので、データをクロックに同期させてシリ
アルに転送するシリアルデータ転送装置であって、デー
タとクロックを利用したスタート信号、スレーブアドレ
ス信号、転送データ及びストップ信号の繰り返し信号を
作成するコントローラと、前記転送データを一時的に記
憶する一時メモリと、該一時メモリからの前記転送デー
タを記憶するメモリと、ＣＨＧ命令信号を検出するＣＨ
Ｇ検出回路を含む複数の被制御回路とを備え、該複数の
被制御回路の各一時メモリに同一の命令を前記転送デー
タを使用してシリアルに転送させた後に、前記繰り返し
信号のストップ信号とスタート信号との間にデータとク
ロックを利用したＣＨＧ命令信号を転送させ、前記複数
の被制御回路の各一時メモリから各メモリに前記転送デ
ータを同時に取り込むようにしたことを特徴とする。
【０００８】
【発明の実施の形態】図１は、本発明のシリアルデータ
転送装置を示すもので、（１）はデータとクロックを利
用したスタート信号、スレーブアドレス信号、サブアド
レス信号、転送データ及びストップ信号の繰り返し信号
を作成するコントローラ、（２）は前記転送データを一
時的に記憶する一時メモリＡと一時メモリＢと、該一時
メモリからの前記転送データを記憶するメモリＡ’とメ
モリＢ’と、ＣＨＧ命令信号を検出するＣＨＧ検出回路
（３）を含む被制御回路、（４）は被制御回路（２）と
同様の内部構成を有する被制御回路である。
転送装置を示すもので、（１）はデータとクロックを利
用したスタート信号、スレーブアドレス信号、サブアド
レス信号、転送データ及びストップ信号の繰り返し信号
を作成するコントローラ、（２）は前記転送データを一
時的に記憶する一時メモリＡと一時メモリＢと、該一時
メモリからの前記転送データを記憶するメモリＡ’とメ
モリＢ’と、ＣＨＧ命令信号を検出するＣＨＧ検出回路
（３）を含む被制御回路、（４）は被制御回路（２）と
同様の内部構成を有する被制御回路である。
【０００９】図３はコントローラ（１）が発生するシリ
アルデータの構成を示す。スタート、スレイブアドレ
ス、サブアドレス、転送データ、ストップから構成され
ており、この後、次のシリアルデータのスタートから再
び同じ繰り返しとなる。図１のマスタメモリ（５）は図
３のシリアルデータを一旦記憶する。同時に前記スター
トがスタート/ストップ検出回路（６）に印加される。
アルデータの構成を示す。スタート、スレイブアドレ
ス、サブアドレス、転送データ、ストップから構成され
ており、この後、次のシリアルデータのスタートから再
び同じ繰り返しとなる。図１のマスタメモリ（５）は図
３のシリアルデータを一旦記憶する。同時に前記スター
トがスタート/ストップ検出回路（６）に印加される。
【００１０】尚、図３のシリアルデータは、被制御回路
（４）にも同様に印加される。スタート/ストップ検出
回路（６）がスタートを検出すると、ゲート（７）を開
く。ゲート（７）が開くと、シリアルデータがスレーブ
アドレス検出回路（８）に印加され、スレーブアドレス
がデコードされる。スレーブアドレスは、転送データを
受け入れる被制御回路のアドレスを示している。
（４）にも同様に印加される。スタート/ストップ検出
回路（６）がスタートを検出すると、ゲート（７）を開
く。ゲート（７）が開くと、シリアルデータがスレーブ
アドレス検出回路（８）に印加され、スレーブアドレス
がデコードされる。スレーブアドレスは、転送データを
受け入れる被制御回路のアドレスを示している。
【００１１】そして、デコードされたスレーブアドレス
が被制御回路（２）のものであると検出されると、スイ
ッチ（９）が閉じる。スイッチ（９）が閉じるとシリア
ルデータは更にサブアドレス検出回路（１０）に印加さ
れる。サブアドレスは、転送データを受け入れるメモリ
Ａ又はＢのアドレスを示している。例えば、サブアドレ
スが転送データを受け入れるメモリとしてメモリＡを指
定していれば、スイッチ（１１）が閉じてスイッチ（１
２）が開く。その結果、転送データがメモリＡに一時保
存される。そして、メモリＡからの情報が端子（１３）
に得られる。
が被制御回路（２）のものであると検出されると、スイ
ッチ（９）が閉じる。スイッチ（９）が閉じるとシリア
ルデータは更にサブアドレス検出回路（１０）に印加さ
れる。サブアドレスは、転送データを受け入れるメモリ
Ａ又はＢのアドレスを示している。例えば、サブアドレ
スが転送データを受け入れるメモリとしてメモリＡを指
定していれば、スイッチ（１１）が閉じてスイッチ（１
２）が開く。その結果、転送データがメモリＡに一時保
存される。そして、メモリＡからの情報が端子（１３）
に得られる。
【００１２】ここで、コントローラ（１）から発生する
データとクロック（図１では１本の線で示しているが実
際にはデータとクロックの２本である）の関係は、図４
に示される。スタート信号はクロックが第１の論理値
「Ｈ」の時にデータが第１の論理値「Ｈ」から第２の論
理値「Ｌ」に変化するものと規定し、前記ストップ信号
はクロックが第１の論理値「Ｈ」の時にデータが第２の
論理値「Ｌ」から第１の論理値「Ｈ」に変化するものと
規定する。そして、図４（ｂ）のデータの立ち下がり時
のデータ出力を被制御回路側で取り込むようにする。
データとクロック（図１では１本の線で示しているが実
際にはデータとクロックの２本である）の関係は、図４
に示される。スタート信号はクロックが第１の論理値
「Ｈ」の時にデータが第１の論理値「Ｈ」から第２の論
理値「Ｌ」に変化するものと規定し、前記ストップ信号
はクロックが第１の論理値「Ｈ」の時にデータが第２の
論理値「Ｌ」から第１の論理値「Ｈ」に変化するものと
規定する。そして、図４（ｂ）のデータの立ち下がり時
のデータ出力を被制御回路側で取り込むようにする。
【００１３】図４のシリアルデータ転送では図４（ｂ）
のクロック信号が「Ｈ」又は「Ｈ」から「Ｌ」に立ち下
がる時に動作させており、クロック信号が「Ｌ」のとき
は利用していない。そこで、クロック信号が「Ｌ」のと
きにデータが「Ｈ」から「Ｌ」になり、再び「Ｈ」にな
る時をＣＨＧ命令と規定する。そして、この命令の直前
に例えば記録命令を各被制御回路の一時メモリに蓄えさ
せておく。その後、ＣＨＧ命令を各被制御回路に印加す
る。各被制御回路の一時メモリ内の転送データ（記録命
令）はいっせいに各メモリに伝えられ、該各メモリの出
力により複数のＩＣ（例えば、メインのＹＣ信号処理Ｉ
Ｃ、ヘッドアンプＩＣ、ＯＳＤ用ＩＣ）に記録命令が伝
わる。このため、シリアル特有の待ち時間による時間ロ
スがない。
のクロック信号が「Ｈ」又は「Ｈ」から「Ｌ」に立ち下
がる時に動作させており、クロック信号が「Ｌ」のとき
は利用していない。そこで、クロック信号が「Ｌ」のと
きにデータが「Ｈ」から「Ｌ」になり、再び「Ｈ」にな
る時をＣＨＧ命令と規定する。そして、この命令の直前
に例えば記録命令を各被制御回路の一時メモリに蓄えさ
せておく。その後、ＣＨＧ命令を各被制御回路に印加す
る。各被制御回路の一時メモリ内の転送データ（記録命
令）はいっせいに各メモリに伝えられ、該各メモリの出
力により複数のＩＣ（例えば、メインのＹＣ信号処理Ｉ
Ｃ、ヘッドアンプＩＣ、ＯＳＤ用ＩＣ）に記録命令が伝
わる。このため、シリアル特有の待ち時間による時間ロ
スがない。
【００１４】即ち、図４に示すＣＨＧ命令の前に（直前
でもよい）記録命令を例えばメモリＢにいれておく。同
様に被制御回路（４）内部のメモリに記録命令を入れて
おく。そうした後、図４のＣＨＧ命令を発生する。ＣＨ
Ｇ命令の発生は、ＣＨＧ検出回路（３）で検出されメモ
リＢに対応するスイッチ（１４）を閉じる。すると、メ
モリＢの記録命令がメモリＢ’に転送される。
でもよい）記録命令を例えばメモリＢにいれておく。同
様に被制御回路（４）内部のメモリに記録命令を入れて
おく。そうした後、図４のＣＨＧ命令を発生する。ＣＨ
Ｇ命令の発生は、ＣＨＧ検出回路（３）で検出されメモ
リＢに対応するスイッチ（１４）を閉じる。すると、メ
モリＢの記録命令がメモリＢ’に転送される。
【００１５】同様の動作が被制御回路（４）でも行われ
る。従って、シリアルデータ転送において、同じ命令を
複数のＩＣに対して行う場合に短時間で伝達可能であ
る。図５は、ＣＨＧ検出回路（３）の具体回路例であ
る。立ち上がり検出回路（２０）、立ち下がり検出回路
（２１）、Ｄ型フリップフロップ（２２）（２３）及び
インバータ（２４）により構成される。
る。従って、シリアルデータ転送において、同じ命令を
複数のＩＣに対して行う場合に短時間で伝達可能であ
る。図５は、ＣＨＧ検出回路（３）の具体回路例であ
る。立ち上がり検出回路（２０）、立ち下がり検出回路
（２１）、Ｄ型フリップフロップ（２２）（２３）及び
インバータ（２４）により構成される。
【００１６】図６（ａ）のクロック信号は、Ｄ型フリッ
プフロップ（２２）（２３）に印加される。図６（ｂ）
のデータ信号は立ち上がり検出回路（２０）及び立ち下
がり検出回路（２１）で立ち上がりと立ち下がりのエッ
ジが検出されＤ型フリップフロップ（２２）（２３）に
印加される。その結果、Ｄ型フリップフロップ（２３）
のＱ出力より図６（ｃ）の検出パルスが得られる。
プフロップ（２２）（２３）に印加される。図６（ｂ）
のデータ信号は立ち上がり検出回路（２０）及び立ち下
がり検出回路（２１）で立ち上がりと立ち下がりのエッ
ジが検出されＤ型フリップフロップ（２２）（２３）に
印加される。その結果、Ｄ型フリップフロップ（２３）
のＱ出力より図６（ｃ）の検出パルスが得られる。
【００１７】
【発明の効果】以上述べた如く、本発明によれば、デー
タをクロックに同期させてシリアルに転送するシリアル
データ転送装置において、同一の命令を複数の被制御回
路に同時に加える場合に転送時間の短縮を図れる。特に
本発明によれば、複数の被制御回路の各一時メモリに同
一の命令を転送データを使用してシリアルに転送させた
後に、繰り返し信号のストップ信号とスタート信号との
間にデータとクロックを利用したＣＨＧ命令信号を転送
させ、複数の被制御回路の各一時メモリから各メモリに
転送データを同時に取り込むようにしているので、転送
時間の短縮が図れる。
タをクロックに同期させてシリアルに転送するシリアル
データ転送装置において、同一の命令を複数の被制御回
路に同時に加える場合に転送時間の短縮を図れる。特に
本発明によれば、複数の被制御回路の各一時メモリに同
一の命令を転送データを使用してシリアルに転送させた
後に、繰り返し信号のストップ信号とスタート信号との
間にデータとクロックを利用したＣＨＧ命令信号を転送
させ、複数の被制御回路の各一時メモリから各メモリに
転送データを同時に取り込むようにしているので、転送
時間の短縮が図れる。
【図１】本発明のシリアルデータ転送装置を示すブロッ
ク図である。
ク図である。
【図２】従来のシリアルデータ転送の説明に供する波形
図である。
図である。
【図３】シリアルデータの構造図である。
【図４】本発明のシリアルデータ転送の説明に供する波
形図である。
形図である。
【図５】ＣＨＧ検出回路（３）の具体回路例である。
【図６】図５の動作説明に供する波形図である。
（１） コントローラ （２） 被制御回路 （３） ＣＨＧ検出回路 （４） 被制御回路 （Ａ） メモリ （Ｂ） メモリ （Ａ’） メモリ （Ｂ’） メモリ
Claims (2)
- 【請求項１】データをクロックに同期させてシリアルに
転送するシリアルデータ転送装置であって、 データとクロックを利用したスタート信号、スレーブア
ドレス信号、転送データ及びストップ信号の繰り返し信
号を作成するコントローラと、 前記転送データを一時的に記憶する一時メモリと、該一
時メモリからの前記転送データを記憶するメモリと、Ｃ
ＨＧ命令信号を検出するＣＨＧ検出回路を含む複数の被
制御回路とを備え、該複数の被制御回路の各一時メモリ
に同一の命令を前記転送データを使用してシリアルに転
送させた後に、前記繰り返し信号のストップ信号とスタ
ート信号との間にデータとクロックを利用したＣＨＧ命
令信号を転送させ、前記複数の被制御回路の各一時メモ
リから各メモリに前記転送データを同時に取り込むよう
にしたことを特徴とするシリアルデータ転送装置。 - 【請求項２】前記スタート信号はクロックが第１の論理
値の時にデータが第１の論理値から第２の論理値に変化
するものと規定し、前記ストップ信号はクロックが第１
の論理値の時にデータが第２の論理値から第１の論理値
に変化するものと規定し、前記ＣＨＧ命令信号はクロッ
クが第２の論理値の時にデータが変化するものと規定す
ることを特徴とする請求項１記載のシリアルデータ転送
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19756097A JP3459542B2 (ja) | 1997-07-23 | 1997-07-23 | シリアルデータ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19756097A JP3459542B2 (ja) | 1997-07-23 | 1997-07-23 | シリアルデータ転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1141315A true JPH1141315A (ja) | 1999-02-12 |
| JP3459542B2 JP3459542B2 (ja) | 2003-10-20 |
Family
ID=16376538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19756097A Expired - Fee Related JP3459542B2 (ja) | 1997-07-23 | 1997-07-23 | シリアルデータ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3459542B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004068814A1 (ja) * | 2003-01-31 | 2004-08-12 | Kabushiki Kaisha Toyota Jidoshokki | 調歩同期式シリアル通信回路及び調歩同期式シリアル通信回路を有する半導体集積回路 |
-
1997
- 1997-07-23 JP JP19756097A patent/JP3459542B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004068814A1 (ja) * | 2003-01-31 | 2004-08-12 | Kabushiki Kaisha Toyota Jidoshokki | 調歩同期式シリアル通信回路及び調歩同期式シリアル通信回路を有する半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3459542B2 (ja) | 2003-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |