JP2000228083A - データ出力バッファ - Google Patents
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- JP2000228083A JP2000228083A JP11028230A JP2823099A JP2000228083A JP 2000228083 A JP2000228083 A JP 2000228083A JP 11028230 A JP11028230 A JP 11028230A JP 2823099 A JP2823099 A JP 2823099A JP 2000228083 A JP2000228083 A JP 2000228083A
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Abstract
(57)【要約】
【課題】 データ出力バッファにおいて、高速に変化す
るデータ出力制御信号によって、正確にデータを出力す
ることを可能とする。 【解決手段】 第１のセット付きフリップフロップ１１
７により出力制御信号Ｓ１０６がＬになった時点で非同
期にＨを出力し、Ｈならば内部クロック信号Ｓ１１０に
同期してデータ入力端子Ｄの値であるＬを出力する信号
Ｓ１１７を生成する。第２のセット付きフリップフロッ
プ１１８により、Ｓ１０６がＬになった時点で非同期に
Ｈを出力し、Ｈならば内部クロック信号Ｓ１１０に同期
してデータ入力端子Ｄの値であるＳ１１７の値を出力す
る信号Ｓ１１８を生成する。論理積ゲート１１９によ
り、Ｓ１１８とＳ１０６のイネーブル信号Ｓ１１９を生
成する。Ｓ１１９は、ラッチ回路１０５の制御端子Ｅに
入力され、Ｈの時にデータのラッチを行ない、Ｌの時に
データのホールドを行なう制御をする。
るデータ出力制御信号によって、正確にデータを出力す
ることを可能とする。 【解決手段】 第１のセット付きフリップフロップ１１
７により出力制御信号Ｓ１０６がＬになった時点で非同
期にＨを出力し、Ｈならば内部クロック信号Ｓ１１０に
同期してデータ入力端子Ｄの値であるＬを出力する信号
Ｓ１１７を生成する。第２のセット付きフリップフロッ
プ１１８により、Ｓ１０６がＬになった時点で非同期に
Ｈを出力し、Ｈならば内部クロック信号Ｓ１１０に同期
してデータ入力端子Ｄの値であるＳ１１７の値を出力す
る信号Ｓ１１８を生成する。論理積ゲート１１９によ
り、Ｓ１１８とＳ１０６のイネーブル信号Ｓ１１９を生
成する。Ｓ１１９は、ラッチ回路１０５の制御端子Ｅに
入力され、Ｈの時にデータのラッチを行ない、Ｌの時に
データのホールドを行なう制御をする。
Description
【０００１】
【発明の属する技術分野】本発明は、高速に変化するデ
ータ出力制御信号によって、正確に出力データを確定す
ることを可能とするデータ出力バッファに関するもので
ある。
ータ出力制御信号によって、正確に出力データを確定す
ることを可能とするデータ出力バッファに関するもので
ある。
【０００２】
【従来の技術】図３に従来の半導体装置のブロック図を
示す。図３において、１００は半導体装置の全体であ
る。半導体装置１００に対して、入力する信号は、その
半導体装置に対してデータの書き込み読み出しを行なう
時にＬとなるチップセレクト信号Ｓ１１１、データを読
み出すときにＬとなるリードイネーブル信号Ｓ１１２、
読み出すデータのアドレスを与える外部アドレス信号Ｓ
１０３である。また、出力する信号は、半導体装置読み
出し外部データ信号Ｓ１０９である。１０６はチップセ
レクト信号Ｓ１１１とリードイネーブル信号Ｓ１１２と
を入力し、出力制御信号Ｓ１０６を生成する論理ゲート
であり、チップセレクト信号Ｓ１１１及びリードイネー
ブル信号Ｓ１１２の双方がＬの時にのみＨ、それ以外は
Ｌを出力する。出力制御信号Ｓ１０６は、Ｈの時に外部
にデータを出力し、Ｌの時に外部にデータを出力しない
制御を行なう。Ｓ１１０は内部クロック信号である。３
０７は、第１のフリップフロップである。Ｓ３０７は第
１のフリップフロップ３０７の出力信号であり、内部ク
ロック信号Ｓ１１０に同期してデータ入力端子Ｄの値、
すなわち出力制御信号Ｓ１０６を出力する。３０８は、
第２のフリップフロップである。Ｓ３０８は第２のフリ
ップフロップ１１８の反転出力であり、内部クロック信
号Ｓ１１０に同期してデータ入力端子Ｄの値、すなわち
制御信号Ｓ３０７の論理反転した値を出力とするイネー
ブル信号である。また、イネーブル信号Ｓ３０８はＨの
時にデータのラッチを行ない、Ｌの時にデータのホール
ドを行なう制御をする。１０９は外部データ信号Ｓ１０
９を出力するバッファ回路である。Ｓ１０９はバッファ
回路１０９の出力データ信号であり、出力制御信号Ｓ１
０６がＨの時バッファ回路１０９の入力信号であるＳ１
０５の値を出力し、Ｌの時ハイインピーダンスの値を出
力する。１０５は制御端子Ｅの値、すなわちイネーブル
信号Ｓ３０８がＨの時は入力信号Ｓ１０４をラッチし、
Ｌの時はそれまでの入力信号の値をホールドするラッチ
回路である。１０１はレジスタアレイである。１０４は
レジスタアレイ１０１の読み出しデータを外部アドレス
信号Ｓ１０３に従って選択するためのセレクタである。
Ｓ１０４はセレクタ１０４の出力信号であり、ラッチ回
路１０５への入力信号となっている。１０２はレジスタ
アレイ１０１に対してＬＳＩ内部から入出力を行なうた
めの内部データバスである。１０３はレジスタアレイ１
０１を選択し、内部データバス１０２のデータをレジス
タアレイ１０１に入力するタイミングを生成するまたは
内部データバス３０２に出力するレジスタを選択するア
ドレスデコーダである。Ｓ１０１はアドレスデコーダ１
０３に接続する内部アドレス信号である。Ｓ１０２はア
ドレスデコーダ１０３にデータの入出力タイミングを伝
えるデータストローブ信号である。
示す。図３において、１００は半導体装置の全体であ
る。半導体装置１００に対して、入力する信号は、その
半導体装置に対してデータの書き込み読み出しを行なう
時にＬとなるチップセレクト信号Ｓ１１１、データを読
み出すときにＬとなるリードイネーブル信号Ｓ１１２、
読み出すデータのアドレスを与える外部アドレス信号Ｓ
１０３である。また、出力する信号は、半導体装置読み
出し外部データ信号Ｓ１０９である。１０６はチップセ
レクト信号Ｓ１１１とリードイネーブル信号Ｓ１１２と
を入力し、出力制御信号Ｓ１０６を生成する論理ゲート
であり、チップセレクト信号Ｓ１１１及びリードイネー
ブル信号Ｓ１１２の双方がＬの時にのみＨ、それ以外は
Ｌを出力する。出力制御信号Ｓ１０６は、Ｈの時に外部
にデータを出力し、Ｌの時に外部にデータを出力しない
制御を行なう。Ｓ１１０は内部クロック信号である。３
０７は、第１のフリップフロップである。Ｓ３０７は第
１のフリップフロップ３０７の出力信号であり、内部ク
ロック信号Ｓ１１０に同期してデータ入力端子Ｄの値、
すなわち出力制御信号Ｓ１０６を出力する。３０８は、
第２のフリップフロップである。Ｓ３０８は第２のフリ
ップフロップ１１８の反転出力であり、内部クロック信
号Ｓ１１０に同期してデータ入力端子Ｄの値、すなわち
制御信号Ｓ３０７の論理反転した値を出力とするイネー
ブル信号である。また、イネーブル信号Ｓ３０８はＨの
時にデータのラッチを行ない、Ｌの時にデータのホール
ドを行なう制御をする。１０９は外部データ信号Ｓ１０
９を出力するバッファ回路である。Ｓ１０９はバッファ
回路１０９の出力データ信号であり、出力制御信号Ｓ１
０６がＨの時バッファ回路１０９の入力信号であるＳ１
０５の値を出力し、Ｌの時ハイインピーダンスの値を出
力する。１０５は制御端子Ｅの値、すなわちイネーブル
信号Ｓ３０８がＨの時は入力信号Ｓ１０４をラッチし、
Ｌの時はそれまでの入力信号の値をホールドするラッチ
回路である。１０１はレジスタアレイである。１０４は
レジスタアレイ１０１の読み出しデータを外部アドレス
信号Ｓ１０３に従って選択するためのセレクタである。
Ｓ１０４はセレクタ１０４の出力信号であり、ラッチ回
路１０５への入力信号となっている。１０２はレジスタ
アレイ１０１に対してＬＳＩ内部から入出力を行なうた
めの内部データバスである。１０３はレジスタアレイ１
０１を選択し、内部データバス１０２のデータをレジス
タアレイ１０１に入力するタイミングを生成するまたは
内部データバス３０２に出力するレジスタを選択するア
ドレスデコーダである。Ｓ１０１はアドレスデコーダ１
０３に接続する内部アドレス信号である。Ｓ１０２はア
ドレスデコーダ１０３にデータの入出力タイミングを伝
えるデータストローブ信号である。
【０００３】次に、図３に示す半導体装置についてその
動作を説明する。前記レジスタアレイ１０１へのアクセ
スはＬＳＩ内部からの入出力とＬＳＩ外部からの入出力
の２つの経路があるが、ここではＬＳＩ内部からのレジ
スタアレイへのデータロード及びそのデータのＬＳＩ外
部への出力についてのみ説明する。
動作を説明する。前記レジスタアレイ１０１へのアクセ
スはＬＳＩ内部からの入出力とＬＳＩ外部からの入出力
の２つの経路があるが、ここではＬＳＩ内部からのレジ
スタアレイへのデータロード及びそのデータのＬＳＩ外
部への出力についてのみ説明する。
【０００４】通常、ＬＳＩ内部からのデータのロードは
次の手順で行なう。内部アドレス信号Ｓ１０１とストロ
ーブ信号Ｓ１０２は、例えばＬＳＩに内蔵されているＣ
ＰＵなどによって生成されたる。それらの信号をアドレ
スデコーダ１０３によって、レジスタアレイの中の１組
のレジスタに対して書き込み用のクロックを生成し、選
択されたレジスタに対して内部データバス１０２に乗っ
ているデータの書き込みを行なう。
次の手順で行なう。内部アドレス信号Ｓ１０１とストロ
ーブ信号Ｓ１０２は、例えばＬＳＩに内蔵されているＣ
ＰＵなどによって生成されたる。それらの信号をアドレ
スデコーダ１０３によって、レジスタアレイの中の１組
のレジスタに対して書き込み用のクロックを生成し、選
択されたレジスタに対して内部データバス１０２に乗っ
ているデータの書き込みを行なう。
【０００５】また、ＬＳＩ外部へのデータ出力は次の手
順で行なう。図４は、図３に示す半導体装置の動作を示
すタイミング図である。図４において、図４（ａ）は内
部クロック信号Ｓ１１０、図４（ｂ）は外部アドレス信
号Ｓ１０３、図４（ｃ）はチップセレクト信号Ｓ１１
１、図４（ｄ）はリードイネーブル信号Ｓ１１２、図４
（ｅ）は出力制御信号Ｓ１０６、図４（ｆ）はフリップ
フロップの出力信号Ｓ３０７、図４（ｈ）はイネーブル
信号Ｓ３０８、図４（ｉ）は選択データ信号Ｓ１０４、
図４（ｊ）はラッチデータ信号Ｓ１０５、図４（ｋ）は
外部データ信号Ｓ１０９である。
順で行なう。図４は、図３に示す半導体装置の動作を示
すタイミング図である。図４において、図４（ａ）は内
部クロック信号Ｓ１１０、図４（ｂ）は外部アドレス信
号Ｓ１０３、図４（ｃ）はチップセレクト信号Ｓ１１
１、図４（ｄ）はリードイネーブル信号Ｓ１１２、図４
（ｅ）は出力制御信号Ｓ１０６、図４（ｆ）はフリップ
フロップの出力信号Ｓ３０７、図４（ｈ）はイネーブル
信号Ｓ３０８、図４（ｉ）は選択データ信号Ｓ１０４、
図４（ｊ）はラッチデータ信号Ｓ１０５、図４（ｋ）は
外部データ信号Ｓ１０９である。
【０００６】まず、時刻Ｔ０で、イネーブル信号Ｓ３０
８はＨ、チップセレクト信号Ｓ１１１はＨ、リードイネ
ーブル信号Ｓ１１２はＨであるので、出力制御信号Ｓ１
０６はＨ、第１のフリップフロップ３０７、第２のフリ
ップフロップ３０８は共に値がＬにセットされ、第１フ
リップフロップの出力信号Ｓ３０７はＬ、第２のフリッ
プフロップの反転出力信号であるイネーブル信号Ｓ３０
８はＨとなる。イネーブル信号Ｓ３０８がＨであるの
で、ラッチ回路１０５はラッチ可能状態になっている。
８はＨ、チップセレクト信号Ｓ１１１はＨ、リードイネ
ーブル信号Ｓ１１２はＨであるので、出力制御信号Ｓ１
０６はＨ、第１のフリップフロップ３０７、第２のフリ
ップフロップ３０８は共に値がＬにセットされ、第１フ
リップフロップの出力信号Ｓ３０７はＬ、第２のフリッ
プフロップの反転出力信号であるイネーブル信号Ｓ３０
８はＨとなる。イネーブル信号Ｓ３０８がＨであるの
で、ラッチ回路１０５はラッチ可能状態になっている。
【０００７】時刻Ｔ１で、チップセレクト信号Ｓ１１１
はＬになり、半導体装置１００からデータの書き込み読
み出しが行われる状態になる。
はＬになり、半導体装置１００からデータの書き込み読
み出しが行われる状態になる。
【０００８】時刻Ｔ２で、リードイネーブル信号Ｓ１１
２がＬになる。出力制御信号Ｓ１０６はＨになることに
より、データ読みだし状態となる。この時外部アドレス
の値が一意に確定する。
２がＬになる。出力制御信号Ｓ１０６はＨになることに
より、データ読みだし状態となる。この時外部アドレス
の値が一意に確定する。
【０００９】時刻Ｔ３で、第１のフリップフロップ３０
７は、内部クロック信号Ｓ１１０と同期してデータ端子
Ｄへの入力信号すなわち出力制御信号Ｓ１０６を取り込
んで出力し、第１のフリップフロップの信号Ｓ３０７は
Ｈとなる。その他の信号は変化しない。
７は、内部クロック信号Ｓ１１０と同期してデータ端子
Ｄへの入力信号すなわち出力制御信号Ｓ１０６を取り込
んで出力し、第１のフリップフロップの信号Ｓ３０７は
Ｈとなる。その他の信号は変化しない。
【００１０】時刻Ｔ４で、第２のフリップフロップ３０
８は、内部クロック信号Ｓ１１０と同期してデータ端子
Ｄへの入力信号すなわちＳ３０７を取り込んで出力し、
第２のフリップフロップの反転出力信号Ｓ３０８はＬと
なる。Ｔ２からＴ４の区間、すなわちイネーブル信号Ｓ
３０８がＨとなっている時に、選択データ信号Ｓ１０４
にレジスタの値が出力され、選択データ信号Ｓ１０４の
値がラッチ回路１０５にラッチされ、ラッチデータ信号
Ｓ１０５に出力され、バッファ回路１０９を通して外部
データ信号Ｓ１０９が出力される。また、Ｔ４からイネ
ーブル信号Ｓ１１９がＬの期間はデータがラッチ回路１
０５の出力値は変化しないので、例えＬＳＩ内部からの
レジスタアクセスにより、レジスタアレイ１０１の値が
書き換えられ、選択データ信号の値が変化するようなこ
とがあっても、時刻Ｔ４以降の出力状態の時には時刻Ｔ
４までに確定した値が外部データ信号に出力される。
８は、内部クロック信号Ｓ１１０と同期してデータ端子
Ｄへの入力信号すなわちＳ３０７を取り込んで出力し、
第２のフリップフロップの反転出力信号Ｓ３０８はＬと
なる。Ｔ２からＴ４の区間、すなわちイネーブル信号Ｓ
３０８がＨとなっている時に、選択データ信号Ｓ１０４
にレジスタの値が出力され、選択データ信号Ｓ１０４の
値がラッチ回路１０５にラッチされ、ラッチデータ信号
Ｓ１０５に出力され、バッファ回路１０９を通して外部
データ信号Ｓ１０９が出力される。また、Ｔ４からイネ
ーブル信号Ｓ１１９がＬの期間はデータがラッチ回路１
０５の出力値は変化しないので、例えＬＳＩ内部からの
レジスタアクセスにより、レジスタアレイ１０１の値が
書き換えられ、選択データ信号の値が変化するようなこ
とがあっても、時刻Ｔ４以降の出力状態の時には時刻Ｔ
４までに確定した値が外部データ信号に出力される。
【００１１】時刻Ｔ５で、リードイネーブル信号Ｓ１１
２がＨになることにより、出力制御信号Ｓ１０６がＬに
なるため、読み出し状態は一時終了する。この時外部ア
ドレス信号Ｓ１０３がリードイネーブル信号Ｓ１１２よ
りも早く変化するような事があってもラッチ回路１０５
により一意に確定した外部データ信号Ｓ１０９を得るこ
とが出来る。
２がＨになることにより、出力制御信号Ｓ１０６がＬに
なるため、読み出し状態は一時終了する。この時外部ア
ドレス信号Ｓ１０３がリードイネーブル信号Ｓ１１２よ
りも早く変化するような事があってもラッチ回路１０５
により一意に確定した外部データ信号Ｓ１０９を得るこ
とが出来る。
【００１２】時刻Ｔ６で、第１のフリップフロップ３０
７は、内部クロック信号Ｓ１１０と同期してデータ端子
Ｄへの入力信号すなわち出力制御信号Ｓ１０６を取り込
んで出力し、第１のフリップフロップの信号Ｓ３０７は
Ｌとなる。その他の信号は変化しない。
７は、内部クロック信号Ｓ１１０と同期してデータ端子
Ｄへの入力信号すなわち出力制御信号Ｓ１０６を取り込
んで出力し、第１のフリップフロップの信号Ｓ３０７は
Ｌとなる。その他の信号は変化しない。
【００１３】時刻Ｔ７で、第２のフリップフロップ３０
８は、内部クロック信号Ｓ１１０と同期してデータ端子
Ｄへの入力信号すなわちＳ３０７を取り込んで出力し、
第２のフリップフロップの反転出力信号、すなわちイネ
ーブル信号Ｓ３０８はＨとなり、ラッチ回路１０５は再
びラッチ状態となる。
８は、内部クロック信号Ｓ１１０と同期してデータ端子
Ｄへの入力信号すなわちＳ３０７を取り込んで出力し、
第２のフリップフロップの反転出力信号、すなわちイネ
ーブル信号Ｓ３０８はＨとなり、ラッチ回路１０５は再
びラッチ状態となる。
【００１４】時刻Ｔ８、で再びリードイネーブル信号Ｓ
１１２がＬになり、出力制御信号Ｓ１０６がＨになるこ
とにより、データ読みだし状態になる。この時、外部ア
ドレス信号Ｓ１０３の値が次のアドレスに確定する。
１１２がＬになり、出力制御信号Ｓ１０６がＨになるこ
とにより、データ読みだし状態になる。この時、外部ア
ドレス信号Ｓ１０３の値が次のアドレスに確定する。
【００１５】時刻Ｔ９から時刻Ｔ１３では時刻Ｔ２から
時刻Ｔ７と同様に内部状態が変化し、次のアドレスが読
み出される。また、時刻Ｔ１２ではチップセレクト信号
Ｓ１１１がＨになり、ＬＳＩに対するアクセスが終了し
ている。
時刻Ｔ７と同様に内部状態が変化し、次のアドレスが読
み出される。また、時刻Ｔ１２ではチップセレクト信号
Ｓ１１１がＨになり、ＬＳＩに対するアクセスが終了し
ている。
【００１６】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、外部に接続されるシステムのコントローラ
の動作速度を早めた時、またはチップセレクト信号Ｓ３
１１とリードイネーブル信号Ｓ３１２の入力信号のタイ
ミングが変わった時に誤動作が生じることがある。すな
わち、レジスタの連続読み出しの区切りの時間である、
リードイネーブル信号Ｓ１１２のＨ区間である時刻Ｔ５
から時刻Ｔ８の間が最低内部クロック信号Ｓ１１０の１
サイクル分なければ、誤動作してしまうのである。
の構成では、外部に接続されるシステムのコントローラ
の動作速度を早めた時、またはチップセレクト信号Ｓ３
１１とリードイネーブル信号Ｓ３１２の入力信号のタイ
ミングが変わった時に誤動作が生じることがある。すな
わち、レジスタの連続読み出しの区切りの時間である、
リードイネーブル信号Ｓ１１２のＨ区間である時刻Ｔ５
から時刻Ｔ８の間が最低内部クロック信号Ｓ１１０の１
サイクル分なければ、誤動作してしまうのである。
【００１７】時刻Ｔ５から時刻Ｔ８が内部クロック信号
Ｓ１１０の１サイクル分なければ、内部クロック信号信
号Ｓ１１０の立ち上がりエッジがその区間内に入らない
可能性がある。つまりその時、第１のフリップフロップ
３０７に出力制御信号Ｓ１０６のＬ状態を取り込むこと
が出来なくなり、その結果第２のフリップフロップ３０
８の状態も変化することがなくイネーブル信号がＬ状態
のまま時刻Ｔ１３に至ってしまい、ラッチ回路１０５で
ラッチしているデータが次のアドレスの値に切り替わら
ないのである。
Ｓ１１０の１サイクル分なければ、内部クロック信号信
号Ｓ１１０の立ち上がりエッジがその区間内に入らない
可能性がある。つまりその時、第１のフリップフロップ
３０７に出力制御信号Ｓ１０６のＬ状態を取り込むこと
が出来なくなり、その結果第２のフリップフロップ３０
８の状態も変化することがなくイネーブル信号がＬ状態
のまま時刻Ｔ１３に至ってしまい、ラッチ回路１０５で
ラッチしているデータが次のアドレスの値に切り替わら
ないのである。
【００１８】
【課題を解決するための手段】上記課題を解決するため
に、本発明の請求項１記載の半導体装置は、第１のレベ
ルを有する第１の信号と、クロックと、データをラッチ
する時に前記第１のレベルと反対のレベルである第２の
レベルから前記第１のレベルとなる制御信号とを入力し
て、前記制御信号が前記第１のレベルならば前記第２の
レベルと同じレベルの信号を、また、前記第２のレベル
ならば前記クロックと同期して第１の信号を第１の出力
信号として出力する第１の素子と、前記第１の出力信号
と、前記クロックと、前記制御信号とを入力し、前記制
御信号が前記第１のレベルならば前記第２のレベルと同
じレベルの信号を、また、前記第２のレベルならば前記
クロックと同期して前記第１の出力信号を第２の出力信
号として出力する第２の素子と、前記制御信号と前記第
２の出力信号との論理積を行い第３の出力信号を生成す
る第３の素子と、前記第３の出力信号とラッチされる被
ラッチデータとを入力し前記被ラッチデータをラッチす
るラッチ手段とを備えることを特徴とするものである。
に、本発明の請求項１記載の半導体装置は、第１のレベ
ルを有する第１の信号と、クロックと、データをラッチ
する時に前記第１のレベルと反対のレベルである第２の
レベルから前記第１のレベルとなる制御信号とを入力し
て、前記制御信号が前記第１のレベルならば前記第２の
レベルと同じレベルの信号を、また、前記第２のレベル
ならば前記クロックと同期して第１の信号を第１の出力
信号として出力する第１の素子と、前記第１の出力信号
と、前記クロックと、前記制御信号とを入力し、前記制
御信号が前記第１のレベルならば前記第２のレベルと同
じレベルの信号を、また、前記第２のレベルならば前記
クロックと同期して前記第１の出力信号を第２の出力信
号として出力する第２の素子と、前記制御信号と前記第
２の出力信号との論理積を行い第３の出力信号を生成す
る第３の素子と、前記第３の出力信号とラッチされる被
ラッチデータとを入力し前記被ラッチデータをラッチす
るラッチ手段とを備えることを特徴とするものである。
【００１９】上記構成により、リードイネーブル信号が
Ｌとなる期間が短くてもデータをラッチすることができ
る。
Ｌとなる期間が短くてもデータをラッチすることができ
る。
【００２０】
【発明の実施の形態】（実施の形態１）図１に本発明の
実施の形態１に係わる半導体装置のブロック図を示す。
図１において、１００〜１０６、１０９は従来技術にお
いて図３に示した同符号のものと対応する。１１７は、
第１のセット付きフリップフロップである。Ｓ１１７は
第１のセット付きフリップフロップ１１７の出力信号で
あり、出力制御信号Ｓ１０６がＬになった時点で非同期
にＨを出力し、Ｈならば内部クロック信号Ｓ１１０に同
期してデータ入力端子Ｄの値、すなわちＬを出力する。
１１８は、第２のセット付きフリップフロップである。
Ｓ１１８は第２のセット付きフリップフロップ１１８の
出力信号であり、出力制御信号Ｓ１０６がＬになった時
点で非同期にＨを出力し、Ｈならば内部クロック信号Ｓ
１１０に同期してデータ入力端子Ｄの値、すなわち第１
のセット付きフリップフロップ１１７の出力信号Ｓ１１
７の値を出力する。１１９は出力信号Ｓ１１８と出力制
御信号Ｓ１０６とを入力し、イネーブル信号Ｓ１１９を
生成する論理積ゲートである。イネーブル信号Ｓ１１９
は、ラッチ回路１０５の制御端子Ｅに入力され、Ｈの時
にデータのラッチを行ない、Ｌの時にデータのホールド
を行なう制御をする。
実施の形態１に係わる半導体装置のブロック図を示す。
図１において、１００〜１０６、１０９は従来技術にお
いて図３に示した同符号のものと対応する。１１７は、
第１のセット付きフリップフロップである。Ｓ１１７は
第１のセット付きフリップフロップ１１７の出力信号で
あり、出力制御信号Ｓ１０６がＬになった時点で非同期
にＨを出力し、Ｈならば内部クロック信号Ｓ１１０に同
期してデータ入力端子Ｄの値、すなわちＬを出力する。
１１８は、第２のセット付きフリップフロップである。
Ｓ１１８は第２のセット付きフリップフロップ１１８の
出力信号であり、出力制御信号Ｓ１０６がＬになった時
点で非同期にＨを出力し、Ｈならば内部クロック信号Ｓ
１１０に同期してデータ入力端子Ｄの値、すなわち第１
のセット付きフリップフロップ１１７の出力信号Ｓ１１
７の値を出力する。１１９は出力信号Ｓ１１８と出力制
御信号Ｓ１０６とを入力し、イネーブル信号Ｓ１１９を
生成する論理積ゲートである。イネーブル信号Ｓ１１９
は、ラッチ回路１０５の制御端子Ｅに入力され、Ｈの時
にデータのラッチを行ない、Ｌの時にデータのホールド
を行なう制御をする。
【００２１】次に、図１に示す半導体装置についてその
動作を説明する。内部データバス１０２からの書き込み
手順は従来例と同じである。
動作を説明する。内部データバス１０２からの書き込み
手順は従来例と同じである。
【００２２】図２は、図１に示す半導体装置の外部から
の読みだし動作を示すタイミング図である。図２におい
て、図２（ａ）は内部クロック信号Ｓ１１０、図２
（ｂ）は外部アドレス信号Ｓ１０３、図２（ｃ）はチッ
プセレクト信号、図２（ｄ）はリードイネーブル信号、
図２（ｅ）は出力制御信号Ｓ１０６、図２（ｆ）は第１
のフリップフロップの出力信号Ｓ１１７、図２（ｇ）は
第２のフリップフロップの出力信号Ｓ１１８、図２
（ｈ）はイネーブル信号Ｓ１１９、図２（ｉ）は選択デ
ータ信号Ｓ１０４、図２（ｊ）はラッチデータ信号Ｓ１
０５、図２（ｋ）は外部データ信号Ｓ１０９である。
の読みだし動作を示すタイミング図である。図２におい
て、図２（ａ）は内部クロック信号Ｓ１１０、図２
（ｂ）は外部アドレス信号Ｓ１０３、図２（ｃ）はチッ
プセレクト信号、図２（ｄ）はリードイネーブル信号、
図２（ｅ）は出力制御信号Ｓ１０６、図２（ｆ）は第１
のフリップフロップの出力信号Ｓ１１７、図２（ｇ）は
第２のフリップフロップの出力信号Ｓ１１８、図２
（ｈ）はイネーブル信号Ｓ１１９、図２（ｉ）は選択デ
ータ信号Ｓ１０４、図２（ｊ）はラッチデータ信号Ｓ１
０５、図２（ｋ）は外部データ信号Ｓ１０９である。
【００２３】まず、時刻Ｔ０で、チップセレクト信号Ｓ
１１１はＨ、リードイネーブル信号Ｓ１１２はＨである
ので、出力制御信号Ｓ１０６はＬ、第１のセット付きフ
リップフロップ１１７、第２のセット付きフリップフロ
ップ１１８は共に値がＨにセットされ、第１の出力信号
Ｓ１１７、第２の出力信号Ｓ１１８はＨとなる。また、
論理ゲート１１９の出力Ｓ１１９はＬとなる。
１１１はＨ、リードイネーブル信号Ｓ１１２はＨである
ので、出力制御信号Ｓ１０６はＬ、第１のセット付きフ
リップフロップ１１７、第２のセット付きフリップフロ
ップ１１８は共に値がＨにセットされ、第１の出力信号
Ｓ１１７、第２の出力信号Ｓ１１８はＨとなる。また、
論理ゲート１１９の出力Ｓ１１９はＬとなる。
【００２４】時刻Ｔ１で、チップセレクト信号Ｓ１１１
はＬになり、半導体装置１００からデータの書き込み読
み出しが行われる状態になる。
はＬになり、半導体装置１００からデータの書き込み読
み出しが行われる状態になる。
【００２５】時刻Ｔ２で、リードイネーブル信号Ｓ１１
２がＬになり、イネーブル信号Ｓ１１９はＨになる。出
力制御信号Ｓ１０６はＨになることにより、データ読み
だし状態となる。この時外部アドレスの値が一意に確定
する。
２がＬになり、イネーブル信号Ｓ１１９はＨになる。出
力制御信号Ｓ１０６はＨになることにより、データ読み
だし状態となる。この時外部アドレスの値が一意に確定
する。
【００２６】時刻Ｔ３で、第１のセット付きフリップフ
ロップ１１７は、内部クロック信号Ｓ１１０と同期して
データ端子Ｄへのグランド入力を取り込んで出力し、第
１の信号Ｓ１１７はＬとなる。その他の信号は変化しな
い。
ロップ１１７は、内部クロック信号Ｓ１１０と同期して
データ端子Ｄへのグランド入力を取り込んで出力し、第
１の信号Ｓ１１７はＬとなる。その他の信号は変化しな
い。
【００２７】時刻Ｔ４で、第２のセット付きフリップフ
ロップ１１８は、内部クロック信号Ｓ１１０と同期して
データ端子Ｄへの入力信号Ｓ１１７を取り込んで出力
し、第２の信号Ｓ１１８はＬとなる。それに伴い、イネ
ーブル信号Ｓ１１９はＬになる。Ｔ２からＴ４の間のイ
ネーブル信号Ｓ１１９がＨとなっている時に、選択デー
タ信号Ｓ１０４にレジスタの値が出力され、選択データ
信号Ｓ１０４の値がラッチ回路１０５にラッチされ、ラ
ッチデータ信号Ｓ１０５に出力され、バッファ回路１０
９を通して外部データ信号Ｓ１０９出力される。また、
Ｔ４からイネーブル信号Ｓ１１９がＬの期間はデータが
ラッチされないので、例えＬＳＩ内部からのレジスタア
クセスにより、レジスタアレイ１０１の値が書き換えら
れ、選択データ信号の値が変化するようなことがあって
も、時刻Ｔまでに確定した値が外部データ信号に出力さ
れる。
ロップ１１８は、内部クロック信号Ｓ１１０と同期して
データ端子Ｄへの入力信号Ｓ１１７を取り込んで出力
し、第２の信号Ｓ１１８はＬとなる。それに伴い、イネ
ーブル信号Ｓ１１９はＬになる。Ｔ２からＴ４の間のイ
ネーブル信号Ｓ１１９がＨとなっている時に、選択デー
タ信号Ｓ１０４にレジスタの値が出力され、選択データ
信号Ｓ１０４の値がラッチ回路１０５にラッチされ、ラ
ッチデータ信号Ｓ１０５に出力され、バッファ回路１０
９を通して外部データ信号Ｓ１０９出力される。また、
Ｔ４からイネーブル信号Ｓ１１９がＬの期間はデータが
ラッチされないので、例えＬＳＩ内部からのレジスタア
クセスにより、レジスタアレイ１０１の値が書き換えら
れ、選択データ信号の値が変化するようなことがあって
も、時刻Ｔまでに確定した値が外部データ信号に出力さ
れる。
【００２８】時刻Ｔ５で、リードイネーブル信号Ｓ１１
２がＨになることにより、出力制御信号Ｓ１０６がＬと
なり、第１のセット付きフリップフロップと第２のセッ
ト付きフリップフロップは非同期に出力がＨ状態、つま
り第１のフリップフロップの出力信号Ｓ１１７、第２の
フリップフロップの出力信号Ｓ１１８が共に非同期にＨ
になる。また、出力制御信号Ｓ１０６がＬとなることに
より読み出し状態は一時終了する。この時外部アドレス
信号Ｓ１０３がリードイネーブル信号Ｓ１１２よりも早
く変化するような事があってもラッチ回路１０５により
一意に確定した外部データ信号Ｓ１０９を得ることが出
来る。
２がＨになることにより、出力制御信号Ｓ１０６がＬと
なり、第１のセット付きフリップフロップと第２のセッ
ト付きフリップフロップは非同期に出力がＨ状態、つま
り第１のフリップフロップの出力信号Ｓ１１７、第２の
フリップフロップの出力信号Ｓ１１８が共に非同期にＨ
になる。また、出力制御信号Ｓ１０６がＬとなることに
より読み出し状態は一時終了する。この時外部アドレス
信号Ｓ１０３がリードイネーブル信号Ｓ１１２よりも早
く変化するような事があってもラッチ回路１０５により
一意に確定した外部データ信号Ｓ１０９を得ることが出
来る。
【００２９】時刻Ｔ６、で再びリードイネーブル信号Ｓ
１１２がＬになり、イネーブル信号Ｓ１１９はＨにな
る。この時外部アドレスの値が次のアドレスに確定す
る。
１１２がＬになり、イネーブル信号Ｓ１１９はＨにな
る。この時外部アドレスの値が次のアドレスに確定す
る。
【００３０】時刻Ｔ６から時刻Ｔ９では時刻Ｔ２から時
刻Ｔ５と同様に内部状態が変化し、次のアドレスのデー
タが読み出される。
刻Ｔ５と同様に内部状態が変化し、次のアドレスのデー
タが読み出される。
【００３１】最後に時刻Ｔ１０でチップセレクト信号Ｓ
１１１がＨになり、ＬＳＩに対するアクセスが終了す
る。
１１１がＨになり、ＬＳＩに対するアクセスが終了す
る。
【００３２】このように、ラッチ回路１０５へのラッチ
開始は、時刻Ｔ６で示されるように、内部クロック信号
Ｓ１１０に依らず制御されているので、例え、時刻Ｔ５
から時刻Ｔ６の期間が短く、この期間に内部クロック信
号Ｓ１１０の立ち上がりエッジが存在しなくても、２つ
のレジスタの値を正確に出力することが可能となってい
る。
開始は、時刻Ｔ６で示されるように、内部クロック信号
Ｓ１１０に依らず制御されているので、例え、時刻Ｔ５
から時刻Ｔ６の期間が短く、この期間に内部クロック信
号Ｓ１１０の立ち上がりエッジが存在しなくても、２つ
のレジスタの値を正確に出力することが可能となってい
る。
【００３３】なお、この構成によると外部からのリード
の要求がない時、すなわちチップセレクト信号Ｓ１１１
がＬ且つリードイネーブル信号Ｓ１１２がＬとなってい
ない時にはラッチ回路１０５のイネーブル信号Ｓ１１９
がＬとなっているので、リード要求がある時以外はデー
タをラッチ回路１０５にラッチすることがないので、無
効な値をラッチする無駄な動作を抑制することができ、
消費電力を削減することもできる。
の要求がない時、すなわちチップセレクト信号Ｓ１１１
がＬ且つリードイネーブル信号Ｓ１１２がＬとなってい
ない時にはラッチ回路１０５のイネーブル信号Ｓ１１９
がＬとなっているので、リード要求がある時以外はデー
タをラッチ回路１０５にラッチすることがないので、無
効な値をラッチする無駄な動作を抑制することができ、
消費電力を削減することもできる。
【００３４】
【発明の効果】以上のように本発明によれば、例え高速
に連続レジスタリードを実行したとしてもラッチ回路の
イネーブル信号を適切に変化させることが可能となり、
正確にレジスタ値の連続読み出しを実行することが可能
となる。
に連続レジスタリードを実行したとしてもラッチ回路の
イネーブル信号を適切に変化させることが可能となり、
正確にレジスタ値の連続読み出しを実行することが可能
となる。
【図１】本発明の実施形態１によるデータ出力バッファ
回路図
回路図
【図２】本発明の実施形態１のタイミングチャート
【図３】従来構成のデータ出力バッファ回路図
【図４】従来構成のタイミングチャート
１０１ レジスタアレイ １０２ 内部データバス １０３ アドレスデコーダ １０４ セレクタ １０５ ラッチ回路 １０６ 論理ゲート １０９ スイッチ付きバッファ １１７ 第１のセット付きフリップフロップ １１８ 第２のセット付きフリップフロップ １１９ 論理ゲート
Claims (1)
- 【請求項１】 第１のレベルを有する第１の信号と、ク
ロックと、データをラッチする時に前記第１のレベルと
反対のレベルである第２のレベルから前記第１のレベル
となる制御信号とを入力して、前記制御信号が前記第１
のレベルならば前記第２のレベルと同じレベルの信号
を、また、前記第２のレベルならば前記クロックと同期
して第１の信号を第１の出力信号として出力する第１の
素子と、前記第１の出力信号と、前記クロックと、前記
制御信号とを入力し、前記制御信号が前記第１のレベル
ならば前記第２のレベルと同じレベルの信号を、また、
前記第２のレベルならば前記クロックと同期して前記第
１の出力信号を第２の出力信号として出力する第２の素
子と、前記制御信号と前記第２の出力信号との論理積を
行い第３の出力信号を生成する第３の素子と、前記第３
の出力信号とラッチされる被ラッチデータとを入力し前
記被ラッチデータをラッチするラッチ手段とを備えるこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11028230A JP2000228083A (ja) | 1999-02-05 | 1999-02-05 | データ出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11028230A JP2000228083A (ja) | 1999-02-05 | 1999-02-05 | データ出力バッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000228083A true JP2000228083A (ja) | 2000-08-15 |
Family
ID=12242810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11028230A Pending JP2000228083A (ja) | 1999-02-05 | 1999-02-05 | データ出力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000228083A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100631778B1 (ko) | 2004-12-09 | 2006-10-11 | 후지쯔 가부시끼가이샤 | 데이터 버퍼 회로, 인터페이스 회로 및 그 제어 방법 |
-
1999
- 1999-02-05 JP JP11028230A patent/JP2000228083A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100631778B1 (ko) | 2004-12-09 | 2006-10-11 | 후지쯔 가부시끼가이샤 | 데이터 버퍼 회로, 인터페이스 회로 및 그 제어 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050125 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050629 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051101 |