KR100631778B1

KR100631778B1 - 데이터 버퍼 회로, 인터페이스 회로 및 그 제어 방법

Info

Publication number: KR100631778B1
Application number: KR1020050051725A
Authority: KR
Inventors: 가즈야 다니구치; 도시유키 니시이; 히로미치 미즈노; 쯔토무 데라자와
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2004-12-09
Filing date: 2005-06-16
Publication date: 2006-10-11
Also published as: JP4502792B2; JP2006164070A; KR20060065462A; TWI313818B; TW200619956A; US7454589B2; US20060129720A1

Abstract

로 발명은 동기식 회로와 비동기식 회로 사이에서 데이터를 버퍼링하는 버퍼 회로 및 그 제어 방법을 제공하는 것을 목적으로 한다. 또한, 이 버퍼 회로 및 제어 방법에 이용되는, 동기식 기억 회로와 비동기식 회로 사이에서 데이터 전송을 제어하는 인터페이스 회로 및 그 제어 방법을 제공하는 것을 목적으로 한다.

화상 처리 시스템(1A)과 메인 시스템(2)과의 사이에 개재하는 데이터 버퍼 회로(10)는 1 포트 RAM(130)과, 제어 신호 생성부(110)와, 어드레스 생성부(100)와, 제1 선택기(113)를 구비하며, 상기 1 포트 RAM(130)에 대한 액세스에 있어서, 상기 제1 선택기(113)는 상기 1 포트 RAM(130)의 어드레스(AD)(14:0)에, 라이트 액세스의 경우에는, 상기 현 사이클 어드레스(IA)(14:0)를 선택 출력하고, 리드 액세스의 경우에는, 상기 다음 사이클 어드레스(IA1)(14:0)를 선택 출력한다.

Description

데이터 버퍼 회로, 인터페이스 회로 및 그 제어 방법{DATA BUFFER CIRCUIT, INTERFACE CIRCUIT AND CONTROL METHOD THEREFOR}

도 1은 제1∼제3 실시예에 따른 시스템 전체도.

도 2는 제1 실시예에 따른 회로도.

도 3은 다음 사이클 어드레스 생성부의 회로도.

도 4는 제어 신호 생성부의 회로도.

도 5는 어드레스 배치의 설명도.

도 6은 제1 실시예에 따른 동작 파형도.

도 7은 제2 실시예에 따른 회로도.

도 8은 제어 신호 생성부의 회로도.

도 9는 제2 실시예에 따른 동작 파형도.

도 10은 제3 실시예에 따른 회로도.

도 11은 제어 신호 생성부의 회로도.

<도면의 주요부분에 대한 부호의 설명>

1 : 화상 입출력 시스템

10, 20, 30 : 데이터 버퍼 회로

11 : 화상 처리 회로(동기식 회로)

13 : 시스템 호스트(비동기식 회로)

15 : 인터페이스 회로

100 : 어드레스 생성부

101 : 2 입력 선택기(제2 어드레스 선택부)

102 : OR 게이트(어드레스 갱신 억제부)

105 : 인크리멘터(다음 사이클 어드레스 연산부)

110 : 제어 신호 생성부

113 : 제1 선택기(제1 어드레스 선택부)

114 : 제2 선택기

120 : 입력 선택기

130 : 1 포트 RAM(비동기식 기억 회로)

140 : 출력 제어부

150 : 출력 선택기

201 : 어드레스 디코더

202 : 어드레스 선택기

210 : 제어 신호 생성부

230 : 2 포트 RAM

300 : 제어 신호 생성부

310 : 출력 제어부

CK : 클록 신호

ADRSX : 커맨드 신호

IA : 현 사이클 어드레스

IA1 : 다음 사이클 어드레스

RDX : 리드 제어 신호

WRX : 라이트 제어 신호

본 발명은 동기식 회로와 비동기식 회로 사이에서 데이터를 버퍼링하는 버퍼 회로 및 그 제어 방법에 관한 것이다. 또한, 동기식 기억 회로와 비동기식 회로 사이에서 데이터 전송을 제어하는 인터페이스 회로 및 그 제어 방법에 관한 것이다.

컴퓨터 시스템에서는 동기식 회로와 비동기식 회로 사이에서 데이터를 버퍼링하는 회로가 이용된다.

예컨대, 화상 처리 시스템에서는, CCD 센서 등으로부터 대량의 화상 데이터를 받아들여, 그 화상 데이터를 처리하는 화상 처리 회로와, 이 처리 종료 데이터를 받아들이는 시스템 호스트로 구성되는 것이 있다. 이 화상 처리 시스템에서는, 화상 처리 회로는 클록 신호에 동기하여 처리 종료 데이터를 전송한다. 한편, 시스템 호스트에는 저소비 전력화, 노이즈 삭감 혹은 제어 신호수의 삭감을 위해, 클록 신호를 출력하지 않은 것이 있다. 즉, 이 시스템 호스트를 포함하는 시스템에서는, 처리 종료 데이터의 전송은 클록과는 비동기인 제어 신호에 의해 전송되게 된다. 이러한 시스템에서는, 동기식 회로인 화상 처리 회로와, 비동기식 회로인 시스템 호스트 사이의 데이터 전송을 원활하게 행하기 위해서 버퍼 회로가 이용된다.

클록 신호에 동기하여 동작하는 동기식 회로와, 그 클록 신호와는 비동기로 동작하는 비동기식 회로 사이에서 데이터 전송을 하는 경우, 예컨대, 특허문헌 1에 기재되어 있는 비동기식 인터페이스(버퍼 회로)가 고안되어 있다.

이 비동기식 인터페이스는 제1 클록에 동기한 회로와 제2 클록에 동기한 회로 사이의 데이터 전송 제어를 하는 회로이다. 이 비동기식 인터페이스는 병렬로 배치된 복수 계통의 버퍼와, 이들 버퍼에 저장된 데이터를 계통마다 선택하는 선택기와, 제1 클록 및 제2 클록을 입력으로 하여, 동기 신호를 생성하는 동기 신호 생성부를 갖고 있다. 이 비동기식 인터페이스에서는 제1 클록에 동기한 회로와, 제2 클록에 동기한 회로 사이의 데이터 전송은 동기 신호에 의해 제어되는 복수 계통의 버퍼를 통하여 이루어진다.

특허문헌 1 : 일본 특허 공개 2000-305895호 공보(도 1)

그러나, 특허문헌 1의 인터페이스에서는, 제1 클록 및 제2 클록을 입력해야 한다. 이 때문에, 전술한 화상 처리 회로와 시스템 호스트와의 관계와 같이, 클록 신호에 동기하여 데이터를 전송하는 동기식 회로와, 클록 신호를 출력하지 않고서 제어 신호만으로 데이터를 전송하는 비동기식 회로 사이의 데이터 전송을 하는 경우에는 특허문헌 1의 인터페이스를 이용할 수 없다.

또한, 시스템 호스트가 클록 신호를 출력했다고 해도, 특허문헌 1의 인터페 이스에서는, 데이터 전송 제어는 라이트 요청과, 요청 응답을 이용한 핸드셰이크 제어가 이용되고 있다. 구체적으로는, 특허문헌 1의 CPU(2)가 메모리(4)에 연속해서 라이트 액세스를 행할 때, 라이트 요청(100)과 함께 데이터 입력(103)을 출력하여, 요청 응답(102)이 활성화될 때까지, 다음 라이트 액세스를 하지 않는다. 전술한 화상 처리 시스템과 같이 대량의 데이터를 연속해서 전송하는 시스템에서는, 라이트 액세스할 곳의 처리가 전송의 요구에 대하여 따라 붙지 않는 경우가 생겨, CPU(2)는 요청 응답이 활성화될 때까지, 대기 상태가 된다. 이러한 핸드셰이크 제어에 있어서 대기 상태의 오버헤드, 데이터 전송에 걸리는 처리 시간에 영향을 미치게 할 우려가 있다.

또한, 시스템 호스트가 클록 신호를 출력하지 않는 경우에는, 리드 제어 신호 및 라이트 제어 신호를 입력으로 하여, 클록 신호를 생성하는 인터페이스를 생각할 수 있다. 예컨대, 리드 제어 신호 및 라이트 제어 신호의 활성 기간의 OR 연산에 의해, 각각의 제어 신호의 활성 기간을 활성 기간으로 한 클록 신호를 생성할 수 있다.

한편, 비동기식 회로는 리드 제어 신호의 활성 기간에서 데이터를 취득하고, 라이트 제어 신호의 활성 기간에서 데이터를 출력한다. 따라서, 데이터에 대한 셋업 타임 및 홀드 타임은 활성 상태에서 비활성 상태로 변화되는 시점을 기준으로 결정되게 된다.

한편, 동기식 회로는 클록 신호의 활성 기간의 종단 엣지(이하, 활성 엣지라고도 함)에 따라서, 리드 액세스에서는 데이터 출력을 시작하고, 라이트 액세스에 서는 데이터를 취득한다. 따라서, 데이터에 대한 셋업 타임 및 홀드 타임은 활성 엣지를 기준으로 결정되게 된다.

상술된 바와 같이 생성된 클록 신호에서는, 리드 제어 신호 및 라이트 제어 신호가 활성 상태에서 비활성 상태로 변화되는 시점과, 클록 신호의 활성 엣지가 일치한 것으로 된다. 이 때문에, 데이터에 대한 셋업 타임 및 홀드 타임을 만족하는 클록 신호로 할 수 있다.

그러나, 리드 액세스는 이하의 문제점이 있다.

리드 액세스에서는, 리드 제어 신호가 활성 상태에서 비활성 상태로 변화되는 시점에서, 비동기 회로는 동기식 회로로부터 출력된 데이터를 받아들인다. 한편, 동기식 회로는 이 시점, 즉, 클록 신호의 종단 엣지에서, 데이터의 갱신을 시작하기 때문에, 이 시점에서 동기식 회로로부터 갱신된 데이터는 출력되지 않고 있다. 이 때문에, 비동기 회로는 갱신된 데이터를 받아들일 수 없게 되어 문제이다.

한편, 라이트 액세스에서는 라이트 제어 신호가 활성 상태에서 비활성 상태로 변화되는 타이밍에 있어서, 비동기 회로 측에서 출력되는 데이터는 확정되어 있다. 이 때문에, 동기식 회로는 클록 신호의 종단 엣지에서, 확정된 데이터를 받아들일 수 있기 때문에 문제는 없다.

본 발명은 이러한 문제점에 감안하여 이루어진 것으로, 특히 화상 처리 시스템과 같이 연속해서 대량의 데이터를 취급하는 시스템에 있어서 동기식 회로와 비동기식 회로 사이에서 데이터를 버퍼링하는 버퍼 회로 및 그 제어 방법을 제공하는 것을 목적으로 한다. 또한, 이 버퍼 회로 및 제어 방법에 이용되는, 동기식 기억 회로와 비동기식 회로 사이에서 데이터 전송을 제어하는 인터페이스 회로 및 그 제어 방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위한 제1 발명에 따른 해결 수단은, 클록 신호의 활성 엣지에 동기하여, 데이터 액세스를 행하는 동기식 회로와, 리드 제어 신호 또는 라이트 제어 신호의 활성 기간에, 리드 액세스 또는 라이트 액세스를 행하는 비동기식 회로 사이에 개재하여, 상기 비동기식 회로가 출력하는 상기 리드 제어 신호 또는 상기 라이트 제어 신호에 따라서, 상기 동기식 회로를 제어하는 인터페이스 회로로서, 상기 리드 제어 신호 및 상기 라이트 제어 신호에 있어서 각각의 활성 기간의 종단 엣지를, 상기 활성 엣지로 한 상기 클록 신호를 생성하는 클록 신호 생성부와, 상기 동기식 회로의 연속되는 액세스 사이클에 있어서, 상기 비동기식 회로로부터 액세스에 대응하는 어드레스인 현 사이클 어드레스와, 상기 현 사이클 어드레스의 다음 액세스 사이클 어드레스인 다음 사이클 어드레스를 생성하는 어드레스 생성부와, 상기 비동기식 회로의 지령에 따라서, 상기 다음 사이클 어드레스 및 상기 현 사이클 어드레스 중 어느 하나를 선택하여 상기 동기식 회로의 어드레스로 하는 제1 어드레스 선택부를 구비하고, 상기 제1 어드레스 선택부는 동기식 회로에 대한 액세스에 대해서, 상기 라이트 액세스의 경우에는, 상기 현 사이클 어드레스를 선택 출력하고, 상기 리드 액세스의 경우에는, 상기 다음 사이클 어드레스를 선택 출력하는 인터페이스 회로이다.

또한, 제1 발명에 따른 다른 해결 수단은, 동기식 회로와, 리드 제어 신호 또는 라이트 제어 신호의 활성 기간에, 리드 액세스 또는 라이트 액세스를 행하는 비동기식 회로와의 사이에 개재되어, 서로의 데이터 전송의 버퍼링을 행하는 데이터 버퍼 회로로서, 상기 비동기식 회로의 제어 신호를 입력으로 하여, 상기 리드 제어 신호 및 라이트 제어 신호에 따라서 클록 신호를 출력하는 인터페이스 회로와 상기 동기식 회로에 동기하여 데이터 액세스를 행하는 동시에, 상기 인터페이스 회로가 출력하는 클록 신호에 동기하여 데이터 액세스를 행하는 동기식 기억 회로를 구비하고, 상기 인터페이스 회로는, 상기 리드 제어 신호 및 상기 라이트 제어 신호에 있어서 각각 활성 기간의 종단 엣지를, 상기 활성 엣지로 한 상기 클록 신호를 생성하는 클록 신호 생성부와, 상기 동기식 회로로의 연속되는 액세스 사이클에 있어서, 상기 비동기식 회로로부터의 액세스에 대응하는 어드레스인 현 사이클 어드레스와, 상기 현 사이클 어드레스의 다음 액세스 사이클의 어드레스인 다음 사이클 어드레스를 생성하는 어드레스 생성부와, 상기 비동기식 기억 회로의 지령에 따라서, 상기 다음 사이클 어드레스 및 상기 현 사이클 어드레스 중 어느 하나를 선택하여, 상기 동기식 기억 회로의 어드레스로 하는 제1 어드레스 선택부를 포함하고, 상기 제1 어드레스 선택부는, 동기식 기억 회로에 대한 액세스에 대해서, 상기 라이트 액세스의 경우에는, 상기 현 사이클 어드레스를 선택 출력하고, 상기 리드 액세스의 경우에는, 상기 다음 사이클 어드레스를 선택 출력하는 데이터 버퍼 회로이다.

본 발명의 인터페이스 회로에서는, 연속되는 리드 액세스를 행하는 경우에, 다음 사이클 어드레스를 출력하는 어드레스 생성부와, 액세스의 종별에 따라서, 동 기식 회로에 출력하는 어드레스를 선택 전환하는 제1 어드레스 선택부를 포함하고 있다. 따라서, 연속되는 리드 액세스를 행하는 경우에는, 현재의 어드레스 대신에, 다음 사이클 어드레스를 동기식 회로에 출력하여, 이것에 대응하는 다음 사이클 데이터의 리드 액세스를 행하고 있다. 이 때문에, 연속되는 리드 액세스에 있어서, 리드 제어 신호가 활성 상태에서 비활성 상태로 변화되는 타이밍에 출력되고 있는 데이터는, 앞의 액세스 사이클에서 다음 사이클 어드레스를 이용하여 갱신된 데이터이다. 즉, 동기식 회로로부터 출력되고 있는 데이터는, 현재 사이클에 있어서 비동기식 회로로부터 출력된 어드레스에 대응하는 데이터가 된다.

이 때문에, 본 발명의 인터페이스 회로에서는, 연속되는 리드 액세스를 행하는 경우에 있어서, 비동기식 회로는 현재의 액세스 사이클에 있어서 어드레스에 대응한 올바른 데이터를 받아들일 수 있다.

또한, 제2 발명에 따른 해결 수단은, 동기식 회로와, 리드 제어 신호 또는 라이트 제어 신호의 활성 기간에, 리드 액세스 또는 라이트 액세스를 행하는 비동기식 회로와의 사이에 개재되어, 서로의 데이터 전송의 버퍼링을 하는 데이터 버퍼 회로로서, 상기 비동기식 회로의 제어 신호를 입력으로 하여, 상기 리드 제어 신호 및 라이트 제어 신호에 따라서 클록 신호를 출력하는 인터페이스 회로와 상기 동기식 회로에 동기하여 데이터 액세스를 행하는 동시에, 상기 인터페이스 회로가 출력하는 클록 신호에 동기하여 데이터 액세스를 행하는 동기식 기억 회로를 구비하고, 상기 동기식 기억 회로는, 라이트 액세스에 이용하는 라이트 어드레스 입력 및 리드 액세스에 이용하는 리드 어드레스 입력을 별개로 구비하는 동기식 듀얼 포트 기 억 회로이며, 상기 인터페이스 회로는, 상기 리드 제어 신호 및 상기 라이트 제어 신호에 있어서 각각 활성 기간의 종단 엣지를, 상기 활성 엣지로 한 상기 클록 신호를 생성하는 클록 신호 생성부와, 상기 동기식 회로로의 연속되는 액세스 사이클에 있어서, 상기 비동기식 회로로부터의 액세스에 대응하는 어드레스인 현 사이클 어드레스와, 상기 현 사이클 어드레스의 다음 액세스 사이클의 어드레스인 다음 사이클 어드레스를 생성하는 어드레스 생성부를 포함하며, 상기 동기식 듀얼 포트 기억 회로에 있어서, 상기 라이트 어드레스 입력에는, 상기 현 사이클 어드레스가 입력되고, 상기 리드 어드레스 입력에는, 상기 다음 사이클 어드레스가 입력된 데이터 버퍼 회로이다.

본 발명의 데이터 버퍼 회로에서는, 라이트 액세스에 이용하는 현 사이클 어드레스 및 리드 액세스에 이용하는 다음 사이클 어드레스는, 동기식 듀얼 포트 기억 회로의 별개의 어드레스 입력, 즉, 라이트 어드레스 입력 및 리드 어드레스 입력에 각각 입력되고 있다. 이 때문에, 제1 발명에서는, 필요했었던, 라이트 액세스 및 리드 액세스에 있어서의 어드레스를 전환하기 위한 선택기를 필요로 하지 않는다. 이 때문에, 제1 발명에 비하여, 간단한 회로 구성의 데이터 버퍼 회로로 할 수 있다.

또한, 제3 발명에 따른 해결 수단은, 동기식 회로와, 리드 제어 신호 또는 라이트 제어 신호의 활성 기간에, 리드 액세스 또는 라이트 액세스를 행하는 비동기식 회로 사이에 개재되어, 서로의 데이터 전송 버퍼링을 하는 데이터 버퍼 회로로서, 상기 비동기식 회로의 제어 신호를 입력으로 하여, 상기 리드 제어 신호 및 라이트 제어 신호에 따라서 클록 신호를 출력하는 인터페이스 회로와 상기 동기식 회로에 동기하여 데이터 액세스를 행하는 동시에, 상기 인터페이스 회로가 출력하는 클록 신호에 동기하여 데이터 액세스를 행하는 동기식 기억 회로를 구비하고, 상기 동기식 기억 회로는, 그 활성 엣지에서 라이트 액세스가 이루어지는 라이트 클록 신호와, 그 활성 엣지에서 리드 액세스가 이루어지는 리드 클록 신호를 각각 개별로 입력하는 동기식 듀얼 포트 기억 회로이며, 상기 인터페이스 회로는, 상기 동기식 듀얼 포트 기억 회로에 있어서, 상기 라이트 클록 신호의 활성 엣지의 시점은, 상기 비동기 회로의 상기 라이트 제어 신호가 활성 상태에서 비활성 상태로 천이하는 시점과 일치하여 이루어지고, 상기 리드 클록 신호의 활성 엣지의 시점은, 상기 비동기 회로의 상기 리드 제어 신호가 비활성 상태에서 활성 상태로 천이하는 시점과 일치하여 이루어지는 형태로 상기 라이트 클록 신호 및 상기 리드 클록 신호를 생성하는 데이터 버퍼 회로이다.

본 발명의 데이터 버퍼 회로에서는, 전술의 회로 구성을 갖고 있다. 즉, 리드 액세스에서는, 리드 제어 신호가 비활성 상태에서 활성 상태로 천이하는 시점에서, 데이터는 갱신되기 시작한다. 이 때문에, 리드 제어 신호가 활성 상태에서 비활성 상태로 천이하는 시점에서는, 비동기식 회로는 갱신된 데이터를 받아들일 수 있게 된다.

또한, 라이트 액세스에서는, 라이트 제어 신호가 활성 상태에서 비활성 상태로 천이하는 시점에서는, 확정된 데이터가 출력되고 있기 때문에, 동기식 기억 회로에 기록할 수 있다.

이 때문에, 각각의 포트에 입력되는 어드레스는 동일한 것을 이용할 수 있어, 어드레스를 생성하기 위한 회로를 생략할 수 있기 때문에, 보다 간단한 데이터 버퍼 회로로 할 수 있다.

본 발명의 실시예에 따른 데이터 버퍼 회로 및 인터페이스 회로에 대해서 도 1∼도 11을 참조하여 설명한다.

실시예 1

클록 신호에 동기하여 동작하는 동기식 회로와, 클록 신호에는 비동기로 동작하는 비동기식 회로와, 동기식 회로 및 비동기식 회로의 사이에 개재하는 데이터 버퍼 회로를 포함하는 장치의 일례로서, 화상을 받아들여, 화상 처리하여, 화상 표시나 보존을 하는 화상 입출력 시스템(1)을 도 1에 도시한다. 이 화상 입출력 시스템(1)은 화상을 받아들여, 화상 데이터를 출력하는 CCD 센서(3)와, 화상 데이터를 화상 처리하여, 화상 처리된 처리 종료 데이터를 출력하는 화상 처리 시스템(1A)과, 처리 종료 데이터의 표시나 보존 등을 하는 메인 시스템(2)을 포함하고 있다.

이 중 화상 처리 시스템(1A)은 CCD 센서(3)로부터 출력된 화상 데이터를 입력으로 하여, 화상 보정 등의 화상 처리를 행하는 화상 처리 회로(11)와, 화상 처리에 이용하는 각종 파라메터나 받아들인 화상 데이터를 저장하는 동기식 메모리(12)와, 처리 종료 데이터(PD)를 저장하는 데이터 버퍼 회로(10)를 포함하고 있다. 또한, 화상 처리 회로(11), 동기식 메모리(12) 및 데이터 버퍼 회로(10)는 서로 클록 신호(CK)에 동기한 제어 신호로 제어되는 클록 동기 버스(BC)를 통해 접속되어 있다.

또한, 메인 시스템(2)은 마이크로 컴퓨터의 CPU인 시스템 호스트(13)와, 처리 종료 데이터(SD)의 저장 등에 이용되는 비동기식 메모리(14)를 포함하고 있다. 또한, 시스템 호스트(13)와, 비동기식 메모리(14)는 클록 신호(CK)와는 비동기로 제어되는 클록 비동기 버스(BA)를 통해 접속되어 있다.

또한, 메인 시스템(2)과 화상 처리 시스템(1A) 사이에는 클록 비동기 버스(BA), 데이터 버퍼 회로(10), 클록 동기 버스(BC)가 이 순서로 접속되어 있다. 데이터 버퍼 회로(10)는 클록 비동기 버스(BA) 및 클록 동기 버스(BC) 사이의 데이터 전송 제어를 하고 있다. 이 때문에, 화상 처리 시스템(1A)에서는, 클록 동기 버스(BC)에 출력된 처리 종료 데이터(PD) 등을, 데이터 버퍼 회로(10)를 통해, 클록 비동기 버스(BA)에 출력할 수 있다. 반대로, 클록 비동기 버스(BA)에 출력된 데이터를, 데이터 버퍼 회로(10)를 통해, 클록 동기 버스(BC)에 출력할 수도 있다.

이어서, 데이터 버퍼 회로(10)에 대해서, 도 2∼도 9를 참조하여 설명한다. 이 데이터 버퍼 회로(10)는 도 2에 도시한 바와 같이, 클록 신호(CK)에 동기하여 동작하는 1 포트 RAM(130)(동기식 기억 회로)과, 인터페이스 회로(15)(파선부)로 구성되고 있다.

또한, 인터페이스 회로(15)는 메인 시스템(2)(비동기식 회로)의 제어 신호를 입력으로 하여, 클록 신호(CK)에 동기한 제어 신호를 출력하는 제어 신호 생성부(110)(클록 신호 생성부)와, 선택 신호(ISEL)에 따라서, 제어 신호 생성부(110)에서 생성한 제어 신호 및 화상 처리 시스템(1A)으로부터의 제어 신호를 선택 출력하는 입력 선택기(120)를 포함하고 있다. 또한, 이 데이터 버퍼 회로(10)는 1 포트 RAM(130)의 연속되는 액세스에 있어서, 메인 시스템(2)으로부터의 액세스에 대응하는 어드레스인 현 사이클 어드레스(IA)(14:0)와, 현 사이클 어드레스(IA)(14:0)의 어드레스인 다음 사이클 어드레스(IA1)(14:0)를 생성하는 어드레스 생성부(100)와, 1 포트 RAM(130)으로부터 출력되는 데이터 신호(DO)(15:0) 및 현 사이클 어드레스(IA)(14:0) 중 어느 하나를 선택 출력하는 출력 선택기(150)와, 출력 선택기(150)의 출력을 제어하는 출력 제어부(140)를 포함하고 있다.

한편, 어드레스 생성부(100) 및 제어 신호 생성부(110)는 메인 시스템(2)에, 클록 비동기 버스(BA)를 통해 접속되어 있다. 또한, 입력 선택기(120) 및 출력 제어부(140)는 화상 처리 시스템(1A)에, 클록 동기 버스(BC)를 통해 접속되어 있다.

어드레스 생성부(100)에서는, 클록 비동기 버스(BA)의 각 신호, 즉, 16비트 길이의 데이터 신호(EDI)(15:0), 칩 선택 신호(CSX), 리드 제어 신호(RDX), 라이트 제어 신호(WRX) 및 어드레스 신호 중의 1 비트인 커맨드 신호(ADRSX)에 따라서, 현재의 액세스에서 이용되는 현 사이클 어드레스(IA)(14:0) 및 다음 사이클 어드레스(IA1)(14:0)가 생성된다.

또한, 어드레스 생성부(100)에 관해서, 도 3을 참조하여 상세히 설명한다. 이 어드레스 생성부(100)는 2 입력 선택기(101), OR 게이트(102), AND 게이트(103), 15비트 길이의 어드레스 레지스터(ADRSR) 및 입력에 대하여 1을 가산하여 출력하는 공지의 15비트 길이의 인크리멘터(105)를 포함하고 있다.

어드레스 레지스터(ADRSR)는 15비트 길이의 현 사이클 어드레스(IA)(14:0)를 유지하여 출력하고 있다. 또한, 인크리멘터(105)는 어드레스 레지스터(ADRSR)의 출 력인 현 사이클 어드레스(IA)(14:0)를 입력으로 하여, 이것에 하나 가산한 15비트 길이의 다음 사이클 어드레스(IA1)(14:0)를 출력한다. 또한, 2 입력 선택기(101)는 커맨드 신호(ADRSX)에 따라서, 다음 사이클 어드레스(IA1)(14:0) 및 메인 시스템(2)으로부터 출력된 16비트 길이 중 하위 15비트인 데이터 신호(DI)(14:0) 중 어느 하나를 선택하여, 출력한다. 구체적으로는 커맨드 신호(ADRSX)가 하이 레벨일 때, 다음 사이클 어드레스(IA1)(14:0)가 출력되고, 커맨드 신호(ADRSX)가 로우 레벨일 때, 데이터 신호(DI)(14:0)가 출력된다. 이 2 입력 선택기(101)의 출력은 어드레스 레지스터(ADRSR)의 D 입력에 접속되어 있다.

어드레스 레지스터(ADRSR)의 EN 입력은 칩 선택 신호(CSX)에 접속되어 있다. 따라서, 칩 선택 신호(CSX)가 로우 레벨인 경우에는 어드레스 레지스터(ADRSR)가 갱신된다.

어드레스 레지스터(ADRSR)의 클록 입력(CK)은 라이트 제어 신호(WRX), 리드 제어 신호(RDX) 및 커맨드 신호(ADRSX)를 입력으로 하여, OR 게이트(102) 및 AND 게이트(103)가 조합 논리로 생성되고 있다.

커맨드 신호(ADRSX)가 하이 레벨인 경우, 라이트 제어 신호(WRX) 또는 리드 제어 신호(RDX)가 로우 레벨로 변화되면, 클록 입력(DCK)은 로우 레벨이 된다. 즉, 라이트 제어 신호(WRX) 및 리드 제어 신호(RDX)의 상승 엣지 중 어느 하나의 타이밍에서 클록 입력(DCK)의 상승 엣지가 발생한다. 또한, 어드레스 레지스터(ADRSR)의 D 입력은 다음 사이클 어드레스(IA1)(14:0)가 입력되고 있다. 이 때문에, 현 사이클 어드레스(IA)(14:0)는 리드 제어 신호(RDX) 및 라이트 제어 신호(WRX) 중 어 느 하나의 상승 엣지에서 하나 가산되어 갱신된다.

한편, 커맨드 신호(ADRSX)가 로우 레벨인 경우, 라이트 제어 신호(WRX)가 로우 레벨로 변화시키면, 어드레스 초기화 커맨드(CMA)(초기화 지령)가 발행되어, 어드레스 레지스터(ADRSR)의 내용이 데이터 신호(DI)(14:0)의 내용에 재기록된다.

즉, 어드레스 초기화 커맨드(CMA)가 발행되면, 어드레스 레지스터(ADRSR)의 클록 입력(DCK)은 로우 레벨이 되어, 라이트 제어 신호(WRX)의 상승 엣지의 타이밍에서 클록 입력(DCK)이 상승한다. 또한, 어드레스 레지스터(ADRSR)의 D 입력에는 데이터 신호(DI)(14:0)가 입력되고 있다. 이 때문에, 현 사이클 어드레스(IA)(14:0)는 라이트 제어 신호(WRX)의 상승 엣지에서, 데이터 신호(DI)(14:0)의 내용으로 갱신된다.

데이터 버퍼 회로(10)에서는, 1 포트 RAM(130)에 대한 연속 액세스에 대해서, 최초의 사이클에 있어서, 데이터 신호(DI)(14:0)의 내용으로 초기 어드레스를 설정하고, 다음 사이클 이후에는 현재의 값에 하나 가산한 값으로 연속해서 갱신함으로써, 연속 액세스에 필요한 어드레스 신호가 생성된다.

도 2로 되돌아가, 제어 신호 생성부(110)에서는, 칩 선택 신호(CSX), 리드 제어 신호(RDX) 및 라이트 제어 신호(WRX)에 따라서, 클록 신호(SCK), 라이트 인에이블 신호(SWE) 및 금지 신호(SIH)가 생성된다. 한편, 데이터 신호(SDI)(15:0)는 클록 비동기 버스(BA)의 16비트 길이의 데이터 신호(EDI)(15:0)가 스루 출력(through-out)된다. 또한, 1 포트 RAM(130)에 대한 액세스의 종별에 따라서, 현 사이클 어드레스(IA)(14:0) 및 다음 사이클 어드레스(IA1)(14:0) 중 어느 하나가, 제 어 15비트 길이의 어드레스 신호(SAD)(14:0)에 선택 출력된다.

또한, 제어 신호 생성부(110)에 관해서 도 4 및 도 5를 참조하여 상세히 설명한다. 이 제어 신호 생성부(110)는 어드레스 디코더(111)와, D 플립플롭(112)과, 제1 선택기(113)와, 제2 선택기(114)와, 어드레스 디코더(115)와, AND 게이트(116)를 포함하며, 라이트 인에이블 신호(SWE), 어드레스 신호(SAD)(14:0), 데이터 신호(SDI)(15:0), 금지 신호(SIH) 및 클록 신호(SCK)를 생성한다.

여기서, 이하의 설명을 위해, 메인 시스템(2) 및 데이터 버퍼 회로(10)의 어드레스 배치에 관해서 도 5를 참조하여 설명한다. 데이터 버퍼 회로(10)는 메인 시스템(2)의 16비트의 어드레스를 이용하여 액세스된다. 메인 시스템(2)의 어드레스 중, 최상위 비트는 커맨드 신호(ADRSX)에 할당되고, 그 밖의 15비트는 데이터 버퍼 회로(10)에 포함되는 RAM 영역 및 레지스터 영역의 어드레스에 맵핑되고 있다. 즉, 데이터 버퍼 회로(10)는 15비트의 어드레스 공간을 갖게 된다.

구체적으로는, 메인 시스템(2)의 16비트의 어드레스 공간(0000H∼FFFFH) 중, 0000H∼7FFFH 번지는 커맨드 신호(ADRSX)를 로우 레벨로 하기 위한 커맨드 영역에, 8000H∼BFFFH 번지는 RAM 영역에, C000H∼FFFFH는 레지스터 영역에 할당되어 있다.

또한, 레지스터 영역 중, C000H 번지에는 제어 레지스터(CR0)가 할당되어 있다.

도 4로 되돌아가, 제어 레지스터(CR0)는 어드레스 디코더(111)와, D 플립플롭(112)으로 구성된다.

어드레스 디코더(111)에서는, 현 사이클 어드레스(IA)(14:0)가 어드레스 입 력 단자(AIN)에, 칩 선택 신호(CSX)가 인에이블 단자(EN)에 입력되어, 현 사이클 어드레스(IA)(14:0)의 디코드가 이루어진다. 구체적으로는, 칩 선택 신호(CSX)가 로우 레벨 또 현 사이클 어드레스(IA)(14:0)가 7FF0H에 일치하는 경우에, 출력 단자(OUT)에서 로우 레벨이 출력된다. 또한, D 플립플롭(112)에서는, 데이터 신호(DI)(0)(데이터 신호(DI)(15:0)의 비트 0)가 데이터 입력 단자(D)에, 어드레스 디코더(111)의 출력이 인에이블 단자(EN)에, 라이트 제어 신호(WRX)가 클록 단자(CK)에 입력되고 있다. D 플립플롭(112)에서는, 인에이블 단자(EN)에의 입력이 로우 레벨인 경우, 클록 단자(CK)에 입력되는 신호의 상승 엣지에 있어서, 데이터 입력 단자(D)에 입력되고 있는 신호 레벨이 유지되어, 출력 단자(Q)에 출력된다. 따라서, 이 데이터 버퍼 회로(10)의 제어 레지스터(CR0)에 대하여 라이트 액세스한 데이터의 최하위 비트가 유지되어, 라이트 인에이블 신호(SWE)로서 출력된다.

제1 선택기(113)에서는, SEL에 입력된 라이트 인에이블 신호(SWE)에 따라서, 입력 단자(IN1)에 입력된 현 사이클 어드레스(IA)(14:0) 및 입력 단자(IN2)에 입력된 다음 사이클 어드레스(IA1)(14:0) 중 어느 하나가 OUT에 선택 출력된다. 구체적으로는, 라이트 인에이블 신호(SWE)가 로우 레벨(라이트 액세스)인 경우는 현 사이클 어드레스(IA)(14:0)가 선택 출력되고, 라이트 인에이블 신호(SWE)가 하이 레벨(리드 액세스)인 경우는 다음 사이클 어드레스(IA1)(14:0)가 선택 출력된다.

제2 선택기(114)에서는, SEL에 입력된 커맨드 신호(ADRSX)에 따라서, IN1에 입력된 제1 선택기(113)의 출력 및 IN2에 입력된 데이터 신호(EDI)(15:0)의 하위 15비트 중 어느 하나가 OUT에 선택 출력된다. 구체적으로는, 커맨드 신호(ADRSX)가 로우 레벨인 경우는 데이터 신호 EDI(15:0)가 선택 출력되고, 커맨드 신호(ADRSX)가 하이 레벨인 경우는 제1 선택기(113)의 출력이 선택 출력된다.

따라서, 커맨드 신호(ADRSX)가 로우 레벨인 경우는, 데이터 신호(EDI)(15:0)의 하위 15비트가, 어드레스 신호(SAD)(14:0)에 출력된다. 한편, 커맨드 신호(ADRSX)가 하이 레벨인 경우는 라이트 액세스에서는 현 사이클 어드레스(IA)(14:0)가, 리드 액세스에서는 다음 사이클 어드레스(IA1)(14:0)가, 어드레스 신호(SAD)(14:0)에 출력된다.

어드레스 디코더(115)에서는 칩 선택 신호(CSX)가 EN 단자에, 어드레스 신호(SAD)(14:0)가 AIN 단자에 입력되어, 어드레스 신호(SAD)(14:0)의 디코드가 이루어진다. 칩 선택 신호(CSX)가 로우 레벨 또 어드레스 신호(SAD)(14:0)가 RAM 영역의 어드레스치를 취하는 경우에, 출력 단자(OUT)에서부터 로우 레벨이 금지 신호(SIH)로 출력된다.

AND 게이트(116)에서는, 라이트 제어 신호(WRX )및 리드 제어 신호(RDX)가 입력되어, 그 논리곱이 클록 신호(SCK)에 출력된다. 즉, 클록 신호(SCK)에 있어서의 로우 레벨 기간은, 라이트 제어 신호(WRX) 및 리드 제어 신호(RDX)의 로우 레벨의 기간을 합한 것으로 된다. 또한, 라이트 제어 신호(WRX) 및 리드 제어 신호(RDX) 에 있어서 활성 기간은 로우 레벨의 기간이기 때문에, 활성 기간에 있어서 종단 엣지는 상승 엣지가 된다. 또한, 클록 신호(SCK)의 상승 엣지에서 1 포트 RAM(130)은 동작하기 때문에, 클록 신호(SCK)의 상승 엣지가 활성 엣지가 된다. 즉, 상승 엣지를 활성 엣지로 하는 클록 신호(SCK)는 라이트 제어 신호(WRX) 및 리드 제어 신호(RDX)의 각각 활성 기간의 종단 엣지를 더불어 갖는 활성 엣지를 갖고 있다.

도 2로 되돌아가, 입력 선택기(120)에서는, 선택 신호(ISEL)에 따라서, 어드레스 신호(SAD)(14:0), 데이터 신호(SDI)(15:0), 클록 신호(SCK), 라이트 인에이블 신호(SWE) 및 금지 신호(SIH)로 이루어지는 그룹, 및 클록 동기 버스(BC)의 어드레스 신호(IAD)(14:0), 데이터 신호(IDI)(15:0), 클록 신호(ICK), 라이트 인에이블 신호(IWE) 및 금지 신호(IIH)로 이루어지는 그룹 중 어느 하나가 선택되어 출력된다. 구체적으로는, 선택 신호(ISEL)가 로우 레벨인 경우는 전술한 그룹 중 전자의 그룹이 선택 출력되고, 선택 신호(ISEL)가 하이 레벨인 경우는 후자의 그룹이 선택 출력된다.

또한, 1 포트 RAM(130)은 어드레스, 데이터, 제어 신호로 이루어지는 1조의 포트를 갖는 공지의 RAM이다. 이 1 포트 RAM(130)에서는 어드레스 신호(AD)(14:0), 클록 신호(CK), 라이트 인에이블 신호(WE) 및 금지 신호(IH)가 입력된다. 리드 액세스(라이트 인에이블 신호(WE)가 하이 레벨)인 경우에는 전술한 것에 더하여 데이터 신호(DI)(15:0)가 입력되고, 라이트 액세스(라이트 인에이블 신호(WE)가 로우 레벨)인 경우에는 데이터 신호(DO)가 출력된다. 이 1 포트 RAM(130)로서는 클록 신호(CK)의 상승 엣지에 따라서, 리드 액세스에서는 데이터 신호(DO)(15:0)의 출력이 시작되고, 라이트 액세스에서는, 데이터 신호(DI)(15:0)가 받아들여진다.

또한, 출력 선택기(150)에서는, 커맨드 신호(ADRSX)에 따라서, 1 포트 RAM(130)로부터 출력되는 데이터 신호(DO)(15:0) 및 현 사이클 어드레스(IA)(14:0) 중 하나가 선택 출력된다. 구체적으로는, 커맨드 신호(ADRSX)가 하이 레벨인 경우는 데이터 신호(DO)(l5:0)가 출력되고, 로우 레벨인 경우는 현 사이클 어드레스(IA)(14:0)가 출력된다.

또한, 출력 제어부(140)에서는, 클록 비동기 버스(BA) 및 클록 동기 버스(BC) 에 대한 3 스테이트 출력 제어가 이루어진다. 이 출력 제어부(140)는 도시되지 않지만, 공지의 3 스테이트 출력 버퍼 및 조합 회로로 구성되어 있다. 클록 비동기 버스(BA)에 대해서는, 칩 선택 신호(CSX) 및 리드 제어 신호(RDX)에 따라서, 데이터 신호(EDO)가 3 스테이트 제어된다. 또한, 클록 동기 버스(BC)에 대해서는 클록 신호(ICK), 라이트 인에이블 신호(IWE) 및 금지 신호(IIH)에 따라서, 데이터 신호(IDO)가 3 스테이트 제어된다.

따라서, 메인 시스템(2)은 칩 선택 신호(CSX) 및 리드 제어 신호(RDX)를 로우 레벨로 함으로써, 출력 선택기(150)의 출력을 독출할 수 있다.

한편, 화상 처리 시스템(1A)에서는, 데이터 버퍼 회로(10)에 대하여, 화상 처리 시스템(1A) 및 메인 시스템(2) 중 어느 한 쪽의 시스템만이 액세스하도록 배타 제어되고 있다. 이 배타 제어에서는, 어느 쪽의 시스템이 데이터 버퍼 회로(10)에 대하여 액세스하고 있는 것인지를 나타내는 식별 신호(도시되지 않음)가 생성된다. 이 식별 신호는 화상 처리 시스템(1A)이 데이터 버퍼 회로(10)에 액세스하고 있는 경우는 하이 레벨로 되고, 메인 시스템(2)이 데이터 버퍼 회로(10)에 액세스하고 있는 경우는 로우 레벨로 된다. 입력 선택기(120)에서는, 이 식별 신호를 선택 신호(ISEL)에 이용하고 있다. 이 때문에, 입력 선택기(120)에서는, 데이터 버퍼 회로(10)에 대하여 액세스하고 있는 시스템의 제어 신호의 그룹이 선택 출력되게 된다.

이어서, 이하에 데이터 버퍼 회로(10)에 대한 어드레스 초기화 커맨드(CMA)(초기화 지령) 및 어드레스 모니터 커맨드(CMM)(모니터 지령)에 관해서 설명한다.

한편, 이하에서는, 단순히 리드 액세스 또는 라이트 액세스로 되어 있는 경우는, 메인 시스템(2)으로부터 데이터 버퍼 회로(10)에 대한 액세스를 가리킨다.

실시예 1에 따른 데이터 버퍼 회로(10)에서는, 메인 시스템(2)으로부터 1 포트 RAM(130)에 직접 어드레스를 지정하여, 액세스를 할 수는 없다. 1 포트 RAM(130)에 대한 액세스를 위한 어드레스를 지정하는 것은 어드레스 레지스터(ADRSR)를 통해 간접적으로 이루어진다. 따라서, 1 포트 RAM(130)에 대한 액세스에 앞서서, 어드레스 레지스터(ADRSR)의 설정을 할 필요가 있다. 어드레스 레지스터(ADRSR)의 설정은 어드레스 초기화 커맨드(CMA)(초기화 지령)를 발행하여 행한다. 상술한 바와 같이, 어드레스 초기화 커맨드(CMA)는 커맨드 신호(ADRSX)를 로우 레벨로 한 뒤에, 설정치를 라이트 액세스함으로써 발행된다. 본 실시예 1에서는, 16비트 길이의 메인 시스템(2)의 어드레스 신호 중 최상위 비트가 커맨드 신호(ADRSX)에 할당되고 있다(도 5 참조). 따라서, 메인 시스템(2)의 어드레스 0000H∼7FFFH 중 어느 한 어드레스에, 설정치의 데이터로 라이트 액세스를 실행하면, 어드레스 초기화 커맨드(CMA)가 발행되어, 어드레스 레지스터(ADRSR)가 설정치로 설정된다.

또한, 커맨드 신호(ADRSX)를 로우 레벨로 한 뒤에, 리드 액세스를 실행하면, 어드레스 모니터 커맨드(CMM)(모니터 지령)가 발행된다. 이 어드레스 모니터 커맨드(CMM)가 발행되면, 현 사이클 어드레스(IA)(14:0)가, 출력 선택기(150) 및 출력 제어부(140)를 통해, 데이터 신호(EDO)(15:0)에 출력된다. 메인 시스템(2)에서는, 이 어드레스 모니터 커맨드(CMM)를 발행하여, 현 사이클 어드레스(IA)(14:0)의 값을 모니터할 수 있다. 또한, 이 때, OR 게이트(102)(어드레스 갱신 억제부)에서는, 커맨드 신호(ADRSX)의 반전 논리와 리드 제어 신호(RDX)로 논리 OR을 취하고 있기 때문에, 리드 제어 신호(RDX)가 로우 레벨로 되더라도, 어드레스 레지스터(ADRSR)의 클록은 변화되지 않는다. 즉, OR 게이트(102)에서는, 어드레스 모니터 커맨드(CMM)의 발행에 의한 어드레스 레지스터(ADRSR)의 갱신이 억제되고 있다. 따라서, 어드레스 레지스터(ADRSR)는 어드레스 모니터 커맨드(CMM) 발행에 의한 영향을 받는 일은 없다.

한편, 본 실시예 1에서는, 메인 시스템(2)의 어드레스 신호 중 최상위 비트를 커맨드 신호(ADRSX)에 할당한 경우를 예시했지만, 예컨대, 메인 시스템(2)의 어드레스 신호가, 1 포트 RAM(130)의 어드레스 공간에 포함되는 소정의 값 또는 소정의 범위를 나타낸 때 발생하는 신호를 생성하여, 이것을 커맨드 신호(ADRSX)로 하여도 좋다. 다만, 이 경우에는 커맨드 신호(ADRSX)를 생성하는 디코드 회로가 필요하며, 1 포트 RAM(130)에 있어서, 소정의 값 또는 소정의 범위의 어드레스에 대응한 부분은 사용할 수 없기 때문에, 실시예 1의 구성으로 한 쪽이 바람직하다.

이어서, 데이터 버퍼 회로(10)의 동작 파형에 관해서 도 6을 참조하여 설명한다. 한편, 화상 처리 시스템(1A)으로부터의 1 포트 RAM(130)에 대한 액세스에 대 해서는 동기식 제어 신호를 이용한 공지의 액세스 방법과 마찬가지이기 때문에, 그 설명을 생략한다.

도 6에 나타내어진 파형은 클록 신호(CK)의 상승 근방을 경계로 하여 구간 T0∼T9로 분할되어 나타내어져 있다. 이 중, 구간 T0∼T4는 리드 액세스인 경우의 동작 파형이며, 구간 T5∼T9는 라이트 액세스인 경우의 동작 파형이다.

우선, 리드 액세스인 경우의 동작 파형에 관해서 설명한다.

구간 T0에 있어서, 데이터 버퍼 회로(10)에서는, 커맨드 신호(ADRSX), 칩 선택 신호(CSX) 및 라이트 제어 신호(WRX)에 모두 로우 레벨이 입력되는 동시에, 데이터 신호(DI)(15:0)에 제어 레지스터(CR0)의 어드레스치 C000H가 입력된다. 이 때문에, 어드레스 초기화 커맨드(CMA)가 발행되어, 현 사이클 어드레스(IA)(l4:0)에는 어드레스치 C000H가 셋트된다.

구간 T1에 있어서, 데이터 버퍼 회로(10)에서는, 칩 선택 신호(CSX) 및 라이트 제어 신호(WRX)에 모두 로우 레벨이 입력되는 동시에, 데이터 신호(DI)(15:0)에 READ 커맨드(01H)가 입력된다. 이 때문에, 데이터 버퍼 회로(10)는 리드 액세스의 상태가 되어, 라이트 인에이블 신호(SWE)(WE)가 하이 레벨로 셋트된다.

구간 T2에 있어서, 데이터 버퍼 회로(10)에서는, 커맨드 신호(ADRSX), 칩 선택 신호(CSX) 및 라이트 제어 신호(WRX)에 모두 로우 레벨이 입력되는 동시에, 데이터 신호(DI)(15:0)에 초기 어드레스인 어드레스(RA0)가 입력된다. 이 때문에, 어드레스 초기화 커맨드(CMA)가 발행되어, 1 포트 RAM(130)에서는, 어드레스 신호(AD)(14:0)에, 어드레스(RA0)가 입력된다. 또한, 클록 신호(CK)의 상승 엣지에 있 어서, 어드레스(RA0)에 대응하는 데이터(RA0D)의 리드 액세스가 시작된다.

또한, 현 사이클 어드레스(IA)(14:0)에 RAM 영역 어드레스인 어드레스(RA0)가 셋트되고, 이에 따라서 다음 사이클 어드레스(IA1)(14:0)에는 RA0의 다음 어드레스인 RA1이 출력된다.

구간 T3에 있어서, 데이터 버퍼 회로(10)에서는, 칩 선택 신호(CSX) 및 리드 제어 신호(RDX)에 모두 로우 레벨이 입력된다. 이 때문에, 데이터 버퍼 회로(10)에서는, 구간 T2에 리드 액세스가 시작된 데이터(RA0D)가 출력된다.

또한, 커맨드 신호(ADRSX) 및 라이트 인에이블 신호(SWE)가 모두 하이 레벨이기 때문에, 1 포트 RAM(130)에서는 어드레스 신호(AD)에, 다음 사이클 어드레스(IA1)(14:0)의 값, 즉, 어드레스(RA1)가 입력된다.

또한, 클록 신호(CK)의 상승 엣지에 있어서, 어드레스(RA1)에 대응하는 데이터(RA1D)의 리드 액세스가 시작된다. 또한, 현 사이클 어드레스(IA)(14:0)에 RAM 영역 어드레스인 어드레스(RA1)가 셋트되고, 이에 따라서 다음 사이클 어드레스(IA1)(14:0)에는 어드레스(RA1)의 다음 사이클 어드레스인 어드레스(RA2)가 출력된다.

구간 T4에 있어서, 칩 선택 신호(CSX) 및 리드 제어 신호(RDX)에 모두 로우 레벨이 입력된다. 이 때문에, 데이터 버퍼 회로(10)에서는, 구간 T2에 리드 액세스가 시작된 데이터(RA1D)가 출력된다.

또한, 커맨드 신호(ADRSX) 및 라이트 인에이블 신호(SWE)가 모두 하이 레벨이기 때문에, 1 포트 RAM(130)에서는, 어드레스 신호(AD)에, 다음 사이클 어드레스 (IA1)(14:0)의 값, 즉 어드레스(RA2)가 입력된다.

또한, 클록 신호(CK)의 상승 엣지에 있어서, 어드레스(RA2)에 대응하는 데이터(RA2D)의 리드 액세스가 시작된다. 또한, 현 사이클 어드레스(IA)(14:0)에 RAM 영역 어드레스인 어드레스(RA2)가 셋트되고, 이에 따라서 다음 사이클 어드레스(IA1)(14:0)에는 RA2의 다음 어드레스인 RA3이 출력된다.

본 실시예 1에 따른 데이터 버퍼 회로(10)에서는, 이와 같이 연속되는 리드 액세스를 행하는 경우에는, 메인 시스템(2)이 출력하는 어드레스 대신에, 다음 사이클 어드레스(IA1)(14:0)를 1 포트 RAM(130)에 출력하여, 데이터의 리드 액세스를 행하고 있다. 예컨대 구간 T4에 있어서, 리드 제어 신호(RDX)가 하이 레벨(비활성 상태)에서 로우 레벨(활성 상태)로 변화되는 타이밍에 출력되고 있는 데이터는, 구간 T3에, IA1(14:0)로부터 출력된 어드레스(RA1)를 이용하여, 리드 액세스한 데이터(RA1D)이다.

계속해서, 라이트 액세스의 경우의 동작 파형에 관해서 설명한다.

구간 T5에 있어서, 데이터 버퍼 회로(10)에서는, 커맨드 신호(ADRSX), 칩 선택 신호(CSX) 및 라이트 제어 신호(WRX)에 모두 로우 레벨이 입력되는 동시에, 데이터 신호(DI)(15:0)에 제어 레지스터(CR0)의 어드레스치 C000H가 입력된다. 이 때문에, 어드레스 초기화 커맨드(CMA)가 발행되어, 현 사이클 어드레스(IA)(14:0)에는 어드레스치 C000H가 셋트된다.

한편, 구간 T4에 있어서, 리드 액세스가 시작된 RA2D는 1 포트 RAM(130)으로부터는 출력되고 있지만, 메인 시스템(2)에 출력되지는 않는다.

구간 T6에 있어서, 데이터 버퍼 회로(10)에서는, 칩 선택 신호(CSX) 및 라이트 제어 신호(WRX)에 모두 로우 레벨이 입력되는 동시에, 데이터 신호(DI)(15:0)에 WRITE 커맨드(00H)가 입력된다. 이 때문에, 데이터 버퍼 회로(10)는 라이트 액세스 상태가 되어, 라이트 인에이블 신호(SWE)(WE)가 로우 레벨로 셋트된다.

구간 T7에 있어서, 데이터 버퍼 회로(10)에서는, 커맨드 신호(ADRSX), 칩 선택 신호(CSX) 및 라이트 제어 신호(WRX)에 모두 로우 레벨이 입력되는 동시에, 데이터 신호(DI)(15:0)에 어드레스(RA5)가 입력된다. 이 때문에, 어드레스 초기화 커맨드(CMA)가 발행되어, 1 포트 RAM(130)에서는, 어드레스 신호 AD(14:0)에, 어드레스(RA5)가 입력된다.

또한, 현 사이클 어드레스(IA)(14:0)에 초기 어드레스인 어드레스(RA5)가 세트되고, 이에 따라서 다음 사이클 어드레스(IA1)(14:0)에는 RA5의 다음 사이클 어드레스인 RA6이 출력된다.

구간 T8에 있어서, 데이터 버퍼 회로(10)에서는, 칩 선택 신호(CSX) 및 라이트 제어 신호(WRX)에 모두 로우 레벨이 입력되는 동시에, 데이터 신호(DI)(15:0)에 RA5D가 입력된다.

또한, 커맨드 신호(ADRSX)에 하이 레벨이 입력되고, 라이트 인에이블 신호 SWE에 로우 레벨이 입력되고 있기 때문에, 1 포트 RAM(130)에서는, 어드레스 신호(AD)에, 현 사이클 어드레스(IA)(14:0)의 값, 즉 어드레스(RA5)가 입력된다.

더욱이, 클록 신호(CK)의 상승 엣지에 있어서, 어드레스(RA5)에 대한 데이터(RA5D)의 라이트 액세스가 이루어진다. 또한, 현 사이클 어드레스(IA)(14:0)에 RAM 영역 어드레스인 어드레스(RA5)가 셋트되고, 이에 따라서 다음 사이클 어드레스(IA1)(14:0)에는 RA5의 다음 어드레스인 RA6이 출력된다.

구간 T9에 있어서, 데이터 버퍼 회로(10)에서는, 칩 선택 신호(CSX) 및 라이트 제어 신호(WRX)에 모두 로우 레벨이 입력되는 동시에, 데이터 신호(DI)(15:0)에 RA6D가 입력된다.

또한, 커맨드 신호(ADRSX)에 하이 레벨이 입력되어 라이트 인에이블 신호(SWE)에 로우 레벨이 입력되고 있기 때문에, 1 포트 RAM(130)에서는, 어드레스 신호(AD)에, 현 사이클 어드레스(IA)(14:0)의 값, 즉 어드레스(RA6)가 입력된다.

또한, 클록 신호(CK)의 상승 엣지에 있어서, 어드레스(RA6)에 대한 데이터(RA6D)의 라이트 액세스가 이루어진다.

본 실시예 1에 따른 데이터 버퍼 회로(10)에서는, 연속되는 리드 액세스를 행하는 경우에 있어서, 메인 시스템(2)은 현재의 액세스 사이클에 있어서 어드레스에 대응한 올바른 데이터를 1 포트 RAM(130)로부터 받아들일 수 있다.

실시예 2

계속해서, 제2 실시예에 따른 데이터 버퍼 회로(20)에 대해서, 도 7∼도 9를 참조하여 설명한다. 이 데이터 버퍼 회로(20)는 클록 신호(CK)에 동기하여 동작하는 2 포트 RAM(230)와, 메인 시스템(2)의 제어 신호를 입력으로 하여, 클록 신호(CK)에 동기한 제어 신호를 출력하는 제어 신호 생성부(210)와, 선택 신호(ISEL)에 따라서, 제어 신호 생성부(210)에서 생성한 제어 신호 및 화상 처리 시스템(1A)으로부터의 제어 신호를 선택 출력하는 입력 선택기(220)를 포함하고 있다. 또한, 이 데이터 버퍼 회로(20)는 2 포트 RAM(230)으로 연속되는 액세스에 있어서, 다음 액세스에서 이용되는 다음 사이클 어드레스(IA1)(14:0)를 생성하는 어드레스 생성부(100)와, 2 포트 RAM(230)로부터 출력되는 데이터 신호(DO)(15:0) 및 현 사이클 어드레스(IA)(14:0) 중 어느 하나를 선택 출력하는 출력 선택기(150)와, 출력 선택기(150)의 출력을 제어하는 출력 제어부(140)를 포함하고 있다.

이 중 어드레스 생성부(100), 출력 제어부(140) 및 출력 선택기(150)는 실시예 1과 같은 식의 회로이기 때문에, 설명을 생략한다.

제어 신호 생성부(210)에서는, 칩 선택 신호(CSX), 리드 제어 신호(RDX) 및 라이트 제어 신호(WRX)에 따라서, 클록 신호(SACK, SBCK), 라이트 인에이블 신호(SAWE) 및 금지 신호(SAIH, SBIH)가 생성되어 출력된다. 또한, 데이터 신호(SADA)(15:0)는 클록 비동기 버스(BA)의 16비트 길이의 데이터 신호 EDI(15:0)가 그대로 출력된다. 또한, 어드레스 신호(SAAD)(14:0)는 IA(14:0)가 그대로 출력되고, 어드레스 신호(SBAD)(14:0)는 커맨드 신호(ADRSX)가 로우 레벨인 경우에는, 데이터 신호(EDI)(15:0)가, 커맨드 신호(ADRSX)가 하이 레벨인 경우에는, 다음 사이클 어드레스(IA1)(14:0)가 선택 출력된다. 또한, 라이트 인에이블 신호(SAWE)는 로우 레벨이 출력되고 있다.

입력 선택기(220)에서는, 선택 신호(ISEL)에 따라서, 어드레스 신호(SAAD)(14:0), 어드레스 신호(SBAD)(14:0), 데이터 신호(SADA)(15:0), 라이트 인에이블 신호(SAWE), 금지 신호(SAIH), 클록 신호(SACK), 금지 신호(SBIH) 및 클록 신호(SBCK)로 이루어지는 그룹 및 클록 동기 버스(BC)의 어드레스 신호(IAD)(14:0), 어드레스 신호(IAD)(14:0), 데이터 신호(IDI)(15:0), 라이트 인에이블 신호(IWE), 금지 신호(IIH), 클록 신호(ICK), 금지 신호(IIH) 및 클록 신호(ICK)로 이루어지는 그룹 중 어느 하나가 선택 출력된다. 구체적으로는, 선택 신호(ISEL)가 로우 레벨인 경우는, 전술한 그룹 중 전자의 그룹이 선택 출력되고, 선택 신호(ISEL)가 하이 레벨인 경우는 후자의 그룹이 선택 출력된다.

또한, 선택 신호(ISEL)에 대해서는, 실시예 1과 마찬가지로 배타 제어에서 식별 신호를 이용하고 있기 때문에, 설명을 생략한다.

2 포트 RAM(230)는 어드레스, 데이터, 제어 신호로 이루어지는 2조의 포트를 갖는 공지의 RAM이다. 각각의 포트에 대한 액세스는 독립적으로 행할 수 있다. 예컨대, 각각의 포트에 있어서, 따로따로의 주파수의 클록을 이용할 수 있으며, 따로따로의 어드레스에 액세스할 수 있다.

본 실시예 2의 2 포트 RAM(230)에서는, 제1 포트는 리드 라이트 액세스가 가능하게 되고, 제2 포트는 리드 액세스만 가능하게 된 것이다. 또한, 제1 포트에 대하여, 어드레스 신호(AAD)(14:0), 데이터 신호(DI)(15:0), 라이트 인에이블 신호(AWE), 금지 신호(AIH) 및 클록 신호(ACK)가 입력되고, 제2 포트에 대하여, 어드레스 신호(BAD)(14:0), 금지 신호(BIH) 및 클록 신호(BCK)가 입력되고 있다. 또한, 제2 포트에 대해서는 데이터 신호(BDO)(15:0)가 출력되고 있다.

한편, 본 실시예 2의 데이터 버퍼 회로(20)에서는, 리드 라이트 액세스 가능한 포트와, 리드 액세스만 가능한 포트를 갖는 2 포트 RAM(230)를 이용했지만, 반드시 이러한 2 포트 RAM을 이용할 필요는 없다. 즉, 데이터 버퍼 회로(20)에 이용 되는 2 포트 RAM은 적어도 리드 액세스가 가능한 한 쪽의 포트와, 적어도 라이트 액세스가 가능한 다른 쪽의 포트를 갖고 있으면 된다.

본 실시예 2의 데이터 버퍼 회로(20)에서는, 메인 시스템(2)은, 어드레스 생성부(100), 제어 신호 생성부(210)에 클록 비동기 버스(BA)를 통해 접속되어 있다. 한편, 화상 처리 시스템(1A)은 입력 선택기(220) 및 출력 제어부(140)에 클록 동기 버스(BC)를 통해 접속되어 있다. 또한, 어드레스 생성부(100)에서 생성된 현 사이클 어드레스(IA)(14:0) 및 다음 사이클 어드레스(IA1)(14:0)는 제어 신호 생성부(210)에 출력되고 있다. 이 제어 신호 생성부(210)에서 생성된 각 제어 신호는 어드레스 신호(SAAD)(14:0), SBAD(14:0) 및 데이터 신호(SADA)(15:0)와 함께, 입력 선택기(220)의 한 쪽의 입력군에 입력되고 있다. 또한, 입력 선택기(220)에서 선택된 (제1 포트의)어드레스 신호(AAD)(14:0), (제2 포트의)어드레스 신호(BAD)(14:0), 데이터 신호(DI)(15:0) 및 각 제어 신호는 2 포트 RAM(230)에 입력된다. 또한, 2 포트 RAM(230)에서 출력된 데이터 신호(DO)(15:0)는 출력 제어부(140)에 입력되고 있다.

이어서, 제어 신호 생성부(210)에 대해서, 도 8을 참조하여 상세히 설명한다. 제어 신호 생성부(210)는 어드레스 디코더(201)와, 15비트 길이의 어드레스 선택기(202)와, AND 게이트(203)를 포함하고 있다.

한편, 이 제어 신호 생성부(210)는 어드레스 디코더(201)와, 실시예 1에 있어서 제어 신호 생성부(110)와 같은 식의 회로 구성을 갖지만, 리드 액세스 및 라이트 액세스로 어드레스를 전환하는 선택기나 라이트 인에이블 신호(SWE)를 생성 유지하는 부분을 포함하지 않는다는 점에서 다르다. 리드 액세스 및 라이트 액세스가 각각의 포트에서 개별적으로 이루어지기 때문에, 어드레스의 전환이 불필요하게 되어, 어드레스의 전환에 이용되는 라이트 인에이블 신호(SWE)도 불필요하게 되기 때문이다.

어드레스 디코더(201)에서는, 칩 선택 신호(CSX)가 인에이블 단자(EN)에, 어드레스 신호 SAAD(14:0)가 어드레스 입력 단자(AIN)에 각각 입력되어 디코드된다. 구체적으로는, 칩 선택 신호(CSX)가 로우 레벨 또 어드레스 신호(SAAD)(14:0)가 RAM 영역 내의 어드레스인 경우, 출력 단자(OUT)가 로우 레벨로 된다. 즉, 이 데이터 버퍼 회로(20)가 칩 선택 신호(CSX)에 의해 선택되고, 어드레스 신호(SAAD)(14:0)가 RAM 영역 내의 어드레스인 경우, 금지 신호(SAIH)에 로우 레벨이 출력된다.

어드레스 선택기(202)에서는, 선택 단자(SEL)에 입력된 커맨드 신호(ADRSX)에 따라서, 입력 단자(IN1)에 입력된 데이터 신호(EDI)(14:0) 및 입력 단자(IN2)에 입력된 다음 사이클 어드레스(IA1)(14:0) 중 어느 하나가 선택 출력된다. 구체적으로는, 커맨드 신호(ADRSX)가, 로우 레벨인 경우에는 데이터 신호(EDI)(14:0)가 출력되고, 하이 레벨인 경우에는 다음 사이클 어드레스(IA1)(14:0)가 출력된다.

AND 게이트(203)에서는, 라이트 제어 신호(WRX) 및 리드 제어 신호(RDX)가 입력되어, 그 논리곱이 클록 신호(SBCK)에 출력된다. 즉, 클록 신호(SBCK)에 있어서 로우 레벨 기간은, 라이트 제어 신호(WRX) 및 리드 제어 신호(RDX)의 로우 레벨 기간을 합한 것으로 한다. 또한, 라이트 제어 신호(WRX) 및 리드 제어 신호(RDX)에 서 활성 기간은 로우 레벨 기간이기 때문에, 활성 기간에 있어서 종단 엣지는 상승 엣지가 된다. 또한, 클록 신호(SBCK)의 상승 엣지에서 2 포트 RAM(230)는 동작하기 때문에, 클록 신호(SBCK)의 상승 엣지가, 활성 엣지가 된다. 즉, 상승 엣지를 활성 엣지로 하는 클록 신호(SBCK)는 라이트 제어 신호(WRX) 및 리드 제어 신호(RDX)의 각각 활성 기간의 종단 엣지를 더불어 갖는 활성 엣지를 갖고 있다.

한편, 데이터 버퍼 회로(20)에 대한 어드레스 초기화 커맨드(CMA)(초기화 지령) 및 어드레스 모니터 커맨드(CMM)(모니터 지령)에 대해서는 실시예 1에 따른 데이터 버퍼 회로(10)와 마찬가지로, 커맨드 신호(ADRSX)를 로우 레벨로 한 뒤에, 라이트 액세스를 실행하면 어드레스 초기화 커맨드(CMA)가 발행되고, 리드 액세스를 실행하면 어드레스 모니터 커맨드(CMM)가 발행된다. 상세한 것은, 실시예 1과 마찬가지이기 때문에 생략한다.

계속해서, 데이터 버퍼 회로(20)의 동작 파형에 관해서 도 9를 참조하여 설명한다. 한편, 화상 처리 시스템(1A)으로부터의 2 포트 RAM(230)에 대한 액세스에 대해서는 동기식 제어 신호를 이용한 공지의 액세스 방법과 마찬가지이기 때문에 그 설명을 생략한다.

도 9에 나타내어진 파형은 클록 신호(CK)의 상승 근방을 경계로 하여 구간 T0∼T5로 분할되고 있다. 이 중, 구간 T0∼T2는 리드 액세스인 경우의 동작 파형이며, 구간 T3∼T5는 라이트 액세스인 경우의 동작 파형이다.

우선, 리드 액세스인 경우의 동작 파형에 관해서 설명한다.

구간 T0에 있어서, 데이터 버퍼 회로(20)에서는, 커맨드 신호(ADRSX), 칩 선 택 신호(CSX) 및 라이트 제어 신호(WRX)에 모두 로우 레벨이 입력되는 동시에, 데이터 신호(DI)(15:0)에 어드레스(RA0)가 입력된다. 이 때문에, 어드레스 초기화 커맨드(CMA)가 발행되며, 2 포트 RAM(230)에서는, 어드레스 신호(AD)(14:0)에, 어드레스(RA0)가 입력된다. 또한, 클록 신호(CK)의 상승 엣지에 있어서, 어드레스(RA0)에 대응하는 데이터(RA0D)의 리드 액세스가 시작된다.

또한, 현 사이클 어드레스(IA)(14:0)에 RAM 영역 어드레스인 어드레스(RA0)가 셋트되고, 이것에 따라서 다음 사이클 어드레스(IA1)(14:0)에는 어드레스(RA0)의 다음 사이클 어드레스인 어드레스(RA1)가 출력된다.

구간 T1에 있어서, 데이터 버퍼 회로(20)에서는, 칩 선택 신호(CSX) 및 리드 제어 신호(RDX)에 모두 로우 레벨이 입력된다. 이 때문에, 데이터 버퍼 회로(20)에서는, 구간 T0에 리드 액세스가 시작된 데이터(RA0D)가 출력된다.

또한, 커맨드 신호(ADRSX)가 하이 레벨이기 때문에, 2 포트 RAM(230)에서는, 어드레스 신호(BAD)에, 다음 사이클 어드레스(IA1)(14:0)의 값, 즉 어드레스(RA1)가 입력된다.

또한, 클록 신호(BCK)의 상승 엣지에 있어서, 어드레스(RA1)에 대응하는 데이터(RA1D) 리드 액세스가 시작된다. 또한, 현 사이클 어드레스(IA)(14:0)에 RAM 영역 어드레스인 어드레스(RA1)가 셋트되고, 이에 따라서 다음 사이클 어드레스(IA1)(14:0)에는 RA1의 다음 어드레스인 RA2가 출력된다.

구간 T2에 있어서, 칩 선택 신호(CSX) 및 리드 제어 신호(RDX)에 모두 로우 레벨이 입력된다. 이 때문에, 데이터 버퍼 회로(20)에서는, 구간 T1에 리드 액세스 가 시작된 데이터(RA1D)가 출력된다.

또한, 커맨드 신호(ADRSX)가 하이 레벨이기 때문에, 2 포트 RAM(230)에서는, 어드레스 신호(BAD)에, 다음 사이클 어드레스(IA1)(14:0)의 값, 즉 어드레스(RA2)가 입력된다.

또한, 클록 신호(BCK)의 상승 엣지에 있어서, 어드레스(RA2)에 대응하는 데이터(RA2D)의 리드 액세스가 시작된다. 또한, 현 사이클 어드레스(IA)(14:0)에 RAM 영역 어드레스인 어드레스(RA2)가 셋트되고, 이에 따라서 다음 사이클 어드레스(IA1)(14:0)에는 RA2의 다음 어드레스인 RA3이 출력된다.

계속해서, 라이트 액세스인 경우의 동작 파형에 관해서 설명한다.

구간 T3에 있어서, 데이터 버퍼 회로(20)에서는, 커맨드 신호(ADRSX), 칩 선택 신호(CSX) 및 라이트 제어 신호(WRX)에 모두 로우 레벨이 입력되는 동시에, 데이터 신호(DI)(15:0)에 어드레스(RA5)가 입력된다. 이 때문에, 어드레스 초기화 커맨드(CMA)가 발행되어, 2 포트 RAM(230)에서는, 어드레스 신호(BAD)(14:0)에, 어드레스(RA5)가 입력된다.

또한, 현 사이클 어드레스(IA)(14:0)에 초기 어드레스인 어드레스(RA5)가 셋트되고, 이에 따라서 다음 사이클 어드레스(IA1)(14:0)에는 어드레스(RA5)의 다음 사이클 어드레스인 RA6이 출력된다.

한편, 구간 T2에 있어서, 리드 액세스가 시작된 RA2D는 2 포트 RAM(230)로부터 출력 제어부(140)에는 출력되고 있지만, 출력 제어부(140)로부터 메인 시스템(2)으로는 출력되지 않는다.

구간 T4에 있어서, 데이터 버퍼 회로(20)에서는, 칩 선택 신호(CSX) 및 라이트 제어 신호(WRX)에 모두 로우 레벨이 입력되는 동시에, 데이터 신호(DI)(15:0)에 데이터(RA5D)가 입력된다.

또, 2 포트 RAM(230)의 어드레스 신호(AAD)에는 현 사이클 어드레스(IA)(14:0)의 값, 즉 어드레스(RA5)가 입력된다.

또한, 클록 신호(ACK)의 상승 엣지에 있어서, 어드레스(RA5)에 대한 데이터(RA5D)의 라이트 액세스가 이루어진다. 또한, 현 사이클 어드레스(IA)(14:0)에 RAM 영역 어드레스인 어드레스(RA5)가 셋트되고, 이에 따라서 다음 사이클 어드레스(IA1)(14:0)에는 어드레스(RA5)의 다음 사이클 어드레스인 어드레스(RA6)가 출력된다.

구간 T5에 있어서, 데이터 버퍼 회로(20)에서는, 칩 선택 신호(CSX) 및 라이트 제어 신호(WRX)에 모두 로우 레벨이 입력되는 동시에, 데이터 신호(DI)(15:0)에 데이터(RA6D)가 입력된다.

또한, 2 포트 RAM(230)의 어드레스 신호(AAD)에는 현 사이클 어드레스(IA)(14:0)의 값, 즉 어드레스(RA6)가 입력된다.

더욱이, 클록 신호(ACK)의 상승 엣지에 있어서, 어드레스(RA6)에 대한 데이터(RA6D)의 라이트 액세스가 이루어진다.

본 실시예 2의 데이터 버퍼 회로(20)에서는, 리드 액세스 및 라이트 액세스에 있어서, 실시예 1의 데이터 버퍼 회로(10)에서 필요하였던 라이트 인에이블 신호(WE)의 설정이 불필요하다. 이 때문에, 예컨대, 리드 액세스와 라이트 액세스를 교대로 행하는 경우에는 실시예 1의 데이터 버퍼 회로(10)에 비하여, 전체적인 액세스 수를 적게 할 수 있다. 또한, 제어 신호 생성부(210)에서는, 실시예 1에 있어서의 현 사이클 어드레스(IA)(14:0)와 다음 사이클 어드레스(IA1)(14:0)를 선택하는 제1 선택기(113)에 상당하는 회로가 생략되어 있다. 이 때문에, 데이터 버퍼 회로(20)는 보다 간단한 회로로 구성될 수 있다.

실시예 3

계속해서, 제3 실시예에 따른 데이터 버퍼 회로(30)에 관해서, 도 10∼도 11을 참조하여 설명한다. 이 데이터 버퍼 회로(30)는 클록 신호(CK)에 동기하여 동작하는 2 포트 RAM(230)와, 메인 시스템(2)의 제어 신호를 입력으로 하여, 클록 신호(CK)에 동기한 제어 신호를 출력하는 제어 신호 생성부(300)와, 선택 신호(ISEL)에 따라서, 제어 신호 생성부(300)에서 생성한 제어 신호 및 화상 처리 시스템(1A)으로부터의 제어 신호를 선택 출력하는 입력 선택기(220)를 포함하고 있다. 또한, 이 데이터 버퍼 회로(30)는 2 포트 RAM(230)의 출력을 제어하는 출력 제어부(140)를 포함하고 있다.

이 중 출력 제어부(140), 입력 선택기(220) 및 2 포트 RAM(230)는 실시예 2와 같은 회로이기 때문에, 설명을 생략한다.

본 실시예 3의 데이터 버퍼 회로(30)에서는, 메인 시스템(2)은 어드레스 생성부(100), 제어 신호 생성부(300)에 클록 비동기 버스(BA)를 통해 접속되어 있다. 한편, 화상 처리 시스템(1A)은 입력 선택기(220) 및 출력 제어부(140)에 클록 동기 버스(BC)를 통해 접속되어 있다. 제어 신호 생성부(300)에서 생성된 각 제어 신호 는 어드레스 신호(SAAD)(14:0), SBAD(14:0) 및 데이터 신호(SADA)(15:0)와 함께, 입력 선택기(220)의 한 쪽의 입력군에 입력되어 있다. 또한, 입력 선택기(220)에서 선택된 제1 포트의 어드레스 신호(AAD)(14:0) 및 데이터 신호(DI)(15:0), 제2 포트의 어드레스 신호(BAD)(14:0) 및 각 제어 신호는 2 포트 RAM(230)에 입력된다. 또한, 2 포트 RAM(230)에서 출력된 데이터 신호(DO)(15:0)는 출력 제어부(140)에 출력되고 있다.

제어 신호 생성부(300)에서는 어드레스 신호(SAAD)(14:0), 데이터 신호(SADA)(15:0), SBAD(14:0), 클록 신호(SACK, SBCK), 라이트 인에이블 신호(SAWE) 및 금지 신호(SAIH, SBIH)가 출력된다.

또한, 제어 신호 생성부(300)에 대해서, 도 11을 참조하여 설명한다. 제어 신호 생성부(300)는 실시예 2와 같은 식의 어드레스 디코더(301)와, 인버터(302)를 포함하고 있다. 이 중 어드레스 디코더(301)에서는, 칩 선택 신호(CSX)가 인에이블 단자(EN)에, 어드레스 신호(SAAD)(14:0)가 어드레스 입력 단자(AIN)에 각각 입력되어 디코드되고, 그 출력이 금지 신호(SAIH)에 출력되고 있다. 또, 인버터(302)에서는, 리드 제어 신호(RDX)의 반전 신호가 클록 신호(SBCK)에 출력되고 있다. 또한, 어드레스 신호(SAAD)(14:0), SBAD(14:0), 데이터 신호(SADA)(15:0) 및 금지 신호(SBIH)는 각각, 메인 시스템(2)으로부터의 어드레스 신호(EAD)(14:0), 데이터 신호(EDI)(15:0) 및 칩 선택 신호(CSX)의 스루 출력으로 되고 있다. 또한, 라이트 인에이블 신호(SAWE)는 로우 레벨이 출력되고 있다.

본 실시예 3의 데이터 버퍼 회로(30)에서는, 실시예 1의 데이터 버퍼 회로 (10)나 실시예 2의 데이터 버퍼 회로(20)와 같은 특별한 방법에 상관없이, 메인 시스템(2)으로부터 2 포트 RAM(230)에 액세스할 수 있다. 즉, 데이터 버퍼 회로(30)에서는, 메인 시스템(2)으로부터 칩 선택 신호(CSX), 리드 제어 신호(RDX) 또는 라이트 제어 신호(WRX)에 따라서, 데이터 버퍼 회로(30)로부터 라이트 인에이블 신호(SAWE), 클록 신호(SACK, SBCK), 금지 신호(SAIH, SBIH)가 출력된다.

리드 액세스에서는, 리드 제어 신호(RDX)의 하강이, 클록 신호(SBCK)의 수직상승(활성 엣지)으로 되도록 되어 있다. 따라서, 리드 제어 신호(RDX)의 하강의 시점에서, 2 포트 RAM(230)의 데이터 신호(DO)(15:0)의 출력이 시작된다. 메인 시스템(2)에서는, 리드 제어 신호(RDX)의 상승으로 데이터 신호(DO)(15:0)의 데이터를 받아들이기 때문에, 문제없이 리드 액세스가 실행된다.

한편, 라이트 액세스는 실시예 1의 데이터 버퍼 회로(10) 및 실시예 2의 데이터 버퍼 회로(20)와 같은 타이밍에, 클록 신호(SACK)가 생성된다. 이 때문에, 라이트 제어 신호(WRX)의 상승에 있어서는, 메인 시스템(2)으로부터 출력되는 데이터(EDI)(15:0)는 확정되어 있다. 이 때문에, 2 포트 RAM(230)는 클록 신호(SACK)의 상승 엣지(종단 엣지)에서, 확정된 데이터를 받아들일 수 있기 때문에 문제는 없다.

본 실시예 3의 데이터 버퍼 회로(30)는 실시예 1의 데이터 버퍼 회로(10) 및 실시예 2의 데이터 버퍼 회로(20)에 비하여, 어드레스 생성부(100)가 생략되고, 또한, 제어 신호 생성부(300)도 간단한 회로 구성으로 할 수 있다.

또한, 실시예 1의 데이터 버퍼 회로(10) 및 실시예 2의 데이터 버퍼 회로 (20)에서는, 어드레스 초기화 커맨드(CMA)를 발행하여, RAM에 대한 어드레스를 지정하고 있었지만, 데이터 버퍼 회로(30)에서는, 직접 2 포트 RAM(230)의 어드레스를 지정할 수 있다. 이 때문에, 특히, 리드 액세스와 라이트 액세스를 교대로 실행하는 경우나, 연속되지 않는 어드레스로 액세스를 행하는 경우에 보다 적은 액세스 사이클 수로 데이터 전송을 할 수 있다.

한편, 본 발명은 상기 실시예에 한정되는 것이 아니라, 본 발명의 취지를 일탈하지 않은 범위 내에서 여러 가지 개량, 변형이 가능한 것은 물론이다.

예컨대, 실시예 1 내지 실시예 3에서는, MOS형 트랜지스터를 이용하여 구성하는 클록 생성 회로 및 지연 회로 등에 관해서 설명했지만, 본 발명은 이것에 한정되는 것이 아니라, 바이폴라 트랜지스터 등을 이용하여 구성한 각종 회로에도 마찬가지로 적용할 수 있다.

또한, 실시예 1 내지 실시예 3에서는, 라이트 제어 신호나 리드 제어 신호 등의 제어 신호에 로우 레벨을 활성 상태로 하는 부논리의 신호를 이용한 회로에 관해서 설명했지만, 본 발명은 이것에 한정되는 것이 아니라, 이들 제어 신호에 하이 레벨을 활성 상태로 하는 정논리의 신호를 이용한 회로에도 마찬가지로 적용할 수 있다.

또한, 실시예 1 및 실시예 2에 있어서, 다음 어드레스는 현 어드레스에 대하여 1을 가하는 연산에 의해 도출되고 있지만, 다음 어드레스를 도출하는 수단은 한정되는 것이 아니다. 예컨대, 다음 어드레스를 도출하는 수단으로서, 현 어드레스에 대하여 2를 가하거나 또는 1을 감하는 등 다른 연산을 이용하더라도 좋고, 혹 은, 현 어드레스에 대한 연산을 이용하지 않고, 어드레스의 액세스 순서를 정의한 룩업테이블 등을 이용하더라도 좋다.

여기서, 본 발명의 기술 사상에 의해, 배경 기술에 있어서의 과제를 해결하기 위한 수단을 이하에 열기한다.

(부기 1) 클록 신호의 활성 엣지에 동기하여, 데이터 액세스를 행하는 동기식 회로와, 리드 제어 신호 또는 라이트 제어 신호의 활성 기간에, 리드 액세스 또는 라이트 액세스를 행하는 비동기식 회로 사이에 개재되어, 상기 비동기식 회로가 출력하는 상기 리드 제어 신호 또는 상기 라이트 제어 신호에 따라서, 상기 동기식 회로를 제어하는 인터페이스 회로로서, 상기 리드 제어 신호 및 상기 라이트 제어 신호에 있어서 각각 활성 기간의 종단 엣지를, 상기 활성 엣지로 한 상기 클록 신호를 생성하는 클록 신호 생성부와, 상기 동기식 회로에의 연속되는 액세스 사이클에 있어서, 상기 비동기식 회로로부터의 액세스에 대응하는 어드레스인 현 사이클 어드레스와, 상기 현 사이클 어드레스의 다음 액세스 사이클 어드레스인 다음 사이클 어드레스를 생성하는 어드레스 생성부와, 상기 비동기식 회로의 지령에 따라서, 상기 다음 사이클 어드레스 및 상기 현 사이클 어드레스 중 어느 하나를 선택하여 상기 동기식 회로의 어드레스로 하는 제1 어드레스 선택부를 구비하고, 상기 제1 어드레스 선택부는, 상기 동기식 회로에 대한 액세스에 대해서, 상기 라이트 액세스인 경우에는, 상기 현 사이클 어드레스를 선택 출력하고, 상기 리드 액세스인 경우에는, 상기 다음 사이클 어드레스를 선택 출력하는 인터페이스 회로.

(부기 2) 부기 1에 기재한 인터페이스 회로로서, 상기 어드레스 생성부는, 상기 현 사이클 어드레스를 입력으로 하여, 상기 다음 사이클 어드레스를 연산하는 다음 사이클 어드레스 연산부와, 상기 비동기식 회로로부터의 초기화 지령에 따라서, 상기 다음 사이클 어드레스 대신에 초기 어드레스를 선택 출력하는 제2 어드레스 선택부와, 상기 동기식 회로에 대한 상기 라이트 액세스 또는 상기 리드 액세스에 따라서, 상기 제2 어드레스 선택부의 출력 내용에 갱신하여, 그 유지 출력을 상기 현 사이클 어드레스로 하는 어드레스 유지부를 포함하는 인터페이스 회로.

(부기 3) 부기 2에 기재한 인터페이스 회로로서, 상기 제2 어드레스 선택부에서, 상기 비동기식 회로로부터의 상기 초기화 지령은, 상기 비동기식 회로로부터 출력되는 어드레스 신호의 적어도 일부를 포함하는 인터페이스 회로.

(부기 4) 부기 2에 기재한 인터페이스 회로로서, 상기 제2 어드레스 선택부에서, 상기 비동기식 회로로부터의 상기 초기화 지령은, 상기 비동기식 회로로부터 출력되는 어드레스 신호의 적어도 일부의 신호 및 상기 라이트 제어 신호에 의해 구성되는 인터페이스 회로.

(부기 5) 부기 2에 기재한 인터페이스 회로로서, 상기 제2 어드레스 선택부에서, 상기 비동기식 회로로부터의 상기 초기화 지령이 발령된 경우에, 상기 비동기식 회로로부터의 데이터 신호를 상기 초기 어드레스로서 받아들이는 인터페이스 회로.

(부기 6) 부기 2에 기재한 인터페이스 회로로서, 상기 어드레스 생성부는, 모니터 지령에 따라서, 상기 어드레스 유지부의 갱신을 억제하는 어드레스 갱신 억제부와, 상기 모니터 지령에 따라서, 상기 현 사이클 어드레스의 출력 제어를 행하 는 현 어드레스출력 제어부를 포함하는 인터페이스 회로.

(부기 7) 부기 6에 기재한 인터페이스 회로로서, 상기 제2 어드레스 선택부에서, 상기 비동기식 회로로부터의 상기 초기화 지령은, 상기 비동기식 회로로부터 출력되는 어드레스 신호의 적어도 일부를 포함하는 인터페이스 회로.

(부기 8) 부기 6에 기재한 인터페이스 회로로서, 상기 제2 어드레스 선택부에서, 상기 비동기식 회로로부터의 상기 초기화 지령은, 상기 비동기식 회로로부터 출력되는 어드레스 신호의 적어도 일부 및 상기 리드 제어 신호에 의해 구성되는 인터페이스 회로.

(부기 9) 부기 1에 기재한 인터페이스 회로로서, 상기 비동기식 회로로부터의 라이트 지령에 따라서, 상기 동기식 회로에 대한 라이트 인에이블 신호를 생성하는 라이트 인에이블 신호 생성부를 포함하는 인터페이스 회로.

(부기 10) 동기식 회로와, 리드 제어 신호 또는 라이트 제어 신호의 활성 기간에, 리드 액세스 또는 라이트 액세스를 행하는 비동기식 회로 사이에 개재되어, 서로의 데이터 전송의 버퍼링을 하는 데이터 버퍼 회로로서, 상기 비동기식 회로의 리드 제어 신호 및 라이트 제어 신호를 입력으로 하여, 상기 리드 제어 신호 및 라이트 제어 신호에 따라서 클록 신호를 출력하는 인터페이스 회로와 상기 동기식 회로와의 사이에서 동기하여 데이터 액세스를 행하는 동시에, 상기 인터페이스 회로가 출력하는 클록 신호에 동기하여 상기 비동기식 회로와의 사이에서 데이터 액세스를 행하는 동기식 기억 회로를 구비하고, 상기 인터페이스 회로는, 상기 리드 제어 신호 및 상기 라이트 제어 신호에 있어서의 각각의 활성 기간의 종단 엣지를, 활성 엣지로 한 상기 클록 신호를 생성하는 클록 신호 생성부와, 상기 동기식 회로에의 연속되는 액세스 사이클에 있어서, 상기 비동기식 회로로부터의 액세스에 대응하는 어드레스인 현 사이클 어드레스와, 상기 현 사이클 어드레스의 다음 액세스 사이클의 어드레스인 다음 사이클 어드레스를 생성하는 어드레스 생성부와, 상기 비동기식 기억 회로의 지령에 따라서, 상기 다음 사이클 어드레스 및 상기 현 사이클 어드레스 중 어느 하나를 선택하여, 상기 동기식 기억 회로의 어드레스로 하는 제1 어드레스 선택부를 포함하고, 상기 제1 어드레스 선택부는, 동기식 기억 회로에 대한 액세스에 대해서, 상기 라이트 액세스인 경우에는, 상기 현 사이클 어드레스를 선택 출력하고, 상기 리드 액세스인 경우에는, 상기 다음 사이클 어드레스를 선택 출력하는 데이터 버퍼 회로.

(부기 11) 동기식 회로와, 리드 제어 신호 또는 라이트 제어 신호의 활성 기간에, 리드 액세스 또는 라이트 액세스를 행하는 비동기식 회로 사이에 개재되어, 서로의 데이터 전송 버퍼링을 하는 데이터 버퍼 회로로서, 상기 비동기식 회로의 리드 제어 신호 및 라이트 제어 신호를 입력으로 하여, 상기 리드 제어 신호 및 라이트 제어 신호에 따라서 클록 신호를 출력하는 인터페이스 회로와 상기 동기식 회로와의 사이에서 동기하여 데이터 액세스를 행하는 동시에, 상기 인터페이스 회로가 출력하는 클록 신호에 동기하여 상기 비동기식 회로와의 사이에서 데이터 액세스를 행하는 동기식 기억 회로를 구비하고, 상기 동기식 기억 회로는, 라이트 액세스에 이용하는 라이트 어드레스 입력 및 리드 액세스에 이용하는 리드 어드레스 입력을 별개로 구비하는 동기식 듀얼 포트 기억 회로이며, 상기 인터페이스 회로는, 상기 리드 제어 신호 및 상기 라이트 제어 신호에 있어서의 각각의 활성 기간의 종단 엣지를, 상기 활성 엣지로 한 상기 클록 신호를 생성하는 클록 신호 생성부와, 상기 동기식 회로로의 연속되는 액세스 사이클에 있어서, 상기 비동기식 회로로부터의 액세스에 대응하는 어드레스인 현 사이클 어드레스와, 상기 현 사이클 어드레스의 다음 액세스 사이클의 어드레스인 다음 사이클 어드레스를 생성하는 어드레스 생성부를 포함하며, 상기 동기식 듀얼 포트 기억 회로에 있어서, 상기 라이트 어드레스 입력에는 상기 현 사이클 어드레스가 입력되고, 상기 리드 어드레스 입력에는, 상기 다음 사이클 어드레스가 입력된 데이터 버퍼 회로.

(부기 12) 동기식 회로와, 리드 제어 신호 또는 라이트 제어 신호의 활성 기간에, 리드 액세스 또는 라이트 액세스를 행하는 비동기식 회로와의 사이에 개재되어, 서로의 데이터 전송 버퍼링을 하는 데이터 버퍼 회로로서, 상기 비동기식 회로의 리드 제어 신호 및 라이트 제어 신호를 입력으로 하여, 상기 리드 제어 신호 및 라이트 제어 신호에 따라서 클록 신호를 출력하는 인터페이스 회로와 상기 동기식 회로와의 사이에서 동기하여 데이터 액세스를 행하는 동시에, 상기 인터페이스 회로가 출력하는 클록 신호에 동기하여 상기 비동기식 회로와의 사이에서 데이터 액세스를 행하는 동기식 기억 회로를 구비하고, 상기 동기식 기억 회로는, 그 활성 엣지에서 라이트 액세스가 이루어지는 라이트 클록 신호와, 그 활성 엣지에서 리드 액세스가 이루어지는 리드 클록 신호를 각각 개별로 입력하는 동기식 듀얼 포트 기억 회로이며, 상기 인터페이스 회로는, 상기 동기식 듀얼 포트 기억 회로에 있어서, 상기 라이트 클록 신호의 활성 엣지의 시점은, 상기 비동기 회로의 상기 라이 트 제어 신호가, 활성 상태에서 비활성 상태로 천이하는 시점과 일치하여 이루어지고, 상기 리드 클록 신호의 활성 엣지의 시점은, 상기 비동기 회로의 상기 리드 제어 신호가, 비활성 상태에서 활성 상태로 천이하는 시점과 일치하여 이루어지는 형태로 상기 라이트 클록 신호 및 상기 리드 클록 신호를 생성하는 데이터 버퍼 회로.

(부기 13) 클록 신호의 활성 엣지에 동기하여, 데이터 액세스를 행하는 동기식 회로와, 리드 제어 신호 또는 라이트 제어 신호의 활성 기간에, 리드 액세스 또는 라이트 액세스를 행하는 비동기식 회로 사이에 개재되어, 상기 비동기식 회로가 출력하는 상기 리드 제어 신호 또는 상기 라이트 제어 신호에 따라서, 상기 동기식 회로를 제어하는 인터페이스 회로의 제어 방법으로서, 상기 리드 제어 신호 및 상기 라이트 제어 신호에 있어서 각각 활성 기간의 종단 엣지를, 상기 활성 엣지로 한 상기 클록 신호를 생성하는 단계와, 상기 동기식 회로로의 연속되는 액세스 사이클에서, 상기 비동기식 회로로부터의 액세스에 대응하는 어드레스인 현 사이클 어드레스와, 상기 현 사이클 어드레스의 다음 액세스 사이클의 어드레스인 다음 사이클 어드레스를 생성하는 단계와, 상기 비동기식 회로의 지령에 따라서, 상기 다음 사이클 어드레스 및 상기 현 사이클 어드레스 중 어느 하나를 선택하여 상기 동기식 회로의 어드레스로 하는 단계를 구비하며, 상기 동기식 회로의 어드레스를 선택하는 단계는, 동기식 회로에 대한 액세스에 대해서, 상기 라이트 액세스인 경우에는, 상기 현 사이클 어드레스를 선택 출력하고, 상기 리드 액세스인 경우에는, 상기 다음 사이클 어드레스를 선택 출력하는 인터페이스 회로의 제어 방법.

(부기 14) 부기 13에 기재한 인터페이스 회로의 제어 방법으로서, 상기 현 사이클 어드레스 및 다음 사이클 어드레스를 생성하는 단계는, 상기 현 사이클 어드레스를 입력으로 하여, 상기 다음 사이클 어드레스의 연산을 하는 단계와, 상기 비동기식 회로로부터의 지령에 따라서, 상기 다음 사이클 어드레스 및 초기 어드레스 중 어느 하나를 선택하여 갱신 어드레스로 하는 단계와, 상기 라이트 액세스 또는 상기 리드 액세스에 따라서, 상기 갱신 어드레스에 갱신하여, 그 유지 출력을 상기 현 사이클 어드레스로 하는 단계를 포함하는 인터페이스 회로의 제어 방법.

(부기 15) 부기 14에 기재한 인터페이스 회로의 제어 방법으로서, 상기 갱신 어드레스를 선택하는 단계에 있어서, 상기 비동기식 회로로부터의 지령의 수단은, 상기 비동기식 회로로부터 출력되는 어드레스 신호의 적어도 일부를 이용한 신호인 인터페이스 회로의 제어 방법.

(부기 16) 부기 14에 기재한 인터페이스 회로의 제어 방법으로서, 상기 갱신 어드레스를 선택하는 단계에 있어서, 상기 비동기식 회로로부터의 지령이 발령된 경우에, 상기 비동기식 회로로부터 데이터 신호를 상기 초기 어드레스로 한 인터페이스 회로의 제어 방법.

(부기 17) 부기 14에 기재한 인터페이스 회로의 제어 방법으로서, 상기 갱신 어드레스를 선택하는 단계에 있어서, 상기 비동기식 회로로부터의 지령이 발령된 경우에, 상기 리드 액세스일 때는, 상기 현 사이클 어드레스의 내용을 상기 비동기식 회로의 데이터 신호에 출력하고, 상기 어드레스 유지부는, 상기 현 사이클 어드레스를 계속해서 유지하는 인터페이스 회로의 제어 방법.

(부기 18) 부기 14에 기재한 인터페이스 회로의 제어 방법으로서, 상기 비동기식 회로로부터의 지령에 따라서, 상기 동기식 회로의 라이트 인에이블 신호를 생성하는 단계를 포함하는 인터페이스 회로의 제어 방법.

본 발명에 따르면, 특히 화상 처리 시스템과 같이 연속하여 대량의 데이터를 취급하는 시스템에 있어서의 동기식 회로와, 비동기식 회로 사이의 데이터의 버퍼링을 행하는 버퍼 회로 및 그 제어 방법을 제공하는 것이 가능해진다. 또한, 이 버퍼 회로 및 제어 방법에 이용되는, 동기식 기억 회로와, 비동기식 회로 사이의 데이터 전송 제어를 하는 인터페이스 회로 및 그 제어 방법 제공이 가능해진다.

Claims

클록 신호의 활성 엣지에 동기하여, 데이터 액세스를 행하는 동기식 회로와,

리드 제어 신호 또는 라이트 제어 신호의 활성 기간에, 리드 액세스 또는 라이트 액세스를 행하는 비동기식 회로 사이에 개재되어,

상기 비동기식 회로가 출력하는 상기 리드 제어 신호 또는 상기 라이트 제어 신호에 따라서, 상기 동기식 회로를 제어하는 인터페이스 회로로서,

상기 리드 제어 신호 및 상기 라이트 제어 신호에 있어서 각각의 활성 기간의 종단 엣지를, 상기 활성 엣지로 한 상기 클록 신호를 생성하는 클록 신호 생성부와,

상기 동기식 회로로의 연속되는 액세스 사이클에 있어서, 상기 비동기식 회로로부터 액세스에 대응하는 어드레스인 현 사이클 어드레스와, 상기 현 사이클 어드레스의 다음 액세스 사이클 어드레스인 다음 사이클 어드레스를 생성하는 어드레스 생성부와,

상기 비동기식 회로의 지령에 따라서, 상기 다음 사이클 어드레스 및 상기 현 사이클 어드레스 중 어느 하나를 선택하여 상기 동기식 회로의 어드레스로 하는 제1 어드레스 선택부를 구비하고,

상기 제1 어드레스 선택부는,

상기 동기식 회로에 대한 액세스에 대해서,

상기 라이트 액세스의 경우에는, 상기 현 사이클 어드레스를 선택 출력하고,

상기 리드 액세스의 경우에는, 상기 다음 사이클 어드레스를 선택 출력하는 것을 특징으로 하는 인터페이스 회로.
제1항에 있어서,

상기 어드레스 생성부는,

상기 현 사이클 어드레스를 입력으로 하여, 상기 다음 사이클 어드레스를 연산하는 다음 사이클 어드레스 연산부와,

상기 비동기식 회로로부터의 초기화 지령에 따라서, 상기 다음 사이클 어드레스 대신에 초기 어드레스를 선택 출력하는 제2 어드레스 선택부와,

상기 동기식 회로에 대한 상기 라이트 액세스 또는 상기 리드 액세스에 따라서, 상기 제2 어드레스 선택부의 출력 내용으로 갱신하여, 그 유지 출력을 상기 현 사이클 어드레스로 하는 어드레스 유지부를 포함하는 것을 특징으로 하는 인터페이스 회로.
제2항에 있어서,

상기 제2 어드레스 선택부에서,

상기 비동기식 회로로부터의 상기 초기화 지령은 상기 비동기식 회로로부터 출력되는 어드레스 신호의 적어도 일부를 포함하는 것을 특징으로 하는 인터페이스 회로.
제2항에 있어서,

상기 제2 어드레스 선택부에서,

상기 비동기식 회로로부터의 상기 초기화 지령은 상기 비동기식 회로로부터 출력되는 어드레스 신호의 적어도 일부 신호 및 상기 라이트 제어 신호에 의해 구성되는 것을 특징으로 하는 인터페이스 회로.
제2항에 있어서,

상기 제2 어드레스 선택부에서,

상기 비동기식 회로로부터의 상기 초기화 지령이 발령된 경우에,

상기 비동기식 회로로부터의 데이터 신호를 상기 초기 어드레스로서 받아들이는 것을 특징으로 하는 인터페이스 회로.
제1항에 있어서,

상기 비동기식 회로로부터의 라이트 지령에 따라서, 상기 동기식 회로에 대한 라이트 인에이블 신호를 생성하는 라이트 인에이블 신호 생성부를 포함하는 것을 특징으로 하는 인터페이스 회로.
동기식 회로와,

리드 제어 신호 또는 라이트 제어 신호의 활성 기간에, 리드 액세스 또는 라이트 액세스를 행하는 비동기식 회로 사이에 개재되어, 서로의 데이터 전송의 버퍼 링을 행하는 데이터 버퍼 회로로서,

상기 비동기식 회로의 리드 제어 신호 및 라이트 제어 신호를 입력으로 하여, 상기 리드 제어 신호 및 라이트 제어 신호에 따라서 클록 신호를 출력하는 인터페이스 회로와,

상기 동기식 회로와의 사이에서 동기하여 데이터 액세스를 행하는 동시에, 상기 인터페이스 회로가 출력하는 클록 신호에 동기하여 상기 비동기식 회로와의 사이에서 데이터 액세스를 행하는 동기식 기억 회로를 구비하고,

상기 인터페이스 회로는,

상기 리드 제어 신호 및 상기 라이트 제어 신호에 있어서의 각각의 활성 기간의 종단 엣지를, 활성 엣지로 한 상기 클록 신호를 생성하는 클록 신호 생성부와,

상기 동기식 회로로의 연속되는 액세스 사이클에 있어서, 상기 비동기식 회로로부터의 액세스에 대응하는 어드레스인 현 사이클 어드레스와, 상기 현 사이클 어드레스의 다음 액세스 사이클의 어드레스인 다음 사이클 어드레스를 생성하는 어드레스 생성부와,

상기 비동기식 기억 회로의 지령에 따라서, 상기 다음 사이클 어드레스 및 상기 현 사이클 어드레스 중 어느 하나를 선택하여, 상기 동기식 기억 회로의 어드레스로 하는 제1 어드레스 선택부를 포함하고,

상기 제1 어드레스 선택부는,

동기식 기억 회로에 대한 액세스에 대해서,

상기 라이트 액세스의 경우에는, 상기 현 사이클 어드레스를 선택 출력하고,

상기 리드 액세스의 경우에는, 상기 다음 사이클 어드레스를 선택 출력하는 것을 특징으로 하는 데이터 버퍼 회로.
동기식 회로와,

리드 제어 신호 또는 라이트 제어 신호의 활성 기간에, 리드 액세스 또는 라이트 액세스를 행하는 비동기식 회로 사이에 개재되어, 서로의 데이터 전송의 버퍼링을 하는 데이터 버퍼 회로로서,

상기 비동기식 회로의 리드 제어 신호 및 라이트 제어 신호를 입력으로 하여, 상기 리드 제어 신호 및 라이트 제어 신호에 따라서 클록 신호를 출력하는 인터페이스 회로와,

상기 동기식 회로와의 사이에서 동기하여 데이터 액세스를 행하는 동시에, 상기 인터페이스 회로가 출력하는 클록 신호에 동기하여 상기 비동기식 회로와의 사이에서 데이터 액세스를 행하는 동기식 기억 회로를 구비하고,

상기 동기식 기억 회로는, 라이트 액세스에 이용하는 라이트 어드레스 입력 및 리드 액세스에 이용하는 리드 어드레스 입력을 별개로 구비하는 동기식 듀얼 포트 기억 회로이며,

상기 인터페이스 회로는,

상기 리드 제어 신호 및 상기 라이트 제어 신호에 있어서 각각의 활성 기간의 종단 엣지를, 상기 활성 엣지로 한 상기 클록 신호를 생성하는 클록 신호 생성 부와,

상기 동기식 회로로의 연속되는 액세스 사이클에 있어서, 상기 비동기식 회로로부터 액세스에 대응하는 어드레스인 현 사이클 어드레스와, 상기 현 사이클 어드레스의 다음 액세스 사이클 어드레스인 다음 사이클 어드레스를 생성하는 어드레스 생성부를 포함하고,

상기 동기식 듀얼 포트 기억 회로에 있어서,

상기 라이트 어드레스 입력에는 상기 현 사이클 어드레스가 입력되고,

상기 리드 어드레스 입력에는 상기 다음 사이클 어드레스가 입력된 것을 특징으로 하는 데이터 버퍼 회로.
동기식 회로와,

리드 제어 신호 또는 라이트 제어 신호의 활성 기간에, 리드 액세스 또는 라이트 액세스를 행하는 비동기식 회로 사이에 개재되어, 서로의 데이터 전송의 버퍼링을 하는 데이터 버퍼 회로로서,

상기 비동기식 회로의 리드 제어 신호 및 라이트 제어 신호를 입력으로 하여, 상기 리드 제어 신호 및 라이트 제어 신호에 따라서 클록 신호를 출력하는 인터페이스 회로와,

상기 동기식 회로와의 사이에서 동기하여 데이터 액세스를 행하는 동시에, 상기 인터페이스 회로가 출력하는 클록 신호에 동기하여 상기 비동기식 회로와의 사이에서 데이터 액세스를 행하는 동기식 기억 회로를 구비하고,

상기 동기식 기억 회로는, 그 활성 엣지에서 라이트 액세스가 이루어지는 라이트 클록 신호와, 그 활성 엣지에서 리드 액세스가 이루어지는 리드 클록 신호를 각각 개별로 입력하는 동기식 듀얼 포트 기억 회로이며,

상기 인터페이스 회로는,

상기 동기식 듀얼 포트 기억 회로에 있어서,

상기 라이트 클록 신호의 활성 엣지의 시점은 상기 비동기 회로의 상기 라이트 제어 신호가 활성 상태에서 비활성 상태로 천이하는 시점과 일치하여 이루어지고,

상기 리드 클록 신호의 활성 엣지의 시점은 상기 비동기 회로의 상기 리드 제어 신호가 비활성 상태에서 활성 상태로 천이하는 시점과 일치하여 이루어지는 형태로 상기 라이트 클록 신호 및 상기 리드 클록 신호를 생성하는 것을 특징으로 하는 데이터 버퍼 회로.
클록 신호의 활성 엣지에 동기하여, 데이터 액세스를 행하는 동기식 회로와,

리드 제어 신호 또는 라이트 제어 신호의 활성 기간에, 리드 액세스 또는 라이트 액세스를 행하는 비동기식 회로 사이에 개재되어,

상기 비동기식 회로가 출력하는 상기 리드 제어 신호 또는 상기 라이트 제어 신호에 따라서, 상기 동기식 회로를 제어하는 인터페이스 회로의 제어 방법으로서,

상기 리드 제어 신호 및 상기 라이트 제어 신호에 있어서 각각의 활성 기간의 종단 엣지를, 상기 활성 엣지로 한 상기 클록 신호를 생성하는 단계와,

상기 동기식 회로로의 연속되는 액세스 사이클에 있어서, 상기 비동기식 회로로부터의 액세스에 대응하는 어드레스인 현 사이클 어드레스와, 상기 현 사이클 어드레스의 다음 액세스 사이클 어드레스인 다음 사이클 어드레스를 생성하는 단계와,

상기 비동기식 회로의 지령에 따라서, 상기 다음 사이클 어드레스 및 상기 현 사이클 어드레스 중 어느 하나를 선택하여 상기 동기식 회로의 어드레스로 하는 단계를 구비하고,

상기 동기식 회로의 어드레스를 선택하는 단계는,

동기식 회로에 대한 액세스에 대해서,

상기 라이트 액세스의 경우에는, 상기 현 사이클 어드레스를 선택 출력하고,

상기 리드 액세스의 경우에는, 상기 다음 사이클 어드레스를 선택 출력하는 것을 특징으로 하는 인터페이스 회로의 제어 방법.