CN112860174A - 数据写入系统与方法 - Google Patents

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Abstract

一种数据写入系统以及一种数据写入方法。数据写入系统包含一主存储器、一快取存储器以及一核心处理电路。主存储器包含一限制区域以及一非限制区域。快取存储器耦接主存储器。快取存储器包含多个路。核心处理电路耦接快取存储器且包含一逻辑电路。逻辑电路用以依据主存储器中的一存取位址、限制区域以及一模式设定信息，从所述多个路中选择一者作为一被选择路，以将对应于存取位址的数据写入被选择路。

Description

数据写入系统与方法
技术领域
本公开中所述实施例内容涉及一种快取技术，特别涉及一种适用于快取存储器的数据写入系统以及数据写入方法。
背景技术
在存储器技术中，快取存储器可协同主存储器运行。相较于主存储器，快取存储器的运行速度较快。据此，通过配置快取存储器，可提高整个系统的运行效率，其中快取存储器的快取命中率(cache hit rate)以及快取未命中代价(cache miss penalty)是影响系统运行效率的关键因素。
发明内容
本公开的一些实施方式涉及一种数据写入系统。数据写入系统包含一主存储器、一快取存储器以及一核心处理电路。主存储器包含一限制区域以及一非限制区域。快取存储器耦接主存储器。快取存储器包含多个路。核心处理电路耦接快取存储器且包含一逻辑电路。逻辑电路用以依据主存储器中的一存取位址、限制区域以及一模式设定信息，从所述多个路中选择一者作为一被选择路，以将对应于存取位址的数据写入被选择路。
本公开的一些实施方式涉及一种数据写入方法。数据写入方法包含：通过一核心处理电路的一逻辑电路读取一基址信息以及一顶址信息，以决定一主存储器的一限制区域以及一非限制区域；以及通过逻辑电路依据一主存储器中的一存取位址、限制区域以及一模式设定信息，从一快取存储器的多个路中选择一者作为一被选择路，以将对应于存取位址的数据写入被选择路。
综上所述，本公开的数据写入系统以及数据写入方法，可避免限制区域的数据与非限制区域的数据相互影响。
附图说明
为让本公开的上述和其他目的、特征、优点与实施例能够更明显易懂，附图的说明如下：
图1是依照本公开一些实施例所示出的一数据写入系统的示意图；
图2是依照本公开一些实施例所示出的暂存器、逻辑电路以及快取存储器的示意图；
图3是依照本公开一些实施例所示出的一模式设定信息的示意图；
图4是依照本公开一些实施例所示出的图1的暂存器的一设定方法的流程图；
图5是依照本公开一些实施例所示出的一数据写入系统的运行方法的流程图；
图6是图5的运行方法的操作示意图；以及
图7是依照本公开一些实施例所示出的一数据写入方法的流程图。
符号说明
100…数据写入系统
120…核心处理电路
121…逻辑电路
140…快取存储器
141…比较电路
142…选择电路
143…输出电路
160…主存储器
400…设定方法
500…运行方法
700…数据写入方法
R1-R3…暂存器
BA…基址信息
TA…顶址信息
MODE…模式设定信息
W0-W5…路
AA1、AA2…存取位址
S1…选择信号
TAG1…标签栏位
INDEX…索引栏位
OFFSET…偏移栏位
VALID…有效信息
LL…挑选信息
TAG2…标签信息
DATA…数据
RR…限制区域
NRR…非限制区域
S402、S404、S406、S502、S504、S506、S508、S510、S512、S514、S516、S518、S520、S522、S524、S526、S528、S702、S704…操作
ST1-ST15…步骤
具体实施方式
在本文中所使用的用词“耦接”亦可指“电性耦接”，且用词“连接”亦可指“电性连接”。“耦接”及“连接”亦可指两个或更多个元件相互配合或相互互动。
参考图1。图1是依照本公开一些实施例所示出的数据写入系统100的示意图。以图1示例而言，数据写入系统100包含核心处理电路120、快取存储器140、主存储器160以及暂存器R1-R3。
暂存器R1-R3耦接核心处理电路120。核心处理电路120耦接快取存储器140以及主存储器160。快取存储器140耦接主存储器160。在一些实施例中，核心处理电路120包含逻辑电路(例如：图2的逻辑电路121)。
在一些实施例中，为了提高运行效率，常用的数据会存储于快取存储器140，以供核心处理电路120直接对快取存储器140进行读取。
参考图1以及图2。图2是依照本公开一些实施例所示出的暂存器R1-R3、逻辑电路121以及快取存储器140的示意图。
以图2示例而言，快取存储器140包含多个路(way)W0-W3。上述路的数量仅为示例，各种数量皆在本公开的范围内。
当核心处理电路120收到读取命令而欲读取存取位址AA1的数据时，可依据存取位址AA1对快取存储器140进行读取。
以图2示例而言，存取位址AA1包含标签栏位TAG1、索引栏位INDEX以及偏移栏位OFFSET。依据索引栏位INDEX，可找到对应的行(row)。将对应行的多个标签信息TAG2与标签栏位TAG1进行比对，可找到对应的数据DATA。依据偏移栏位OFFSET，可从对应数据DATA中找出对应的位元。
举例而言，若索引栏位INDEX指示第3行，比较电路141会将第3行的所述标签信息TAG2与标签栏位TAG1进行比对。若路W2的标签信息TAG2与标签栏位TAG1相符，代表“快取命中(cache hit)”。也就是说，快取存储器140中存在欲读取的数据。据此，选择电路142依据偏移栏位OFFSET输出路W2的数据DATA的对应位元传至输出电路143。接着，输出电路143将路W2的数据DATA的对应位元输出。在一些实施例中，比较电路141是以比较器实现，但本公开不以此为限。在一些实施例中，选择电路142是以多工器实现，但本公开不以此为限。
若第3行的所述标签信息TAG2与标签栏位TAG1皆不相符，代表“快取未命中(cachemiss)”。也就是说，快取存储器140中不存在欲读取的数据。
挑选信息LL用以表示挑选写入位址的机制。在一些实施例中，此机制是最近最少使用(Least Recently Used，LRU)演算法，但本公开不以此为限。也就是说，在这些实施例中，若发生“快取未命中”，将利用最近最少使用演算法将主存储器160中欲读取的数据载入快取存储器140。另外，有效信息VALID用以表示对应数据DATA是否为有效。
暂存器R1用以存储基址(base address)信息BA。暂存器R2用以存储顶址(topaddress)信息TA。基址信息BA与顶址信息TA可定义出主存储器160的限制区域。而主存储器160的其余部分则为非限制区域。暂存器R3用以存储模式设定信息MODE。模式设定信息MODE记录所述多个路W0-W3分别为限制路或非限制路。
参考图3。图3是依照本公开一些实施例所示出的模式设定信息MODE的示意图。如图3所示，模式设模式设定信息MODE包含四种模式。以模式0为例，路W0为限制路，而路W1-W3为非限制路。以模式1为例，路W0-W1为限制路，而路W2-W3为非限制路。以模式2为例，路W0-W2为限制路，而路W3为非限制路。以模式3为例，路W0-W3为限制路。上述模式设定信息MODE的实现方式仅为示例，各种实现方式皆在本公开的范围内。
参考图4。图4是依照本公开一些实施例所示出的暂存器R1-R3的设定方法400的流程图。如图4所示，设定方法400包含操作S402、操作S404以及操作S406。在操作S402中，判断是否需设定新的限制区域或新的模式。换句话说，判断是否需更新图1的主存储器160的限制区域或暂存器R3中的模式设定信息MODE。若是，进入操作S404。在操作S404中，设定暂存器R1-R2，以分别更新基址信息BA以及顶址信息TA。接着，进入操作S406。在操作S406中，设定暂存器R3，以更新模式设定信息MODE。
再次参考图2。逻辑电路121还用以依据主存储器160中欲读取的数据所在的存取位址(例如：图6的存取位址AA2)、主存储器160的限制区域以及模式设定信息MODE输出选择信号S1，以从路W0-W3中选择一者作为被选择路，并将对应于存取位址的数据写入被选择路。
参考图5以及图6。图5是依照本公开一些实施例所示出的一数据写入系统的运行方法500的流程图。图6是图5的运行方法500的操作示意图。在一些实施例中，运行方法500应用于图1的数据写入系统100，但本公开不以此为限。如图5所示，运行方法500包含操作S502、操作S504、操作S506、操作S508、操作S510、操作S512、操作S514、操作S516、操作S518、操作S520、操作S522、操作S524、操作S526、操作S528。图6示出示出步骤ST1-ST15。下段将搭配图5以及图6对运行方法500进行说明。
在操作S502中，判断是否发生“快取命中”。若是，进入操作S528。若发生“快取命中”，代表快取存储器140中存在欲读取的数据，故直接从快取存储器140读取数据。若未发生“快取命中”，代表发生“快取未命中”。也就是说，快取存储器140中不存在欲读取的数据，则进入操作S504。
在操作S504中，逻辑电路121判断存取位址AA2是否属于主存储器160的限制区域RR(由基址信息BA以及顶址信息TA所定义)。如图6的步骤ST1所示，逻辑电路121判断存取位址AA2(0x2000)属于限制区域RR，则进入操作S518。
在操作S518中，逻辑电路121判断设定的模式是否有路被预留给限制区域RR。举例而言，若模式设定信息MODE为路W0-W3为限制路且路W4-W5为非限制路，代表有路(限制路)被预留给限制区域RR，进入操作S520。若不存在适合的路(例如：路W0-W5皆为非限制路)，则进入操作S526。
在操作S526中，核心处理电路120从主存储器160进行读取程序。也就是说，核心处理电路120从主存储器160读取欲读取的数据。
在操作S520中，逻辑电路121判断是否所有的路W0-W5都已存放有效数据。以图6的步骤ST1示例而言，限制路W0没有存放有效数据，也就是说，限制路W0的数据非为有效(即无效)，故进入操作S524。
在操作S524中，逻辑电路121选择限制路W0作为被选择路。接着，进入操作S514，将主存储器160中欲读取的数据写入被选择路。也就是说，将存取位址AA2(0x2000)的数据写入快取存储器140的路W0，如图6的步骤ST2所示。如此，核心处理电路120可直接从运行速度较快的快取存储器140读取欲读取的数据。
接着，进入操作S516，更新图6中的挑选信息LL。也就是说，将刚使用过的路W0更新到挑选信息LL的最后侧。
步骤ST2至步骤ST4具有相似的操作，故于此不再赘述。在一些实施例中，以图6的步骤ST5～ST6示例而言，于步骤ST5，路W4没有存放有效数据(即操作520判断为否)，故选择路W4为被选择路(操作S524)。即便路W4为非限制路，但存取位址AA2(0x6000)对应的数据于步骤ST6仍可写进非限制路W4中(步骤S514)。
回到操作S504。如图6的步骤ST6所示，若逻辑电路121判断存取位址AA2(0x8000)属于主存储器160的非限制区域NRR，进入操作S506。
在操作S506中，逻辑电路121判断设定的模式是否有路被预留给非限制区域NRR。举例而言，若模式设定信息MODE为路W0-W3为限制路且路W4-W5为非限制路，代表有路(非限制路)被预留给非限制区域NRR，进入操作S508。若不存在适合的路(例如：路W0-W5皆为限制路)，则进入操作S526。
在操作S526中，核心处理电路120从主存储器160进行读取程序。也就是说，核心处理电路120从主存储器160读取欲读取的数据。
在操作S508中，逻辑电路121判断是否所有的路W0-W5都已存放有效数据。以图6的步骤ST6示例而言，非限制路W5不存在数据，也就是说，非限制路W5的数据非为有效(即无效)，故进入操作S524。
在操作S524中，逻辑电路121选择限制路W5作为被选择路。接着，进入操作S514，将主存储器160中欲读取的数据写入被选择路。也就是说，将存取位址AA2(0x8000)的数据写入快取存储器140的非限制路W5，如图6的步骤ST7所示。如此，核心处理电路120可直接从运行速度较快的快取存储器140读取欲读取的数据。
在一些实施例中，若存取位址AA2属于主存储器160的非限制区域NRR且限制路W0-W3中至少一路没有存在有效数据(即操作508判断为否)，该路为被选择路(操作S524)。即便该路为限制路，但存取位址AA2对应的数据仍可写入该限制路中(操作S514)。
接着，进入操作S516，更新图6中的挑选信息LL。也就是说，将刚使用过的路W5更新到挑选信息LL的最后侧。
回操作S508。若逻辑电路121判断所有的路W0-W5都已存放有效数据，进入操作S510。在操作S510中，逻辑电路121依据挑选信息LL从模式设定预留给非限制区域NRR的非限制路W4-W5中选择一者作为被选择路。以图6的步骤ST7示例而言，逻辑电路121判断存取位址AA2(0x9000)属于非限制区域NRR，且非限制路W4-W5的数据已为有效。因此，逻辑电路121从非限制路W4-W5中选择一者以写入存取位址AA2(0x9000)的数据。若挑选信息LL对应于最近最少使用演算法，逻辑电路121从非限制路W4-W5中选择最近最少使用的一者作为被选择路。由于限制路W4-W5中限制路W4最近最少使用，因此逻辑电路121选择非限制路W4作为被选择路。
接着，进入操作S512，若数据是修改过的，需将修改过的数据重新存回主存储器160。接着，进入操作S514，将主存储器160中欲读取的数据写入被选择路。也就是说，将存取位址AA2(0x9000)的数据写入快取存储器140的非限制路W4，如图6的步骤ST8所示。如此，核心处理电路120可直接从运行速度较快的快取存储器140读取欲读取的数据。
接着，进入操作S516，更新图6中的挑选信息LL。也就是说，将刚使用过的路W4更新到挑选信息LL的最后侧。
回操作S520。若逻辑电路121判断所有的路W0-W5都已存放有效数据，进入操作S522。在操作S522中，逻辑电路121依据挑选信息LL从限制路W0-W3中选择一者作为被选择路。以图6的步骤ST10示例而言，逻辑电路121判断存取位址AA2(0x7000)属于限制区域RR，且限制路W0-W3的数据已为有效。因此，逻辑电路121从限制路W0-W3中选择一者以写入存取位址AA2(0x7000)的数据。若挑选信息LL对应于最近最少使用演算法，逻辑电路121从限制路W0-W3中选择最近最少使用的一者作为被选择路。由于限制路W0-W3中限制路W0最近最少使用，因此逻辑电路121选择限制路W0作为被选择路。
接着，进入操作S512，若数据是修改过的，需将修改过的数据重新存回主存储器160。接着，进入操作S514，将主存储器160中欲读取的数据写入被选择路。也就是说，将存取位址AA2(0x7000)的数据写入快取存储器140的限制路W0，如图6的步骤ST11所示。如此，核心处理电路120可直接从运行速度较快的快取存储器140读取欲读取的数据。
接着，进入操作S516，更新图6中的挑选信息LL。也就是说，将刚使用过的路W0更新到挑选信息LL的最后侧。
基于上述，通过设定限制路以及非限制路且搭配特定的写入方式，位于限制区域RR的数据不会影响到非限制区域NRR的数据。举例而言，若系统正在执行位于限制区域RR的程序A，将不会影响到位于非限制区域NRR的程序B。据此，可分别保持限制区域RR以及非限制区域NRR的快取命中率。
另外，本公开通过上述运行，不需锁定(lock)数据也不需初始化程序，可更有效地利用快取存储器140。再者，通过基址信息BA以及顶址信息TA定义限制区域RR，在一些实施例中，本公开的限制区域RR可大于非限制区域NRR。
参考图7。图7是依照本公开一些实施例所示出的数据写入方法700的流程图。数据写入方法700包含操作S702以及操作S704。数据写入方法700可应用于图1的数据写入系统100中，但本公开不以此为限。为易于理解，数据写入方法700将搭配图1、图2以及图6进行讨论。
在操作S702中，通过核心处理电路120的逻辑电路121读取基址信息BA以及顶址信息TA，以决定主存储器160的限制区域RR以及非限制区域NRR。基址信息BA存储于暂存器R1中。顶址信息TA存储于暂存器R2中。在一些实施例中，本公开的限制区域RR可为多个。
在操作S704中，通过逻辑电路121依据主存储器160的存取位址AA2、限制区域RR以及模式设定信息MODE，从图6的路W0-W5中选择一者作为被选择路，以将对应于存取位址AA2的数据写入被选择路。在一些实施例中，逻辑电路121是依据最近最少使用演算法选择出上述的被选择路。
综上所述，本公开的数据写入系统以及数据写入方法，可避免限制区域的数据与非限制区域的数据相互影响。
各种功能性元件和方块已于此公开。对于本技术领域技术人员而言，功能方块可由电路(不论是专用电路，或是于一或多个处理器及编码指令控制下操作的通用电路)实现，其一般而言包含用以相应于此处描述的功能及操作对电气回路的操作进行控制的晶体管或其他电路元件。如将进一步理解地，一般而言电路元件的具体结构与互连，可由编译器(compiler)，例如暂存器传递语言(register transfer language，RTL)编译器决定。暂存器传递语言编译器对与组合语言代码(assembly language code)相当相似的指令码(script)进行操作，将指令码编译为用于布局或制作最终电路的形式。确实地，暂存器传递语言以其促进电子和数字系统设计过程中的所扮演的角色和用途而闻名。
虽然本公开已以实施方式公开如上，然其并非用以限定本公开，任何本领域技术人员，在不脱离本公开的构思和范围内，当可作各种的变动与润饰，因此本公开的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种数据写入系统，包含：
一主存储器，包含一限制区域以及一非限制区域；
一快取存储器，耦接该主存储器，该快取存储器包含多个路；以及
一核心处理电路，耦接该快取存储器且包含一逻辑电路，该逻辑电路用以依据该主存储器中的一存取位址、该限制区域以及一模式设定信息，从所述多个路中选择一者作为一被选择路，以将对应于该存取位址的数据写入该被选择路。
2.如权利要求1所述的数据写入系统，还包含：
一第一暂存器，用以存储一基址信息；以及
一第二暂存器，用以存储一顶址信息，其中该基址信息以及顶址信息定义出该限制区域。
3.如权利要求1或2所述的数据写入系统，还包含：
一第三暂存器，用以存储该模式设定信息，其中该模式设定信息记录所述多个路的各者为一限制路或一非限制路。
4.如权利要求1所述的数据写入系统，其中当一快取未命中发生时，该逻辑电路判断该存取位址是否属于该限制区域，当该存取位址属于该限制区域时，该逻辑电路判断所述多个路中是否存在至少一限制路，当该逻辑电路判断所述多个路中存在该至少一限制路时，该逻辑电路判断所述多个路的数据是否皆有效，若是，该逻辑电路从该至少一限制路中选择一者作为该被选择路。
5.如权利要求1所述的数据写入系统，其中当一快取未命中发生时，该逻辑电路判断该存取位址是否属于该限制区域，当该存取位址属于该非限制区域时，该逻辑电路判断所述多个路中是否存在至少一非限制路，当该逻辑电路判断所述多个路中存在该至少一非限制路时，该逻辑电路判断所述多个路的数据是否皆有效，若是，该逻辑电路从该至少一非限制路中选择一者作为该被选择路。
6.如权利要求4或5所述的数据写入系统，其中该逻辑电路依据一最近最少使用演算法，从该至少一限制路中选择最近最少使用的一者作为该被选择路，或该逻辑电路依据该最近最少使用演算法，从该至少一非限制路中选择最近最少使用的一者作为该被选择路。
7.如权利要求6所述的数据写入系统，其中当对应于该存取位址的数据依据该最近最少使用演算法写入该被选择路后，一挑选信息被更新。
8.如权利要求4或5所述的数据写入系统，其中当该逻辑电路判断所述多个路中不存在该至少一限制路时，该核心处理电路对该主存储器进行一第一读取程序，或当该逻辑电路判断所述多个路中不存在该至少一非限制路时，该核心处理电路对该主存储器进行一第二读取程序。
9.一种数据写入方法，包含：
通过一核心处理电路的一逻辑电路读取一基址信息以及一顶址信息，以决定一主存储器的一限制区域以及一非限制区域；以及
通过该逻辑电路依据一主存储器中的一存取位址、该限制区域以及一模式设定信息，从一快取存储器的多个路中选择一者作为一被选择路，以将对应于该存取位址的数据写入该被选择路。
10.如权利要求9所述的数据写入方法，还包含：
当一快取未命中发生时，通过该逻辑电路判断该存取位址是否属于该限制区域；
当该存取位址属于该限制区域时，通过该逻辑电路判断所述多个路中是否存在至少一限制路；
当该逻辑电路判断所述多个路中存在该至少一限制路时，通过该逻辑电路判断所述多个路的数据是否皆有效；
若是，通过该逻辑电路从该至少一限制路中选择一者作为该被选择路；
当该存取位址属于该非限制区域时，通过该逻辑电路判断所述多个路中是否存在至少一非限制路；
当该逻辑电路判断所述多个路中存在该至少一非限制路时，通过该逻辑电路判断所述多个路的数据是否皆有效；以及
若是，通过该逻辑电路从该至少一非限制路中选择一者作为该被选择路。
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