KR100517765B1 - 캐시 메모리 및 그 제어 방법 - Google Patents

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Abstract

본 발명에 관련된 캐시 메모리는, 캐시 데이터의 유효성 유무를 나타내는 밸리드 비트를 생성하는, 세트 결합 시스템을 이용하는 캐시 메모리로서, 인덱스에 대응하여, 캐시 데이터의 어드레스에 대한 어드레스 태그와 캐시 데이터의 유효성 유무를 나타내는 제 1 밸리드 비트를 한 세트의 블록에 저장하는 태그 메모리 (1), 및 제 1 밸리드 비트에 대응하는 제 2 밸리드 비트를 저장하며 제 2 밸리드 비트를 리셋하는 밸리드 비트 레지스터 (2) 를 구비하고, 제 1 밸리드 비트와 제 2 밸리드 비트에 기초하여 밸리드 비트를 생성한다.

Description

캐시 메모리 및 그 제어 방법 {CACHE MEMORY AND CONTROL METHOD THEREOF}
본 발명은 캐시 메모리 및 그 제어 방법에 관한 것으로, 보다 구체적으로는, 세트 결합 시스템 (a set associative system) 을 이용하는 캐시 메모리 및 그 제어 방법에 관한 것이다.
종래, 캐시 메모리는 주로 프로세서와 대용량의 저속 메인 메모리 사이에 배치되어, 빈번하게 액세스되는 명령어, 데이터 등을 저장함으로써, 전체 시스템의 액세스 타임을 단축시켰다. 전체 시스템의 액세스 타임을 단축시키는 이러한 캐시 메모리에 대해, 데이터의 적중률 (hit rate) 을 향상시키기 위해, 각 블록을 할당할 수 있는 장소가 복수개 존재하는 세트 결합 시스템이 널리 이용되고 있다.
이러한 세트 결합 시스템을 이용하는 캐시 메모리에서, 메모리의 저장 영역은 복수개 세트로 분할되며, 데이터의 어드레스 태그가 각 세트에 대해 태그 메모리에 저장된다. 그리고, 태그 메모리로부터 판독된 어드레스 태그는 액세스 어드레스와 비교되며, 비교 결과로부터 HIT/MISS-HIT 신호가 생성되고, 데이터가 저장되어 있는 데이터 메모리가 액세스된다.
일반적으로, 태그 메모리의 각 블록에는, 태그 어드레스와 함께, 어드레스에 대응하는 데이터 메모리의 내용이 유효인지 무효인지를 나타내는 밸리드 비트 (a valid bit) 가 저장되어 있다. 태그 메모리로부터 판독된 태그 어드레스를 액세스 어드레스와 비교할 때, 각 세트의 모든 웨이 (every way of each set) 에 대해 밸리드 비트를 판독한다. 그리고, 비교의 결과로서, 두 어드레스가 서로 일치하고 밸리드 비트가 "유효 (validity)" 를 나타내는 웨이가 존재할 경우, 데이터 메모리로의 액세스가 가능해진다.
이러한 세트 결합 시스템을 이용하는 캐시 메모리는, 일반적으로 프로세스의 성능을 보다 고속화하는데 널리 사용되고 있다. 그리고, 최근에는, 세트 결합 시스템을 이용하는 캐시 메모리의 플래시 (플래시) 를 1 클록으로 수행할 것이 요구되고 있다.
세트 결합 시스템을 이용하는 캐시 메모리의 플래시를 1 클록에 수행하는 기술이 JP-P1990-90348A 에 개시되어 있다. JP-P1990-90348A 의 세트 결합 시스템을 이용하는 캐시 메모리의 경우, 밸리드 비트를 저장하는 밸리드 비트 레지스터로부터 태그 어드레스를 분리하고, 밸리드 비트를 기억하는 메모리 수단에 의해, 모든 클리어 동작 (클리어 operation) 이 1 사이클에 수행된다.
그러나, JP-P1990-90348A 의 캐시 메모리에 n-웨이/k-세트 구성을 가진 세트 결합 시스템을 이용하는 경우, 밸리드 비트 레지스터의 수는 n×2k 개가 되어, 캐시 메모리의 회로 규모가 증가한다. 그리고, 캐시 메모리의 회로 규모 증가와 함께, 캐시 메모리에서 소비되는 소비 전력이 증가한다. 구체적으로, 웨이 수 (way number) 의 증가와 함께 회로 규모는 비약적으로 증가하며, 그에 따라, 소비 전력도 비약적으로 증가한다.
또한, 밸리드 비트 레지스터의 수가 더 많아지면, 캐시 메모리로의 기입 및 캐시 메모리로부터의 판독을 수행함에 있어, 밸리드 비트 레지스터를 선택하기 위한 제어 회로가 복잡해진다. 따라서, 밸리드 비트에 기입하고 밸리드 비트로부터 판독하는데 필요한 시간 (time period) 이 증가하여 캐시 메모리의 속도가 더 낮아진다는 문제가 있다.
상술한 바와 같이, 종래의 캐시 메모리에서는, 클리어 동작이 수행될 수 있기는 하지만, 캐시 메모리 자체의 회로 규모가 확대된다는 문제가 있었다.
본 발명은 이러한 문제를 해결하기 위한 것으로, 그 목적은 클리어 동작을 효율적으로 수행할 수 있어 회로 규모를 축소시킬 수 있는 캐시 메모리 및 그 제 어 방법을 제공하는 것이다.
본 발명에 관련된 캐시 메모리는, 캐시 데이터에 대한 유효성의 유무를 나타내는 밸리드 비트를 생성하는, 세트 결합 시스템을 이용하는 캐시 메모리이고, 인덱스에 대응하여, 캐시 데이터의 어드레스에 대한 어드레스 태그 및 상기 캐시 데이터에 대한 유효성의 유무를 나타내는 제 1 밸리드 비트를 한 세트의 블록에 저장하는 저장 수단 (예를 들어, 본 발명의 실시예에서의 태그 메모리 (1)) 및, 상기 제 1 밸리드 비트에 대응하는 제 2 밸리드 비트를 저장하고 상기 제 2 밸리드 비트를 리셋하는 리셋 수단 (예를 들어, 본 발명의 실시예에서의 밸리드 비트 레지스터 (2)) 을 구비하며, 상기 밸리드 비트는 제 1 밸리드 비트와 제 2 밸리드 비트에 기초하여 생성된다. 이러한 구성을 이용하면, 제 1 밸리드 비트 및 제 2 밸리드 비트에 의해, 캐시 메모리의 클리어 동작을 효율적으로 수행할 수 있다.
또한, 본 발명에 관련된 캐시 메모리에서, 상기 밸리드 비트는 제 1 밸리드 비트 및 제 2 밸리드 비트 모두가 유효를 나타내는 경우에 유효를 나타내고, 제 1 밸리드 비트 또는 제 2 밸리드 비트 중 하나가 무효를 나타내는 경우에는 무효를 나타낸다. 따라서, 제 2 밸리드 비트가 무효를 나타내는 것에 의해, 상기 밸리드 비트는 무효를 나타낼 수 있어, 캐시 메모리의 클리어 동작을 효율적으로 수행할 수 있다.
또한, 본 발명에 관련된 캐시 메모리에서, 상기 리셋 수단은 각 웨이에 공통이다. 따라서, 리셋 수단의 수를 감소시켜, 캐시 메모리의 회로 규모를 축소할 수 있다.
그리고, 본 발명에 관련된 캐시 메모리에서, 상기 리셋 수단이 제 2 밸리드 비트를 리셋하는 경우, 제 1 밸리드 비트를 제 1 저장 수단에 기입하는 기입 수단 (예를 들어, 본 발명의 실시예에서의 로직 게이트 (OR91 - 9n, 101 - 10n) 및 밸리드 비트 신호 (320)) 에 의해, 상기 제 1 밸리드 비트는 클리어된다. 따라서, 캐시 메모리의 회로 규모를 좀더 축소시키면서, 제 1 밸리드 비트의 클리어 동작을 수행할 수 있다.
또한, 본 발명에 관련된 캐시 메모리에서, 상기 제 1 밸리드 비트는 기입 수단에 의해 선택적으로 클리어될 수 있다. 따라서, 제 1 밸리드 비트의 클리어 동작을 용이하게 부분적으로 수행할 수 있다.
본 발명에 관련된 제어 방법은, 캐시 데이터에 대한 유효성의 유무를 나타내는 밸리드 비트를 생성하는, 세트 결합 시스템을 이용하는 캐시 메모리의 리셋을 제어하는 제어 방법이고, 인덱스에 대응하여, 캐시 데이터의 어드레스에 대한 어드레스 태그 및 상기 캐시 데이터에 대한 유효성의 유무를 나타내는 제 1 밸리드 비트를 한 세트의 블록에 저장하는 단계, 상기 인덱스에 대응하여 제 2 밸리드 비트를 저장하는 단계, 상기 제 2 밸리드 비트를 리셋하는 단계, 및 상기 제 1 밸리드 비트와 상기 제 2 밸리드 비트에 기초하여 상기 밸리드 비트를 생성하는 단계를 포함한다. 이러한 방법을 이용하면, 제 1 밸리드 비트와 제 2 밸리드 비트에 의해, 캐시 메모리의 클리어 동작을 효율적으로 수행할 수 있다.
또한, 본 발명에 관련된 제어 방법에서, 상기 밸리드 비트는 제 1 밸리드 비트와 제 2 밸리드 비트 모두가 유효를 나타내는 경우에 유효를 나타내고, 제 1 밸리드 비트 또는 제 2 밸리드 비트 중 하나가 무효를 나타내는 경우에는 무효를 나타낸다. 따라서, 제 2 밸리드 비트가 무효를 나타내는 것에 의해 상기 밸리드 비트는 무효를 나타낼 수 있어, 캐시 메모리의 클리어 동작을 효율적으로 수행할 수 있다.
그리고, 본 발명에 관련된 제어 방법에서, 제 2 밸리드 비트가 리셋될 경우, 어드레스 태그 및 제 1 밸리드 비트는 저장되고 상기 제 1 밸리드 비트는 클리어된다. 따라서, 캐시 메모리의 회로 규모를 보다 축소시키면서, 제 1 밸리드 비트의 클리어 동작을 수행할 수 있다.
또한, 본 발명에 관련된 제어 방법에서, 상기 제 1 밸리드 비트는 선택적으로 클리어된다. 따라서, 제 1 밸리드 비트의 클리어 동작을 용이하게 부분적으로 수행할 수 있다.
이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.
우선, 본 발명의 실시예에 대한 일 비교예를 설명한 다음, 본 발명의 실시예를 설명한다. 또한, 본 발명의 실시예에서는, 캐시 메모리를 멀티-웨이 세트 결합 시스템 (multi-way set associative system) 을 이용하는 캐시 메모리로서 설명한다. 또한, 캐시 메모리의 웨이 수는 임의의 수를 취할 수 있으므로, 이하에서는, 일반적인 수 (general number) n 을 이용하여 n-웨이로 설명한다.
우선, 도 4 를 사용하여, 본 발명의 실시예 (이하, 본 실시예라 함) 에 대한 일 비교예를 설명한다. 도 4 는, 본 실시예에 대한 일 비교예를 나타내는 개략도이다. 도 4 에 나타낸 바와 같이, 태그 메모리 (1001) 는 태그 메모리 (1011 - 101n) 로 구성된다. 태그 메모리 (1011 - 101n) 로, k 비트의 인덱스 신호 (1300) 및 m 비트의 어드레스 태그 신호 (1310) 가 입력된다. 어드레스 태그 신호 (1310) 가 태그 메모리 (1011 - 101n) 로 입력되면, 인덱스 신호 (1300) 에 대응하는 한 세트에 인덱스에 어드레스 태그가 기입된다.
어드레스 태그를 태그 메모리 (1011 - 101n) 에 기입할 경우, 기입 신호 (1330) 가 입력된다. 기입 신호 (1330) 는 기입 신호 (1331 - 133n) 로 분기하여, 태그 메모리 (1011 - 101n) 로 각각 입력된다. 이때, 기입 신호 (1331 - 133n) 중에, 유효 논리값 (예를 들어, 논리값 1) 을 가진 기입 신호가 입력된 태그 메모리는 액티브 상태 (active state) 가 된다. 그리고, 어드레스 신호 (1310) 로부터의 어드레스 태그가 인덱스 신호 (1300) 에 대응하는 한 세트의 블록에 기입된다. 또한, 기입 신호 (1331 - 133n) 중에, 무효 논리값 (예를 들어, 논리값 0) 을 나타내는 기입 신호가 입력되는 태그 메모리에는 어드레스 태그가 기입되지 않는다.
또한, 도 4 에 나타낸, 본 실시예에 대한 일 비교예에서는, 종래의 다이렉트 맵 시스템 (direct map system) 또는 세트 결합 시스템을 이용하는 캐시와 달리, 밸리드 비트가 어드레스 태그와 함께 태그 메모리 (1001) 에 저장되지 않는다. 밸리드 비트는 어드레스 태그와 별도로 밸리드 비트 레지스터 (10021 - 1002n) 에 저장된다.
밸리드 비트 레지스터 (10021 - 1002n) 각각은 디코더 (1031 - 103n), 밸리드 비트 메모리 (12ij ; i, j=1, ..., n) 및 인코더 (1051 - 105n) 로 구성된다. 밸리드 비트 레지스터 (1002i) 는 밸리드 비트 메모리 (12i1 - 12ij) 를 갖는다. 밸리드 비트 메모리 (12ij) 각각에는 1 비트의 밸리드 비트가 기입된다.
밸리드 비트 레지스터 (10021 - 1002n) 로 n 비트의 밸리드 비트 신호 (1320) 가 입력되며, 2k 인덱스에 기초하여, 태그 메모리 (1011 - 101n) 의 각 어드레스 태그에 대한 밸리드 비트가 기입된다. 이때, 밸리드 비트 신호 (1320) 는 밸리드 비트 신호 (1321 - 132n) 로 분기하여, 각각의 밸리드 비트 레지스터로 입력된다. 또한, 밸리드 비트 레지스터 (10021 - 1002n) 로 k 비트의 인덱스 신호 (1300) 가 입력된다. 이러한 인덱스 신호 (1300) 에 기초하여, 밸리드 비트가 밸리드 비트 메모리 (1211 - 121j) 중 어느 하나에 기입된다.
또한, 태그 메모리 (1011 - 101n) 와 유사하게, 밸리드 비트를 밸리드 비트 레지스터 (10021 - 1002n) 에 기입할 때, 기입 신호 (1330) 가 입력된다. 기입 신호 (1330) 는 기입 신호 (1331 - 133n) 로 분기하여, 디코더 (1031 - 103n) 로 각각 입력된다. 이때, 기입 신호 (1331 - 133n) 중에, 유효 논리값 (예를 들어, 논리값 1) 을 가진 기입 신호가 입력된 밸리드 비트 메모리는 액티브 상태가 된다.
디코더 (1031 - 103n) 로 인덱스 신호 (1300) 가 입력된다. 이러한 인덱스 신호 (1300) 에 기초하여, 디코더 (1031 - 103n) 는 디코딩을 수행한다. 이와 함께, 유효 논리값을 가진 기입 신호가 밸리드 비트가 저장될 밸리드 비트 메모리로 입력된다. 따라서, 기입 신호가 입력된 밸리드 비트 메모리는 액티브 상태가 된다.
액티브 상태가 된 밸리드 비트 메모리와 관련하여, 디코더 (1031 - 103n) 에서의 디코딩 결과에 기초하여 임의의 출력 신호 (14ij) 중 어느 하나가 선택되며, 선택된 출력 신호가 입력된 밸리드 비트 메모리 (12ij) 에 밸리드 비트가 저장된다. 또한, 기입 신호 (1331 - 133n) 중에, 무효 논리값 (예를 들어, 논리값 0) 을 나타내는 기입 신호가 입력되는 밸리드 비트 메모리로는 밸리드 비트가 입력되지 않는다.
어드레스 태그의 판독시에, 어드레스 태그 (1351 - 135n) 는, 인덱스 신호 (1300) 가 태그 메모리 (1011 - 1011n) 로 입력된 후, 태그 메모리 (1011 - 101n) 로부터 판독된다. 이때, 어드레스 태그 (1351 - 135n) 는 인덱스 신호 (1300) 에 대응하는 한 세트의 블록으로부터 판독된다.
밸리드 비트 레지스터 (10021 - 1002n) 로부터 밸리드 비트 (1361 - 136n) 를 판독할 때, 밸리드 비트 메모리 (12i1 - 12ij) 로부터 인코더 (105i) 로 신호 (15i1 - 15ij) 가 출력된다. 인코더 (105i) 로 인덱스 신호 (1300) 가 입력되며, 이러한 인덱스 신호 (1300) 에 기초하여, 입력되는 신호 (15i1 - 15ij) 가 선택된다.
선택된 입력 신호에 의해, 선택된 입력 신호에 대응하는 밸리드 비트 메모리로부터 밸리드 비트가 판독된다. 인코더 (1051 - 105n) 로부터 판독된 출력 신호 (1601 - 160n) 는 래치 (1121 - 112n) 에 각각 래치되어, 클록에 동기화된 밸리드 비트 (1361 - 136n) 로서 출력된다.
이런 방식으로 출력된 어드레스 태그 (1351 - 135n) 및 밸리드 비트 (1361 -136n) 는 비교기로 송신되어, CPU 로부터의 액세스 어드레스와의 비교에 이용된다. 이때, 밸리드 비트 (1361 - 136n) 는 데이터 메모리에 저장되는 데이터에 대한 유효성의 유무를 판단하는데 사용된다. 밸리드 비트 (1361 - 136n) 가 유효를 나타내는 경우 (예를 들어, 논리값 1 을 갖는 경우), 데이터 메모리에 데이터가 저장된다. 또한, 밸리드 비트 (1361 - 136n) 가 무효를 나타내는 경우 (예를 들어, 논리값 0 을 갖는 경우), 데이터 메모리에 데이터가 저장되지 않는다.
밸리드 비트 (1361 - 136n) 가 유효를 나타내는 경우, 어드레스 태그 (1351 - 135n) 는, CPU 가 액세스 하게 될 데이터의 액세스 어드레스와 비교된다. 비교 결과에 기초하여, 양자가 서로 일치하는 경우에는 HIT 신호를 CPU 로 송신하여, 데이터 메모리로부터의 데이터 판독을 수행한다. 밸리드 비트 (1361 - 136n) 가 무효를 나타내는 경우에는, MISS-HIT 신호를 CPU 로 송신하여, 메인 메모리로부터 캐시 메모리용 데이터를 판독한다.
도 4 에 나타낸, 본 실시예에 대한 일 비교예에서는, 태그 메모리 (101i) 로부터 판독되는 어드레스 태그 (135i) 에 대응하는 데이터의 유효성을 판단할 때, 밸리드 비트 (136i) 가 사용된다. 다시 말해, 예를 들어, 비교기에서, 밸리드 비트 (136i) 가 유효를 나타내는 경우, 어드레스 태그 (135i) 가 액세스 어드레스와의 비교에 사용된다. 그리고, 양자가 서로 일치하는 경우, 어드레스 태그 (135i) 에 대응하는 데이터가 판독된다.
또한, 본 실시예에 대한 일 비교예에서는, 밸리드 비트 레지스터 (10021 - 1002n) 에 저장된 밸리드 비트를 클리어하여 리셋을 수행할 경우, 각각의 밸리드 비트 레지스터로 플래시 신호 (1340) 를 입력하여, 각각의 밸리드 비트 레지스터에 대해 리셋을 수행한다. 이때, 밸리드 비트 메모리에 저장된 밸리드 비트 모두는 동시에 클리어된다.
상술한 바와 같이, 본 실시예에 대한 일 비교예에서는, 각각의 어드레스 태그 (1351 - 135n) 와 각각의 밸리드 비트 (1361 - 136n) 가 서로 1 대 1 로 대응하여, 각각의 세트 (어드레스 태그 (135i) 와 밸리드 비트 (136i)) 에 대해 비교가 수행된다. 따라서, 도 4 에 나타낸 일 비교예에서는, n-웨이 세트 결합 시스템을 이용하는 캐시 메모리에, n 개의 밸리드 비트 레지스터가 제공된다. 따라서, 밸리드 비트 모두를 동시에 클리어할 수는 있지만, 캐시 메모리의 회로 규모가 확대된다. 이것에 의해, 캐시 메모리의 소비 전력이 증가하고, 캐시 메모리의 속도가 저하된다.
이하, 본 실시예를 설명한다. 본 실시예를 설명함에 있어서, 본 실시예의 개요, 상세, 및 동작을 순차적으로 설명한다.
도 1 을 사용하여 본 실시예의 개요를 설명한다. 도 1 은, 본 실시예의 캐시 메모리가 사용되는 시스템의 일 구성예를 나타내는 개략도이다. 도 1 에 나타낸 바와 같이, 이 시스템은 CPU (central processing unit ; 4), 태그 메모리 (1), 밸리드 비트 레지스터 (2) 및 데이터 메모리 (3) 를 구비한다.
CPU (4) 는 명령부와 제어부를 갖는 일반적인 처리 장치이다. CPU (4) 는 데이터 송신을 수행하고 데이터 송신을 제어한다.
본 실시예의 캐시 메모리가 n-웨이 세트 결합 시스템을 이용하는 캐시 메모리이기 때문에, 태그 메모리 (1) 는 n-웨이 저장 영역으로 구성된다. 태그 메모리 (1) 는 데이터의 저장 위치를 나타내는 어드레스 태그를 저장한다. 또한,태그 메모리 (1) 에는, 상기 어드레스에 대응하는 데이터가 유효인지 또는 무효인지를 나타내는 밸리드 비트 (valid bit) 가 저장된다.
여기서, 밸리드 비트는 상기 어드레스 태그에 대응하는 데이터가 데이터 메모리 (3) 에 저장되어 있는지 여부를 나타낸다. 또한, 이하에서는, 이러한 태그 메모리 (1) 에 저장되는 밸리드 비트를 제 1 밸리드 비트라 한다.
태그 메모리 (1) 와 유사하게, 밸리드 비트 레지스터 (2) 는 상기 어드레스에 대응하는 데이터의 유효성 유무를 나타내는 밸리드 비트를 저장한다 (이하, 밸리드 비트 레지스터 (2) 에 저장되는 밸리드 비트를 제 2 밸리드 비트라 한다.). 밸리드 비트 레지스터 (2) 는, 후술하는 바와 같이, 태그 메모리 (1) 의 n-웨이의 각 세트에 공통으로 접속된다.
또한, 밸리드 비트 레지스터 (2) 는 입력된 신호를 디코딩하는 디코더를 갖는다. 후술하는 바와 같이, 이 디코더로 어드레스의 인덱스가 입력되면, 인덱스에 기초하여, 소정의 밸리드 비트 신호가 선택되어 제 2 밸리드 비트로서 저장된다.
n-웨이 세트 결합 시스템을 이용하는 캐시 메모리에서, 데이터 메모리 (3) 는 태그 메모리 (1) 의 n-웨이에 대응하여 n 종류의 저장 영역 (n kinds of storage regions) 으로 분할되어 있다. 데이터 메모리 (3) 에는, 어드레스에 따라 데이터가 저장된다. 이 어드레스는 태그 메모리 (1) 에 저장되는 어드레스 태그에 대응하고 있다. 그리고, 데이터 메모리 (3) 내에서 데이터의 저장 위치는 어드레스에 기초하여 관리된다.
데이터가 데이터 메모리 (3) 에 저장되는지의 여부는 제 1 밸리드 비트 및 제 2 밸리드 비트에 의해 관리된다. 후술하는 바와 같이, 제 1 밸리드 비트와 제 2 밸리드 비트로부터, 데이터의 존재, 즉 데이터의 유효성을 나타내는 밸리드 비트가 생성된다.
도 1 에 나타낸 바와 같이, 이 시스템에서는, CPU (4) 로부터, 어드레스의 상위 m 비트를 어드레스 태그 신호로서 태그 메모리 (1) 로 출력한다. 또한, CPU (4) 로부터, 어드레스의 하위 k 비트를 인덱스 신호로서 태그 메모리 (1) 및 데이터 메모리 (3) 로 출력한다. 또한, 이 인덱스 신호는 밸리드 비트 레지스터 (2) 로도 출력된다.
태그 메모리 (1) 로부터 CPU (4) 로, 데이터의 HIT/MISS-HIT 를 나타내는 HIT/MISS-HIT 신호가 출력된다. 그에 따라, 태그 메모리 (1) 로부터 데이터 메모리 (3) 로, 판독 및 기입을 수행하기 위한 어드레스를 지정하는 어드레스 태그 신호가 출력된다. 또한, CPU (4) 와 데이터 메모리 (3) 사이에서는, 데이터 버스를 통해, 데이터 송신이 수행되며, 이 어드레스 신호에 의해, 데이터의 기입 및 판독이 수행된다.
도 2 및 도 3 을 사용하여, 본 실시예의 캐시 메모리를 상세하게 설명한다. 도 2 는 태그 메모리 (1) 및 밸리드 비트 레지스터 (2) 를 나타내는 개략도이다. 도 3 은 캐시 메모리의 동작을 나타내는 타이밍도이다. 또한, 도 2 에는, n-웨이 세트 결합 시스템을 이용하는 캐시 메모리의 본 발명에 관계되는 태그 메모리 (1) 및 밸리드 비트 레지스터 (2) 만을 나타내며, 본 발명에 직접적으로 관계되지 않는 상세한 구성은 생략한다.
도 2 에 나타낸 바와 같이, 태그 메모리 (1) 는 11 - 1n 의 총 n 개의 태그 메모리 (11 - 1n) 로 구성되며, 1 웨이에 대해 1 개가 할당된다. 또한, 태그 메모리 (11 - ln) 의 각 블록에는, 어드레스 태그 및, 어드레스 태그에 대응하는 데이터가 유효인지 무효인지를 나타내는 제 1 밸리드 비트가 저장된다. 어드레스 태그는, 데이터 메모리 (3) 에 저장된 각 데이터의 메인 메모리상에서의 어드레스 일부이다. 예를 들어, 어드레스의 상위 m 비트를 어드레스 태그로 할 수 있다.
태그 메모리 (11 - 1n) 에 저장되는 어드레스 태그 및 제 1 밸리드 비트는 인덱스에 기초하여 각 블록에 저장된다. 인덱스는, 데이터 메모리 (3) 에 저장된 각 데이터의 메인 메모리상에서의 어드레스 일부이다. 예를 들어, 어드레스의 하위 k 비트를 인덱스로 할 수 있다.
어드레스 태그가 어드레스의 상위 m 비트인 경우, 어드레스의 상위 m 비트는 m 비트의 어드레스 태그 신호 (310) 로서 태그 메모리 (11 - 1n) 중 하나에 공급된다. 인덱스가 어드레스의 하위 k 비트인 경우, 어드레스의 하위 k 비트는 k 비트의 인덱스 신호 (30O) 로서 태그 메모리 (11 - 1n) 중 하나에 공급된다.
태그 메모리 (11 - 1n) 로부터 어드레스 태그를 판독할 때, 인덱스 신호 (3OO) 가 태그 메모리 (11 - 1n) 중 하나에 입력된다. 따라서, 어드레스 태그및 제 1 밸리드 비트가 저장된 세트가 결정되고, 이 세트로부터 어드레스 태그가 판독되어 m 비트의 어드레스 태그 (351 - 35n) 로서 출력된다.
태그 메모리 (11 - 1n) 에 어드레스 태그를 기입할 때, 인덱스 신호 (30O) 가 태그 메모리 (11 - 1n) 중 하나에 입력된다. 따라서, 어드레스 태그 및 제 1 밸리드 비트가 기입된 세트가 결정된다. 그리고, 기입 신호 (651 - 65n) 가 입력되며, 기입 신호 (651 - 65n) 중 유효를 나타내는, 태그 메모리에 대한 한 세트의 블록에 어드레스 태그 및 제 1 밸리드 비트가 저장된다.
이러한 방식으로, 태그 메모리 (11 - 1n) 에는, k 비트의 인덱스에 기초하여, m 비트의 어드레스 태그가 각 블록에 저장된다. 따라서, 태그 메모리 (11 - 1n ) 의 1-웨이에 대해, 2k 개 블록에 어드레스 태그를 저장할 수 있고, n-웨이에 대해서는, n ×2k 개 블록에 어드레스 태그를 저장할 수 있다. 또한, 후술하는 바와 같이, 각 어드레스 태그에 1 비트의 제 1 밸리드 비트가 부가되어, 어드레스 태그는 제 1 밸리드 비트와 함께 저장된다. 다시 말해, 어드레스 태그는 제 1 밸리드 비트와 함께 (m+1) 비트의 상태로 저장된다. 따라서, 태그 메모리 (11 - 1n) 의 각 웨이는, (m+l)비트 × 2k 워드 구성의 메모리가 된다.
제 1 밸리드 비트는, n 비트의 밸리드 비트 신호 (320) 가 태그 메모리 (11 - 1n) 에 공급된 후, 태그 메모리 (11 - 1n) 의 각 블록에 저장된다. 논리 게이트 AND (101 - 10n) 에서, n 비트의 밸리드 비트 신호 (320) 와 입력 신호 (621 - 62n) 의 논리곱이 계산되며, 밸리드 비트 신호는 제 1 밸리드 비트 (631 - 63n) 가 된다. 제 1 밸리드 비트 (631 - 63n) 는, m 비트의 어드레스 태그 신호 (310) 에 부가된 후, 제 1 밸리드 비트가 부가된 어드레스 태그 (641 - 64n) 로서 태그 메모리 (11 - 1n) 로 각각 입력된다.
도 2 에 나타낸 바와 같이, 밸리드 비트 레지스터 (2) 는, 주요 구성으로서, 제 2 밸리드 비트를 저장하는 밸리드 비트 메모리 (21 - 2j ; j= 2k 으로 한다), 디코더 (30) 및 인코더 (50) 로 구성된다.
밸리드 비트 메모리 (21 - 2j) 에는, 어드레스 태그에 대응하는 데이터가 유효인지 무효인지를 나타내는 제 2 밸리드 비트가 저장된다. 밸리드 비트 메모리 (21 - 2j) 에는, 제 2 밸리드 비트가, 태그 메모리 (11 - 1n) 각각의 각 웨이에 공통인 인덱스, 즉, 각 세트의 인덱스에 기초하여, 그리고, 인덱스 신호 (300) 에 의해 표시되는 인덱스에 대응하여 저장된다. 또한, 밸리드 비트 메모리 (21 - 2j) 는 n-웨이의 각 인덱스에 대응하는 j 세트에 각각 대응한다.
n 비트의 밸리드 비트 신호 (320) 는 논리 게이트 OR (70) 에서 논리합이 계산되어, 1 비트의 밸리드 비트 신호 (321) 로서 출력된다. 또한, 인덱스 신호 (300) 는 디코더 (30) 로 입력되어 디코드되며, 디코딩 결과 (401 - 40j) 에 의해, 논리 게이트 AND (41 - 4j) 에서 그에 관한 논리곱이 계산된다. 따라서, 밸리드 비트 신호 (321) 의 1 비트는 논리 게이트 AND (41 - 4j) 에서 선택된 밸리드 비트 메모리 (2l - 2j) 중 하나에 저장된다.
밸리드 비트 메모리 (21 - 2j) 로부터 출력되는 출력 신호 (501 - 50j) 는 인코더 (50) 로 입력되고, 인코딩되어 레지스터 출력 신호 (600) 로서 출력된다. 이때, 인코더 (50) 에는 인덱스 신호 (300) 가 입력되며, 인덱스 신호 (300) 에 의해, 출력 신호 (501 - 50j) 중에서 레지스터 출력 신호 (600) 가 선택된다. 그 다음, 레지스터 출력 신호 (600) 는, 메모리로부터의 데이터 판독과 동기화되기 위해 래치 (120) 에 래치되고, 제 2 밸리드 비트 (670) 로서 출력된다.
논리 게이트 AND (61 - 6n) 에서, 이러한 제 2 밸리드 비트 (670) 와 태그 메모리 (11 - 1n) 의 각 태그 메모리로부터 판독된 제 1 밸리드 비트 (661 - 66n) 와의 논리곱을 계산한다. 이것에 의해, 각 웨이에 대한 밸리드 비트 (361 - 36n) 가 생성된다. 이때, 제 1 밸리드 비트 (661 - 66n) 는 인코더 (50) 에 의해 선택된 레지스터 출력 신호 (600) 에 대응하는 인덱스에 기초하는 한 세트의 블록으로부터 출력된다.
이들 밸리드 비트 (361 - 36n) 와 함께, 태그 메모리 (11 - 1n) 로부터 판독된 어드레스 태그 (351 - 35n) 가 도면에 도시되지 않은 비교기로 송신되어 어드레스 비교에 사용된다. 또한, 제 1 밸리드 비트 (661 - 66n) 와 유사하게, 태그 어드레스 (351 - 35n) 도 인코더 (50) 에 의해 선택된 레지스터 출력 신호 (600) 에 대응하는 인덱스에 기초하는 한 세트의 블록으로부터 출력된다.
어드레스 비교에서는, 우선, 밸리드 비트 (361 - 36n) 중에서 유효한 밸리드 비트가 선택된다. 그리고, 어드레스 태그 (351 - 35n) 중에서 유효한 밸리드 비트를 갖는 어드레스 태그를, CPU 가 액세스하고자 하는 액세스 어드레스의 상위 m 비트와 비교한다. 비교의 결과로서, 양 어드레스가 서로 일치하는 경우, 데이터 메모리 (3) 에 액세스하는 HIT 판정 신호를 생성되고, HIT 판정 신호는 데이터 메모리 (3) 에 송신된다. 또한, 양 어드레스가 서로 일치하지 않는 경우에는, MISS-HIT 판정 신호가 생성된다.
본 실시예의 밸리드 비트 레지스터 (2) 는 밸리드 비트 메모리 (21 - 2j) 를 리셋하는 리셋 수단을 갖는 레지스터로서 구성할 수 있다. 밸리드 비트 메모리 (21 - 2j) 를 클리어할 때, 플래시 신호 (340) 를 밸리드 비트 레지스터 (2) 에 입력하는 것에 의해 리셋이 수행될 수 있다. 이때, 플래시 신호 (340) 의 1 클록에 의해, 밸리드 비트 메모리 (21 - 2j) 의 모든 밸리드 비트를 동시에 리셋할 수 있다. 예를 들어, 플래시 신호 (340) 로서 n 비트의 0 클램프 신호 등을 입력하는 것에 의해, 1 클록으로 제 2 밸리드 비트 모두를 클리어할 수 있다.
상술한 바와 같이, 밸리드 비트 (361 - 36n) 는 제 1 밸리드 비트 (661) 와 제 2 밸리드 비트 (670) 로부터 생성된다. 또한, 밸리드 비트 레지스터 (2) 가 밸리드 비트 메모리 (21 - 2j) 의 밸리드 비트 모두를 동시에 리셋하는 것에 의해, 플래시 후에는, 밸리드 비트 레지스터 (2) 로부터 생성되는 제 2 밸리드 비트 (670) 는 무효를 나타낸다 (예를 들어, 논리값 0 을 갖는다). 따라서, 제 2 밸리드 비트 (670) 에 논리 게이트 AND (61 - 6n) 에서의 논리곱을 적용하면, 제 1 밸리드 비트 (661 - 66n) 의 유효/무효에 관계없이, 밸리드 비트 (361 - 36n) 는 무효를 나타내게 된다. 이것에 의해, 밸리드 비트 레지스터 (2) 를 1 클록으로 클리어할 때, 각 웨이의 밸리드 비트 (361 - 36n) 를 클리어할 수 있다. 또한, 리셋 수단을 갖는 밸리드 비트 레지스터 (2) 의 개수가 단수 (singular number) 이므로, 종래의 n-웨이 세트 결합 시스템을 이용하는 캐시 메모리에 비해, 밸리드 비트 레지스터 (2) 의 개수를 1/n 로 할 수 있다.
여기서, 이러한 플래시 후, 밸리드 비트 레지스터 (2) 의 밸리드 비트 모두는 동시에 클리어되지만, 태그 메모리 (11 - 1n) 상에 저장되어 있는 밸리드는 클리어되어 있지 않다. 따라서, 플래시 후 태그 메모리 (1) 에 어드레스 태그를 기입할 때, 기입을 수행하기 위해 선택된 한 세트의 블록에 대한 제 1 밸리드 비트에 무효를 나타내는 논리를 기입한다. 일례로서, 소정의 제 1 밸리드 비트에 논리값 0 을 기입한다.
플래시 이후의 일 동작예를 설명한다. 또한, 이하에서는, 캐시 메모리에 대한 기입 신호 (330) 의 1 을 액티브 상태를 나타내는 것으로 설명한다. 도 2 에 나타낸 바와 같이, 기입 신호 (330) 는 태그 메모리 (11 - 1n) 의 n-웨이와 일치하는 모든 비트, 즉, n 비트에 논리 게이트 NOR (80) 에서의 논리합이 적용된 후 반전되어, 신호 (610) 로서 출력된다. 논리 게이트 OR (91 - 9n) 각각에서, 각 웨이로의 기입 신호 (331 - 33n) 및 과 레지스터 출력 신호 (600) 와 함께, 이 신호 (610) 에 논리합이 적용되어, 출력 신호 (621 - 62n) 로서 출력된다. 그리고, 이들 출력 신호 (621 - 62n) 는, 논리 게이트 AND (l01 - 10n) 에서 밸리드 비트 신호 (320) 와의 논리곱이 적용된 후, 제 1 밸리드 비트 (631 - 63n) 로서 출력된다.
밸리드 비트 레지스터 (2) 의 밸리드 비트 메모리 (21 - 2j) 모두를 플래시 신호 (340) 에 의해 동시에 클리어하면, 플래시에 의해서 밸리드 비트 레지스터 (2) 로부터의 레지스터 출력 신호 (600) 는 액티브가 아닌 0 이 된다. 또한, 인덱스 신호 (300) 에 대응하는 세트에 어드레스 태그를 기입하기 위해, 기입 신호 (331 - 33n) 모두는 0 이 아니고, 기입 신호 (331 - 33n) 중에 1 인 것이 존재한다.
이러한 방식으로, 레지스터 출력 신호 (600) 가 0 이고, 기입 신호 (331 - 33n) 중 어느 하나가 1 이면, 기입 신호 (331 - 33n) 중에서 1 인 기입 신호는, 그 기입 신호로부터 출력되는 제 1 밸리드 비트 (631 - 63n) 중 어느 하나를 1 이 되게 하면서 태그 메모리로 입력되어, 제 1 밸리드 비트를 1 이 되게 한다. 기입 신호 (331 - 33n) 중에서 0 인 기입 신호는, 제 1 밸리드 비트 (631 - 63n) 를 0 이 되게 하면서 태그 메모리 (11 - 1n) 로 입력되어, 밸리드 비트가 0 이 되게 한다.
논리 게이트 OR (111 - 11n) 에서, 태그 메모리 (11 - 1n) 의 각 웨이에 대응하는 기입 신호 (331 - 33n) 에는 출력 신호 (621 - 62n) 의 반전 신호와의 논리합이 적용되어, 기입 신호 (651 - 65n) 로서 출력된다. 출력된 기입 신호 (651 - 65n) 는, 각 세트의 블록에 어드레스 태그 및 제 1 밸리드 비트를 기입할 수 있는 경우에 유효를 나타낸다. 그 때문에, 기입 신호 (651 - 65n) 가 0 일 때, 기입 신호는 유효가 된다 (예를 들어, 기입 신호로서 1 이 기입된다).
이런 방식으로, 밸리드 비트 레지스터 (2) 가 리셋 수단을 갖는 것에 의해, 밸리드 비트 메모리 (21 - 2j) 에 저장되는 제 2 밸리드 비트 모두를 동시에 1 클록으로 클리어할 수 있다. 따라서, 각 웨이의 밸리드 비트 (361 - 36n) 를 1 클록으로 클리어 하는 것이 가능해 진다.
또한,제 2 밸리드 비트 모두를 동시에 클리어한 후, 기입 신호 (330) 에 의해, 태그 메모리 (1) 에 어드레스 태그를 기입할 수 있고 소정의 제 1 밸리드 비트를 0 으로 기입할 수 있다. 따라서, 밸리드 비트 레지스터 (2) 의 플래시 후, 제 2 밸리드 비트 모두를 클리어함과 동시에, 어드레스 태그가 기입된 제 1 밸리드 비트를 제외한 제 1 밸리드 비트 모두를 동시에 클리어할 수 있다.
또한, 기입 신호 (330) 에 의해, 태그 메모리 (1) 에 어드레스 태그를 기입할 수 있고 제 1 밸리드 비트를 클리어할 수 있기 때문에, 태그 메모리 (1) 의 밸리드 비트를 클리어하는 수단을 새롭게 제공할 필요없이, 제 1 밸리드 비트를 클리어할 수 있다. 따라서, 도 4 에 나타내는 비교예와 비교하여, 캐시 메모리의 회로 규모를 축소할 수 있다.
도 2 및 도 3 을 사용하여, 캐시 메모리로부터 어드레스 태그를 판독하는 동작, 캐시 메모리에 어드레스 태그를 기입하는 동작을 순차적으로 설명한다. 이 경우, 도 3 에서는, 시간 t1 을 클록 신호가 상승하는 시간 (0 으로부터 1 로 변화하는 시간) 으로 하고 있다.
도 3 의 (a) 부분은, 캐시 메모리로부터 어드레스 태그를 판독하는 동작을 나타내는 타이밍도이다. 어드레스 태그를 태그 메모리 (11 - 1n) 로부터 판독할 때, 태그 메모리 (11 - ln) 중 하나에 k 비트의 인덱스 신호 (300) 가 입력된다 (시간 t2). 이러한 입력된 인덱스 신호 (300) 에 대응하는 인덱스를 태그 메모리 (11 - 1n) 내의 어드레스라 하면, 태그 메모리 (11 - 1n) 의 각 세트의 블록으로부터 m 비트의 어드레스 태그 (351 - 35n) 가 판독된다. 이때, 태그 메모리 (11 - 1n) 의 각 블록으로부터는, 어드레스 태그 (351 - 35n) 와 함께, 1 비트의 제 1 밸리드 비트 (661 - 66n) 가 클록에 동기하여 출력된다.
밸리드 비트 레지스터 (2) 에서는, 인덱스 신호 (300) 가 입력되며, 인코더 (50) 에서는, 1 개의 레지스터 출력 신호 (600) 가 선택되어 밸리드 비트 레지스터 (2) 로부터 출력된다 (시간 t3). 레지스터 출력 신호 (600) 는 래치 (120) 에 래치되어, 클록에 동기된 제 2 밸리드 비트 (670) 로서 출력된다 (시간 t4). 이때, 클록을 통해, 제 2 밸리드 비트 (670) 는 태그 메모리 (11 - 1n) 로부터의 제 1 밸리드 비트 (661 - 66n) 출력에 동기된다. 그 후, 논리 게이트 AND (61 - 6n) 에서, 이러한 제 2 밸리드 비트 (670) 에, 태그 메모리 (11 - 1n) 로부터 출력된 각각의 제 1 밸리드 비트 (661 - 66n) 와의 논리곱이 적용되어, 각 웨이로부터 밸리드 비트 (361 - 36n) 로서 출력된다 (시간 t5).
상술한 바와 같이, 어드레스 태그 (351 - 35n) 및 밸리드 비트 (361 - 36n) 는 비교기로 송신되어 어드레스 비교에 사용된다.
도 3 의 (b) 부분은, 캐시 메모리에 어드레스 태그를 기입하는 동작을 나타내는 타이밍도이다. 어드레스 태그를 태그 메모리 (11 - 1n) 에 기입할 때, n 비트의 기입 신호 (330) 가 입력된다. 입력된 기입 신호 (330) 에 의해, 태그 메모리 (11 - 1n) 중 기입이 수행된 웨이에 대응하는 기입 신호 (331 - 33n) 가 선택되어, 기입 신호 (331 - 33n) 중의 1 비트가 액티브해 진다. 다시 말해, 기입 신호 (331 - 33n) 중의 1 비트가 유효 논리값 1 을 갖고, 그 이외의 기입 신호 (331 - 33n) 모두는 무효 논리값 0 을 갖는다.
밸리드 비트 레지스터 (2) 의 인코더 (50) 로 k 비트의 인덱스 신호 (300) 가 입력된다 (시간 t2). 이러한 인덱스 신호 (300) 에 기초하여, 밸리드 비트 메모리 (21 - 2j) 로부터 출력되는 출력 신호 (501 - 50j) 중 하나가 선택되어 레지스터 출력 신호 (600) 로서 출력된다(시간 t3).
또한, 시간 t2 에서는, m 비트의 어드레스 태그 신호 (310) 가 태그 메모리 (11 - 1n) 로의 입력 데이터로서 입력된다. 이러한 m 비트의 어드레스 태그에 제 1 밸리드 비트에 해당하는 1 비트가 부가되어, 제 1 밸리드 비트가 부가된 어드레스 태그 (641 - 64n) 로서 태그 메모리 (11 - 1n ) 로 입력된다.
논리 게이트 OR (91 - 9n) 에서, 레지스터 출력 신호 (600) 에 기입 신호 (331 - 33n) 와의 논리합이 적용되어, 출력 신호 (621 - 62n) 로서 출력된다. 이때, 출력 신호 (621 - 62n) 중, 액티브 (active) 한 기입 신호 (331 - 33n) 로부터 출력되는 신호는 유효 논리값 1 을 갖고, 인액티브 (inactive) 한 것으로부터 출력되는 신호는 무효 논리값 0 을 갖는다.
출력 신호 (621 - 62n) 에 논리 게이트 AND (l01 - 10n) 에서의 논리곱이 적용되어, 태그 메모리 (11 - 1n) 로 입력될 제 1 밸리드 비트 (631 - 63n) 가 생성된다. 이때, 기입 신호 (330) 에 의해 선택된 태그 메모리 (11 - 1n) 중 어느 하나에 대한 제 1 밸리드 비트는 유효를 나타내어, 논리값 1 을 갖는다. 기입 신호 (330) 에 의해 선택되지 않은 태그 메모리 (11 - 1n) 에 대한 다른 제 1 밸리드 비트는 무효를 나타낸다 (예를 들어, 논리값 0 을 갖는다).
논리 게이트 OR (111 - 11n) 에서, 태그 메모리 (11 - 1n) 의 각 웨이에 대응하는 기입 신호 (331 - 33n) 에는 출력 신호 (621 - 62n) 의 반전 신호와의 논리합이 적용되어, 기입 신호 (651 - 65n) 로서 출력된다 (시간 t6). 출력된 기입 신호 (651 - 65n) 는, 각 웨이에 어드레스 태그 및 밸리드 비트를 기입할 수 있는 경우에 유효를 나타낸다 (예를 들어, 논리값 1 을 갖는다). 기입 신호 (651 - 65n) 가 유효해지는 웨이가 결정되는 것에 의해, 기입이 수행된 웨이가 선택되어, (m+1) 비트의 제 1 밸리드 비트가 부가된 어드레스 태그 (641 - 64n) 가 기입된다.
또한, 인덱스 신호 (300) 가 태그 메모리 (11 - 1n) 중 하나에 입력된다. 이것에 의해, 제 1 밸리드 비트가 부가된 어드레스 태그 (641 - 64n) 가 기입되는 세트가 결정되어, 기입 신호 (330) 에 의해 기입 동작이 수행되는 웨이에 대응하는 한 세트의 블록에 제 1 밸리드 비트가 부가된 어드레스 태그 (641 - 64n) 가 기입된다.
또한, 선택된 태그 메모리에 어드레스 태그 및 제 1 밸리드 비트를 기입할 때, 제 2 밸리드 비트는 클록에 동기하여 밸리드 비트 레지스터 (2) 에 기입된다. 밸리드 비트 레지스터 (2) 에서는, n 비트 인덱스 신호 (300) 의 디코딩 결과로서, j=2k 개의 밸리드 비트 메모리 (21 - 2j) 중에서 1 개의 밸리드 비트 메모리가 선택되고, 선택된 밸리드 비트 메모리에는, 1 비트의 밸리드 비트 신호 (321) 가 클록에 동기하여 저장된다.
상술한 바와 같이, 밸리드 비트 레지스터 (2) 의 플래시에 의해, 제 2 밸리드 비트의 클리어를 수행할 수 있다. 플래시 신호 (340) 가 액티브해졌을 때,밸리드 비트 레지스터 모두는 1 클록으로 리셋되어, 무효를 나타내는 논리값 O 을 저장한다. 그리고, 태그 메모리 (11 - 1n) 에 저장되는 제 1 밸리드 비트는, 어드레스가 기입되는 세트를 제외하고 클리어되어, 무효를 나타내는 논리값 0 이 기입된다. 이러한 기입은, 제 1 밸리드 비트가 부가된 어드레스 태그 (641 - 64n) 가 태그 메모리 (11 - 1n) 로 입력되고, 또한, 기입 신호 (651 - 65n) 가 입력되어 기입이 시작된 후에 수행된다 (시간 t7).
밸리드 비트 레지스터 (2) 의 플래시 후, 태그 메모리 (11 - 1n) 로부터 출력되는 제 1 밸리드 비트 (661 - 66n) 가 유효를 나타내는 논리값 1 을 갖는 경우라 하더라도, 제 2 밸리드 비트 (670) 가 무효를 나타내는 논리값 0 을 기억하고 있으면, 밸리드 비트 (361 - 36n) 는 무효의 논리값 0 이 된다. 다시 말해, 제 1 밸리드 비트의 유효/무효에 관계없이, 제 2 밸리드 비트 (670) 가 무효를 나타내는 경우, 각 웨이의 밸리드 비트 (361 - 36n) 는 무효 (논리값 0) 를 나타낸다.
플래시 후, 태그 메모리 (11 - 1n) 로의 기입을 수행함에 있어, 제 2 밸리드 비트 모두가 무효 (논리값 0) 이기 때문에, 밸리드 비트 레지스터 (2) 로부터의 레지스터 출력 신호 (600) 는 0 이 된다. 그리고, 태그 메모리 (11 - 1n) 로의 기입시에, n 비트의 기입 신호 (330) 모두가 0 은 아니며, 선택된 웨이에서는, 기입 신호 (331 - 33n) 가 유효 (논리값 1) 가 된다. 따라서, 논리 게이트 OR (91 - 9n) 로부터 출력되는 출력 신호 (621 - 62n) 가 논리값 0 이 되는 것에 의해, 논리 게이트 AND (l01 - 10n) 에서 논리곱이 적용되어 출력되는 제 1 밸리드 비트 (631 - 63n) 는 무효를 나타낸다 (논리값이 0 이 된다).
그리고, 논리 게이트 OR (111 - 11n) 에서 논리합이 적용되어 출력되는 메모리로의 기입 신호 (651 - 65n) 가 유효를 나타내는 것 (논리값이 1 이 되는 것) 에 의해, 클록에 동기하여 제 1 밸리드 비트에 논리값 0 이 기입된다. 따라서, 플래시 후에 어드레스 태그를 기입할 때, 밸리드 비트 레지스터에 논리값 1 이 기입되는 경우라 하더라도, 선택되지 않은 웨이 (비선택 웨이) 의 태그 메모리 (1) 상의 제 1 밸리드 비트로 0 을 전달할 수 있다. 이것에 의해, 태그 메모리 (1) 상의 제 1 밸리드 비트를 클리어할 수 있다.
상술한 바와 같이, 본 실시예의 캐시 메모리에서는, 단수의 밸리드 비트 레지스터 (2) 가 복수의 태그 메모리 (11 - 1n) 에 대해 공통적으로 접속된다. 그리고, 어드레스 태그의 판독과 기입, 및 밸리드 비트 (361 - 36n) 의 생성이 수행된다. 이때, 밸리드 비트 (361 - 36n) 는 제 1 밸리드 비트 (661 - 66n) 와 제 2 밸리드 비트 (670) 로부터 생성된다.
또한, 밸리드 비트 레지스터 (2) 가 리셋 수단을 갖기 때문에, 밸리드 비트 메모리 (21 - 2j) 에 저장되는 제 2 밸리드 비트 모두를 동시에 1 클록으로 클리어할 수 있다. 이것에 의해, 제 1 밸리드 비트 (661 - 66n) 와 제 2 밸리드 비트 (670) 로부터 생성되는 밸리드 비트 (361 - 36n) 모두를 동시에 1 클록으로 효율적으로 클리어할 수 있다.
이러한 n-웨이 세트 결합 시스템을 이용하는 캐시 메모리에서는, 종래의 n-웨이 세트 결합 시스템의 캐시 메모리에 비교하여 1/n 이 실현될 수 있다. 따라서, 하나의 밸리드 비트 레지스터 (2) 를 제공하는 것에 의해, 캐시 메모리의 회로 규모를 축소할 수 있다.
그리고, 태그 메모리 (1) 에 어드레스 태그를 기입할 수 있고, 기입 신호 (330) 에 의해 태그 메모리 (1) 에 저장되는 제 1 밸리드 비트를 클리어할 수 있다. 따라서, 제 1 밸리드 비트를 클리어하는 수단을 새롭게 제공할 필요없이, 제 1 밸리드 비트를 클리어할 수 있다. 따라서, 캐시 메모리의 회로 규모를 더 축소할 수 있다.
이러한 방식으로 캐시 메모리의 회로 규모를 축소시킬 수 있기 때문에, 소비 전력을 저감할 수 있다. 또한, 캐시 회로의 규모를 축소시켜, 복잡화하는 것을 방지할 수 있기 때문에, 캐시 메모리의 고속화를 실현할 수 있다.
그리고, 밸리드 비트 레지스터 (2) 를 플래시하여 제 2 밸리드 비트 모두를 동시에 클리어한 후, 어드레스 태그의 기입시, 제 1 밸리드 비트를 제외한 밸리드 비트 모두를 동시에 클리어할 수 있다. 따라서, 밸리드 비트를 효율적으로 클리어할 수 있어, 밸리드 비트를 클리어하는 동안의 동작 시간을 단축시킬 수 있다. 또한, 밸리드 비트를 효율적으로 클리어하여, 클리어 동작 시간을 단축할 수 있기 때문에, 고속으로 동작하는 캐시 메모리를 얻을 수 있다.
또한, 본 발명의 실시예에서는, CPU 와 메인 메모리 사이에 제공되는 캐시 메모리에 관해서 설명하였지만, 본 발명은, 메인 메모리와 보조 메모리 장치 사이에 제공되는 디스크 캐시 (disk cache) 에도 적용될 수 있다. 디스크 캐시에 적용하는 경우라 하더라도, 디스크 캐시의 회로 규모 축소, 소비 전력의 저감, 및 디스크 캐시의 고속화를 실현할 수 있다. 또한, 캐시 메모리와 디스크 캐시 모두에 사용하는 것에 의해, 컴퓨터 전체의 소비 전력 저감 및 고속화를 실현할 수 있다.
본 발명에 따르면, 클리어 동작을 효율적으로 수행하여, 회로 규모를 축소시킬 수 있는 캐시 메모리 및 그 제어 방법을 제공할 수 있다.
도 1 은 본 발명의 일 실시예의 캐시 메모리가 사용되는 시스템의 일 구성예를 나타내는 개략도.
도 2 는 본 발명의 일 실시예의 캐시 메모리에 대한 메인 파트 (main part) 의 일 구성예를 나타내는 개략도.
도 3 은 본 발명의 일 실시예의 캐시 메모리 동작을 나타내는 타이밍도.
도 4 는 본 발명의 일 실시예의 캐시 메모리에 대한 일 비교예를 나타내는 개략도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 태그 메모리
2 : 밸리드 비트 레지스터
3 : 데이터 메모리
4 : CPU
30 : 디코더
50 : 인코더
1001 : 태그 메모리
10021, ..., 1002n : 밸리드 비트 레지스터
1031, ..., 103n : 디코더
1051, ..., 105n : 인코더

Claims (9)

  1. 캐시 데이터의 유효성 유무를 나타내는 밸리드 비트를 생성하는, 세트 결합 시스템을 이용하는 캐시 메모리에 있어서,
    인덱스에 대응하여, 캐시 데이터의 어드레스에 대한 어드레스 태그 및 상기 캐시 데이터의 유효성 유무를 나타내는 제 1 밸리드 비트를 한 세트의 블록에 저장하는 저장 수단; 및
    상기 제 1 밸리드 비트에 대응하는 제 2 밸리드 비트를 저장하며, 상기 제 2 밸리드 비트를 리셋하는 리셋 수단을 구비하고,
    상기 밸리드 비트는 제 1 밸리드 비트 및 제 2 밸리드 비트에 기초하여 생성되는 것을 특징으로 하는 캐시 메모리.
  2. 제 1 항에 있어서,
    상기 밸리드 비트는, 제 1 밸리드 비트 및 제 2 밸리드 비트 양자가 유효를 나타내는 경우에는 유효를 나타내고, 제 1 밸리드 비트 또는 제 2 밸리드 비트 중 어느 하나가 무효를 나타내는 경우에는 무효를 나타내는 것을 특징으로 하는 캐시 메모리.
  3. 제 1 항에 있어서,
    상기 리셋 수단은 각 웨이에 공통인 것을 특징으로 하는 캐시 메모리.
  4. 제 1 항에 있어서,
    상기 리셋 수단이 제 2 밸리드 비트를 리셋하는 경우, 상기 제 1 밸리드 비트는, 제 1 밸리드 비트를 저장 수단에 기입하는 기입 수단을 통해, 클리어되는 것을 특징으로 하는 캐시 메모리.
  5. 제 4 항에 있어서,
    상기 제 1 밸리드 비트는 상기 기입 수단을 통해 선택적으로 클리어되는 것을 특징으로 하는 캐시 메모리.
  6. 캐시 데이터의 유효성 유무를 나타내는 밸리드 비트를 생성하는, 세트 결합 시스템을 이용하는 캐시 메모리의 리셋을 제어하는 제어 방법에 있어서,
    인덱스에 대응하여, 캐시 데이터의 어드레스에 대한 어드레스 태그 및 상기 캐시 데이터의 유효성 유무를 나타내는 제 1 밸리드 비트를 한 세트의 블록에 저장하는 단계;
    상기 인덱스에 대응하여 제 2 밸리드 비트를 저장하는 단계;
    상기 제 2 밸리드 비트를 리셋하는 단계; 및
    상기 제 1 밸리드 비트 및 상기 제 2 밸리드 비트에 기초하여, 상기 밸리드 비트를 생성하는 단계를 포함하는 것을 특징으로 하는 캐시 메모리의 리셋 제어 방법.
  7. 제 6 항에 있어서,
    상기 밸리드 비트는, 제 1 밸리드 비트 및 제 2 밸리드 비트 양자가 유효를 나타내는 경우에는 유효를 나타내고, 제 1 밸리드 비트 또는 제 2 밸리드 비트 중 어느 하나가 무효를 나타내는 경우에는 무효를 나타내는 것을 특징으로 하는 제어 방법.
  8. 제 6 항에 있어서,
    제 2 밸리드 비트를 리셋하는 경우, 상기 어드레스 태그 및 제 1 밸리드 비트가 저장되고 상기 제 1 밸리드 비트는 클리어되는 것을 특징으로 하는 제어 방법.
  9. 제 8 항에 있어서,
    상기 제 1 밸리드 비트는 선택적으로 클리어되는 것을 특징으로 하는 제어 방법.
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