CN1475917A - 高速缓冲存储器及控制方法 - Google Patents

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Abstract

本发明涉及的高速缓冲存储器是使用组联合的系统的高速缓冲存储器，产生显示高速缓冲存储器数据有效性的存在的有效比特，包括标识存储器(1)，存储高速缓冲存储器数据地址的地址标识，和第一有效比特，显示在相应索引的块组中高速缓冲存储器数据的有效性的存在，有效比特寄存器(2)，存储相应于第一有效比特的第二有效比特，复位第二有效比特，根据第一有效比特和第二有效比特产生有效比特。

Description

高速缓冲存储器及控制方法
技术领域
本发明涉及高速缓冲存储器和它的控制方法，特别涉及使用组联合系统的高速缓冲存储器和它的控制方法。
背景技术
常规上，高速缓冲存储器特别放置在处理器和高容量、低速主存储器之间，存储命令、数据和后面经常访问的数据，因此，缩短了整个系统的访问时间。对于缩短整个系统的访问时间的高速缓冲存储器，广泛使用组联合的系统，为了改进数据的命中率，其中存在每一块都可分配的许多位置。
在使用组联合系统的高速缓冲存储器中，存储器的存储区划分成许多组，数据的地址标识存储在每一组的标识存储器。从标识存储器读取的地址标识与访问地址比较，从比较的结果产生命中/没命中的信号，存储在数据存储器中的数据被访问。
通常，在标识存储器的每一块中，显示相应地址的数据存储器的内容是有效的或无效的有效比特(有效比特)，与标识地址一起存储。当从标识存储器读取的标识地址与访问地址比较时，读取每一组每一路的有效比特。比较的结果为，如果两个地址互相一致，有效比特显示这一路“有效性”的存在，对数据存储器的访问成为可能。
使用组联合系统的高速缓冲存储器通常广泛用于产生更高级的处理器功能。近年来，要求使用组联合系统的高速缓冲存储器的快速变化在一个时钟中完成。
日本专利JP-P1990-90348A公开了一种使用组联合系统的高速缓冲存储器的快速变化在一个时钟中实现的技术。在JP-P1990-90348A的使用组联合的系统的高速缓冲存储器中，标识地址从存储有效比特的有效比特寄存器中分离，依靠记忆有效比特的存储器设置，所有的清零操作在一个时钟周期中实现。
然而，在使用有JP-P1990-90348A的高速缓冲存储器n-路/k-组排列的组联合系统的情况中，有效比特寄存器的数量是n×2k，高速缓冲存储器的电路规模增加。与高速缓冲存储器的电路规模增加相关的是，高速缓冲存储器消耗的电力功耗增加。特别是，与路数量增加相关的电路规模无限增加，于是，相关的电力功耗无限增加。
此外，如果有效比特寄存器的数量变得较大，为了实现高速缓冲存储器的读写，选择有效比特寄存器的控制电路会很复杂。因此，从有效比特读写需要的时间段增加，高速缓冲存储器的速度会更低。
如所描述的，在常规的高速缓冲存储器中，即使清零操作可以实现，高速缓冲存储器本身的电路规模也加大。
发明内容
为了解决上述问题，本发明的目的是提供一种能有效的实现清零操作和减小电路规模的高速缓冲存储器及控制方法。
涉及本发明的高速缓冲存储器是使用组联合的系统的高速缓冲存储器，产生有效比特，显示高速缓冲存储器数据的有效性的存在，包括存储器，存储高速缓冲存储器数据地址的标识地址、和第一有效比特，显示在相应索引的块组中高速缓冲存储器数据的有效性的存在(例如，本发明实施例中的标识存储器1)，复位装置存储相应于第一有效比特的第二有效比特的，复位第二有效比特(例如，本发明实施例中的有效比特寄存器2)，基于第一有效比特和第二有效比特产生有效比特。根据这种结构，通过第一有效比特和第二有效比特，有效的实现高速缓冲存储器的清零操作。
此外，在涉及本发明的高速缓冲存储器中，有效比特显示在第一有效比特和第二有效比特都显示有效性情况下的有效性，显示在第一有效比特或第二有效比特显示无效性情况下的无效性。因此，第二有效比特显示无效性，有效比特能显示无效性，能有效的实现高速缓冲存储器的清零操作。
此外，在涉及本发明的高速缓冲存储器中，对每一路复位装置是共同的。因此，复位装置的数量可以降低，高速缓冲存储器的电路规模可以减小。
同时，在涉及本发明的高速缓冲存储器中，在复位装置复位第二有效比特的情况中，通过写装置(例如，本发明实施例中的逻辑门OR91-9n，101-10n，和有效比特信号320)把第一有效比特写入第一存储，清零第一有效比特。因此，可以实现第一有效比特的清零操作而高速缓冲存储器的电路规模减小。
同时，在涉及本发明的高速缓冲存储器中，通过写装置选择性的清零第一有效比特。因此，可以容易的部分实现第一有效比特的清零操作。
涉及本发明的控制方法是控制使用组联合的系统的高速缓冲存储器的复位，产生显示高速缓冲存储器数据的有效性的存在的有效比特，包含步骤：存储高速缓冲存储器数据的地址的标识地址，存储第一有效比特，显示在相应索引的块组中高速缓冲存储器数据的有效性的存在，存储相应于索引的第二有效比特，复位第二有效比特，基于第一有效比特和第二有效比特产生有效比特。据此方法，通过第一有效比特和第二有效比特有效的实现高速缓冲存储器的清零操作。
此外，在涉及本发明的控制方法中，有效比特显示在第一有效比特和第二有效比特都显示有效性情况下的有效性，显示在第一有效比特或第二有效比特显示无效性情况下的无效性。因此，第二有效比特显示无效性，有效比特能显示无效性，高速缓冲存储器的清零操作能有效的实现。
同样，在涉及本发明的控制方法中，在第二有效比特复位的情况中，存储地址标识和第一有效比特，并清零第一有效比特。因此，可以实现第一有效比特的清零操作而高速缓冲存储器的电路规模进一步减小。
同时，在涉及本发明的控制方法中，第一有效比特选择性的清零。因此，可以容易的部分实现第一有效比特的清零操作。
附图说明
根据下面的详细描述和图例，本发明上述的和其它目标，性能和优点会更清晰。
图1是显示系统的一个排列例子的原理图，系统中使用在本发明的实施例中的高速缓冲存储器；
图2是显示在本发明的实施例中高速缓冲存储器的主要部分的一个排列例子的原理图；
图3是显示在本发明的实施例中高速缓冲存储器运行的时序图；
图4是显示在本发明的实施例中高速缓冲存储器的一个比较例子的原理图。
具体实施方式
下面，参考图例解释本发明的实施例。
首先，解释本发明实施例的比较例子，然后，解释本发明的实施例。此外，在本发明的实施例中，高速缓冲存储器解释为使用多一路组联合系统的高速缓冲存储器。同时，高速缓冲存储器的路数可取任何数，下文中，用一般数字n描述为n-路。
首先，用图4，解释本发明的实施例的高速缓冲存储器的一个比较例子(下文中，参考此实施例)。图4是显示此实施例的一个比较例子的原理图。如在图4中所示，标识存储器1001由标识存储器1011-101n构成。对标识存储器1011-101n，输入k比特索引信号1300和m比特地址标识信号1310。当地址标识信号1310输入标识存储器1011-101n时，地址标识写入相应于索引信号1300的一组索引。
地址标识写入标识存储器1011-101n时，输入写信号1330。写信号1330属于写信号1331-133n，它们分别输入到存储器1011-101n。此时，除了写信号1331-133n外，有效逻辑值(例如，逻辑值1)的写信号输入的标识存储器成当前状态。同时，从地址信号1310的地址标识写入相应于索引信号1300的块组。同时，除了写信号1331-133n外，输入显示无效逻辑值(例如，逻辑值0)的写信号的标识存储器，地址标识不写入此标识存储器。
同时，在示于图4中的实施例的一个比较例子，与使用常规的直接映射系统或组联合的系统的高速缓冲存储器不同，有效比特不与地址标识一起存储在标识存储器1001中。有效比特存储在有效比特寄存器10021-1002n与地址标识分开。
每一个有效比特寄存器10021-1002n由解码器1031-103n、有效比特存储器12ij(i，j＝1，…n)和编码器1051-105n构成。有效比特寄存器1002i有有效比特存储器12i 1-12ij。1比特的有效比特写入各有效比特存储器12ij。
n比特的有效比特信号1320输入到有效比特寄存器10021-1002n，基于2k的索引，写入标识存储器1011-101n的各地址标识的有效比特。同时，有效比特信号1320属于有效比特信号1321-132n，它们输入到各有效比特寄存器。同样，k比特的索引信号1300输入到有效比特寄存器10021-1002n。根据此索引信号1300，有效比特写入任一个有效比特存储器1211-121j。
同时，相似于标识存储器1011-101n，有效比特写入到有效比特寄存器10021-1002n时输入写信号1330，输入写信号1330属于写信号1331-133n，它们输入到各解码器1031-103n。同时，除了写信号1331-133n外，有有效逻辑值(例如，逻辑值1)的写信号输入的有效比特存储器成当前状态。
索引信号1300输入到解码器1031-103n。根据此索引信号1300，解码器1031-103n实现解码。与此一起，有有效逻辑值的写信号输入到存储有效比特的有效比特存储器。因此，输入写信号的有效比特存储器成当前状态。
关于成当前状态的有效比特存储器，根据解码器1031-103n中的解码结果，选择输出写信号14ij中的任一个，有效比特存储在输入选择的输出信号的有效比特存储器12ij。同时，有效比特不写入到除了写信号1331-133n外，输入显示为无效逻辑值(例如，逻辑值0)的写信号有效比特存储器。
在读地址标识时，在索引信号1300输入到标识存储器1011-101n后，从标识存储器1011-101n中读地址标识1351-135n。同时，从相应于索引信号1300的块组中读地址标识1351-135n。
在从有效比特寄存器10021-1002n中读有效比特1361-136n时，信号15i1-15ij从有效比特存储器12i1-12ij输出到编码器105i。索引信号1300输入到编码器105 I并根据此索引信号1300选择要输入的信号15i1-15ij。
依靠选择的输入信号，从相应于选择的输入信号的有效比特存储器中读出有效比特。从编码器1051-105n中读出的输出信号1601-160n分别锁存在锁存器1121-112n中，与时钟同步输出为有效比特1361-136n。
以此方式输出的地址标识1351-135n和有效比特1361-136n发送到比较器，用于与从CPU的访问地址比较。此时，有效比特1361-136n用于确定存储在数据存储器中的数据有效性的存在。在有效比特1361-136n显示有效性(例如，有逻辑值1)的情况中，将数据存储到数据存储器中。同样，有效比特1361-136n显示无效性(例如，有逻辑值0)的情况中，数据不存储到数据存储器中。
在有效比特1361-136n显示有效性的情况中，地址标识1351-135n与CPU要访问的数据的地址比较。根据比较的结果，两者一致的情况中，找到信号发送给CPU，执行从数据存储器中读数据。在有效比特1361-136n显示无效性的情况中，没找到信号发送给CPU，高速缓冲存储器的数据从主存储器中读。
在显示于图4的此实施例的一个比较例子中，当相当于地址标识135i的数据的有效性确定时使用有效比特136i，其中地址标识从标识存储器101i读出。换言之，例如，在比较器中，在有效比特136i显示有效性的情况中，地址标识135i用作与访问地址比较。在两者互相一致的情况中，读出相当于地址标识135i的数据。
同样，在此实施例的一个比较例子中，当存储在有效比特寄存器10021-1002n的有效比特清零产生复位时，快速变化信号1340输入到各有效比特寄存器，复位传到各有效比特寄存器。此时，存储在有效比特存储器的所有有效比特在同一时间清零。
如所描述的，在此实施例的一个比较例子中，各地址标识1351-135n和各有效比特1361-136n相当于互相一一对应，进行每一组的比较(地址标识135i和有效比特136i)。因此，在示于图4的一个比较例子中，在使用n-路组联合的系统的高速缓冲存储器中提供n有效比特寄存器。因此，即使所有有效比特可在同一时间清零，高速缓冲存储器的电路规模增加。因此，高速缓冲存储器的功耗增加，高速缓冲存储器的速度降低。
下面，说明此实施例。在此实施例的说明中，顺序说明概要，细节和实施例的运行。
用图1说明此实施例的概要。图1是显示系统的一个排列例子的原理图，系统中使用在此实施例中的高速缓冲存储器。如图1所示，此系统有CPU4(中央处理单元)，标识存储器1，有效比特寄存器2和数据存储器3。
CPU4是通常的处理设备，有命令部分和控制部分。CPU4实施数据的发送和控制数据发送。
因为在此实施例中的高速缓冲存储器是使用n-路组联合的系统的高速缓冲存储器，标识存储器1由n-路存储区构成。标识存储器1存储显示数据的存储位置的地址标识。此外，在标识存储器1中，存储显示相应地址的数据是否有效或无效的有效比特。
这里，有效比特显示相应于地址标识的数据是否存储在数据存储器3中。同样，下文中，存储在标识存储器1中的有效比特引用为第一有效比特。
与标识存储器1相似，有效比特寄存器2存储显示相应地址的数据的有效性存在的有效比特(下文中，存储在有效比特寄存器2的有效比特引用为第二有效比特)。如后面提到的，有效比特寄存器2通常连接到标识存储器1的n-路的各组。
同时，有效比特寄存器2有解码器解码输入到那里的信号。如后面提到的，当地址的索引输入到此解码器，根据索引选择预先确定的有效比特信号，并存储作第二有效比特信号。
在使用n-路组联合的系统的高速缓冲存储器中，数据存储器3分为相应于标识存储器1的n-路的n种存储区。在数据存储器3中，数据根据地址存储。此地址相应于存储在标识存储器1的地址标识。根据地址管理数据在数据存储器3中的存储位置。
由第一有效比特和第二有效比特管理数据是否存储在数据存储器3中。如后面提到的，从第一有效比特和第二有效比特产生显示数据存在，即数据的有效性的有效比特。
如图1所示，在此系统中，地址的高m比特从CPU4中输出到标识存储器1作为地址标识信号。此外，地址的低k比特从CPU4输出到标识存储器1和数据存储器3作为索引信号。同时，索引信号输出到有效比特寄存器2。
显示数据的找到/没找到的找到/没找到的信号从标识存储器1输出到CPU4。响应于此，指定实施读写的地址的地址标识信号从标识存储器1输出到数据存储器3。通过数据总线在CPU4和数据存储器3之间实施数据传送，根据此地址信号实现数据的读和写。
用图2和图3，说明在此实施例中的高速缓冲存储器的细节。图2是显示标识存储器1和有效比特寄存器2的原理图。图3是显示高速缓冲存储器运行的时序图。此外，在图2中，仅显示标识存储器1和有效比特寄存器2，其涉及本发明使用n-路组联合的系统的高速缓冲存储器，省略了不直接涉及本发明的详细排列。
如图2所示，标识存储器1由11-11n的共n个标识存储器11-11n构成，其中的一个分配1-路，存储地址标识和第一有效比特，它显示相应地址标识的数据是否有效。地址标识是主存储器中各数据地址的一部分，它存储在数据存储器3中。例如，地址的高m比特可假设是地址标识。
存储在标识存储器11-1n的地址标识和第一有效比特存储到基于索引的各块中。索引是主存储器中各数据地址的一部分，它存储在数据存储器3中。例如，地址的低k比特可假设是索引。
在地址标识是地址的高m比特的情况中，它提供给标识存储器11-1n之一作为m比特的地址标识信号310。在索引是地址的低k比特的情况中，它提供给标识存储器11-1n之一作为k比特的索引信号300。
当地址标识从标识存储器11-1n读出时，索引信号300输入到标识存储器11-1n之一。因此，确定了地址标识和第一有效比特存储的组，地址标识从此组中读出并输出为m比特的地址标识351-35n。
当地址标识写入标识存储器11-1n时，索引信号300输入到标识存储器11-1n之一。因此，确定了地址标识和第一有效比特写入的组。同时，输出写信号651-65n，地址标识和第一有效比特存储到标识存储器的块组中，从写信号651-65n中显示它的有效性。
以此方式，在标识存储器11-1n中，m比特的地址标识存储到的基于k比特的索引的各块中。因此，对标识存储器11-1n的1-路，地址标识可存储到2k个块，对n-路，地址标识可存储到n×2k块。此外，如后面提到的，1比特的第一有效比特加到各地址标识上，地址标识与第一有效比特一起存储。换言之，地址标识与第一有效比特一起以(m+1)比特的状态存储。因此，标识存储器11-1n的各路成为(m+1)比特×2k字节排列的存储器。
在n比特的有效比特信号320提供给标识存储器11-1后，第一有效比特存储在标识存储器11-1n的各块。在逻辑门AND101-10n中，计算n比特的有效比特信号320和输入信号621-62n的逻辑乘，有效比特信号成为第一有效比特631-63n。第一有效比特631-63n加到m比特的地址标识信号310后，第一有效比特分别输入到标识存储器11-1n，作为要加上第一有效比特的地址标识641-64n。
如图2所示，作为主要的排列，有效比特寄存器2由存储第二有效比特的有效比特存储器21-2j(假设j＝2k)、解码器30和编码器50构成。
在有效比特存储器21-2j中，存储显示相应于地址标识的数据是否有效的第二有效比特。在有效比特存储器21-2j中，基于对标识存储器11-1n的各路公共的索引存储第二有效比特，即各组的索引，存储在相应于索引信号300显示的索引的组中。同样，有效比特存储器21-2j分别相当于j组，它相当于n-路中的各索引。
在逻辑门OR70中计算n比特的有效比特信号320的逻辑和，有效比特信号输出为1比特的有效比特信号321。此外，索引信号300输出到解码器30并解码，根据解码的结果401-40j，在逻辑门AND41-4j中计算到那的逻辑乘。因此，有效比特信号321的1比特存储到在逻辑门AND41-4j中选择的有效比特存储器21-2j之一中。
从有效比特存储器21-2j输出的输出信号501-50j输入到编码器50，编码并输出为寄存器输出信号600。此时，索引信号300输入到编码器50，并根据索引信号300输出从输出信号501-50j中选择出来的寄存器输出信号600。此后，寄存器输出信号600锁存在锁存器120中与从存储器数据的读同步，并输出为第二有效比特670。
在逻辑门AND61-6j中，计算第二有效比特670与从标识存储器11-1n的各标识存储器读出的第一有效比特661-66n的逻辑乘。因此，产生相对于每一路的有效比特361-36n。此时，从基于相当于由编码器50选择的寄存器输出信号600的索引的块组，输出第一有效比特661-66n。
从标识存储器11-1n读出的地址标识351-35n，与这些有效比特361-36n一起，发送到没在图中显示的比较器，用于地址比较。同样，与第一有效比特661-66n相似，从基于相当于由编码器50选择的寄存器输出信号600的索引的块组，输出地址标识351-35n。
在地址比较器中，首先，选择在有效比特361-36n中有效的有效比特。有出于有效比特361-36n中有效的有效比特的地址标识，与CPU正在作访问请求的访问地址的高m比特比较。作为比较的结果，在两个地址互相一致的情况中，产生已访问数据存储器3的找到确定信号，找到确定信号发送到数据存储器3。在两个地址不互相一致的情况中，产生没有—找到确定信号。
在实施例中的有效比特寄存器2可构成为有复位有效比特存储器21-2j复位装置的寄存器。在清零有效比特存储器21-2j时，对有效比特寄存器2输入快速变化信号340实施清零。此时，依靠快速变化信号340的1个时钟。有可能在同一时间复位有效比特存储器21-2j的所有的有效比特。例如，由输入0箝位信号或n比特0箝位信号作为快速变化信号340，有可能在1个时钟清零所有的第二有效比特。
如上所提及的，从第一有效比特661和第二有效比特670产生有效比特361-36n。此外，由于依靠有效比特寄存器2在同一时间复位有效比特存储器21-2j的所有的有效比特，在快速变化后，从有效比特寄存器2产生的第二有效比特670显示无效性(例如，有逻辑值0)。因此，当逻辑乘作用于在逻辑门AND61-6n的第二有效比特670时，不管第一有效比特661-66n的有效性/无效性，有效比特361-36n显示无效性。因此，当有效比特寄存器2在1个时钟清零时，清零各路的有效比特361-36n是可能，同样，因为有访问装置的有效比特寄存器2的数量是单数，与使用常规的n-路组联合系统的高速缓冲存储器相比，有效比特寄存器2的数量可以是1/n。
这里，在快速变化后，存储在标识存储器11-1n的有效比特没被清零，而有效比特寄存器2的所有有效比特在同一时间被清零。因此，在快速变化后地址标识写入标识存储器1中，显示无效性的逻辑写入选择执行写操作的块组的第一有效比特。作为一个例子，逻辑0写入预先确定的第一有效比特。
下面说明在快速变化后的一个运行例子。此外，下文中，在高速缓冲存储器的写信号330中1解释为显示当前状态。如图2所示，逻辑和作用到所有比特后写信号330反向，即，在逻辑门NOR80中的n比特，它与标识存储器11-1n的n-路一致，输出为信号610。在各逻辑门OR91-9n中，此信号610与各路写信号331-33n和寄存器输出信号600一起作逻辑和，输出为输出信号621-62n。在AND101-10n中，与那里的有效比特信号320作逻辑乘后，这些输出信号621-62n输出为第一有效比特631-63n。
当有效比特寄存器2的有效比特存储器21-2j的所有的有效比特在同一时间由快速变化信号340清零时，依靠快速变化，从有效比特寄存器2的寄存器输出信号600成为不是当前状态的0。此外，为了地址标识写入相应于索引信号300的组，所有的写信号331-33n不为0，除了写信号331-33n有一个是1。
以此方式，当寄存器输出信号600是0和除了写信号331-33n的任何写信号是1，除了331-33n，是1的写信号输入到标识存储器，而使除了第一有效比特631-63n的任何从写信号输出的有效比特为1，使第一有效比特是1。除了写信号331-33n，是0的写信号输入到标识存储器11-1n，而使第一有效比特631-63n为0，有效比特成为0。
在逻辑门0R111-11n中，逻辑和作用到相应于标识存储器11-1n各路的写信号331-33n与输出信号621-62n的反向信号，它们输出为写信号651-65n。在地址标识和第一有效比特能写入各组块情况中，输出的写信号651-65n显示有效性。对此，当写信号651-65n为0，写信号为有效(例如，写信号写为1)。
以此方式，有效比特寄存器2有复位装置，因此，在1个时钟内，在同一时间清零存储在有效比特存储器21-2j的所有的第二有效比特是可能的。因此，在1个时钟内，清零各路的有效比特361-36n是可能的。
此外，所有的第二有效比特在同一时间清零后，依靠写信号330，地址标识写入标识存储器1，并且所希望的第一有效比特写为0是可能的。因此，有效比特寄存器2快速变化后，清零所有的第二有效比特是可能的，同时，除了地址标识写入的第一有效比特，清零所有的第一有效比特。
同样，因为依靠写信号330，地址标识写入标识存储器1并且清零第一有效比特是可能的，清零第一有效比特而不用重新提供清零标识存储器1的有效比特的装置是可能的。因此，与示于图4的比较例子比较，可以减少高速缓冲存储器的电路规模。
用图2和图3，依次说明从高速缓冲存储器读写地址的操作。这里，在图3中，假设时间t1是当时钟信号上升的时间(0改变为1的时间)。
图3的(a)部分是显示从高速缓冲存储器读地址标识操作的时序图。当地址标识从标识存储器11-1n读取时，k比特的索引信号300输入到标识存储器11-1n之一(时间t2)。假设相应于此输入索引信号300的索引是标识存储器11-1n中的地址，从标识存储器11-1n的各块组读出m比特的地址标识351-35n。此时，1比特的第一有效比特661-66n与地址标识351-35n一起从标识存储器11-1n的各块组，与时钟同步输出。
在有效比特寄存器2中输入索引信号300，在编码器50中选择一个寄存器输出信号600，从有效比特寄存器2输出(时间t3)。寄存器输出信号600锁存在锁存器120，与时钟同步输出为第二有效比特670(时间t4)。此时，通过时钟，第二有效比特670与从标识存储器11-1n的第一有效比特661-66n的输出同步。此后，在逻辑门AND61-6n中，逻辑乘作用到第二有效比特670与从标识存储器11-1n输出的各第一有效比特661-66n，从各路输出为有效比特361-36n(时间t5)。
如上面提到的，地址标识351-35n和有效比特361-36n送到比较器，用于地址比较。
图3的(b)部分是显示地址标识写入高速缓冲存储器操作的时序图。当地址标识写入标识存储器11-1n时，输入n比特的写信号330。依靠输入的写信号330，选择相应于写操作实施的标识存储器11-1n中的路的写信号331-33n。写信号331-33n中的1比特成为当前状态。换言之，写信号331-33n中的1比特有逻辑值1，除此所有的写信号331-33n有逻辑值0。
k比特的索引信号300输入到有效比特寄存器2的编码器50中(时间t2)。根据此索引信号300，从有效比特存储器21-2j输出的输出信号501-50j中选择一个，输出为寄存器输出信号600(时间t3)。
同样，在时间t2，m比特的地址310作为输入信号输入到标识存储器11-1n。相应于第一有效比特的1比特加到此m比特的地址标识，输入到标识存储器11-1n作为要加上第一有效比特的地址标识641-64n。
在逻辑门OR91-9n中，逻辑和作用到寄存器输出信号600与写信号331-33n，输出为输出信号621-62n。此时，除了输出信号621-62n，从写信号331-33n的当前状态的输出的信号有有效逻辑值1，从非当前状态的输出的信号有无效逻辑值0。
在逻辑门AND101-10n中，逻辑乘作用到输出信号621-62n，并产生要输入到标识存储器11-1n第一有效比特631-63n。此时，由写信号330选择的任一标识存储器11-1n的第一有效比特显示有效性并有逻辑值1。写信号330没选择性的标识存储器11-1n的其它第一有效比特显示无效性(例如，有逻辑值0)。
在逻辑门OR111-11n中，逻辑和作用到相应于标识存储器11-1n各路的写信号331-33n与输出信号621-62n的反向信号，它们输出为写信号651-65n(时间t6)。在地址标识和有效比特能写入到各路的情况中，输出的写信号651-65n显示有效性(例如，有逻辑值1)。为了确定写信号651-65n成为有效的路，选择实施写入操作的路，对加了(m+1)比特的第一有效比特的地址标识641-64n作写操作。
此外，索引信号300输出到标识存储器11-1n之一。因此，确定写入地址标识641-64n，加上第一有效比特的组。加上第一有效比特的地址标识641-64n写入相应于根据写信号330执行写操作的组块。
同样，当地址标识和第一有效比特写入选择的标识存储器时，第二有效比特与时钟同步的写入有效比特寄存器2。在有效比特寄存器2中，作为解码n比特的索引信号300的结果，从j＝2k的有效比特存储器21-2j中选择出一个有效比特存储器，1比特的有效比特信号321与时钟同步的存储在选择的有效比特存储器中。
如上面所提到的，依靠有效比特寄存器2的快速变化，可执行第二有效比特的清零。当快速变化信号340成为当前的，所有有效比特寄存器在1个时钟复位，存储显示无效性的逻辑值0。除了写入地址的组，清零存储在标识存储器11-1n的第一有效比特，在那里写入显示无效性的逻辑值0。在加上第一有效比特的地址标识641-64n输入到标识存储器11-1n后，实施此写操作(时间t7)，此外，输入写信号651-65n开始写操作。
在有效比特寄存器2的快速变化后，甚至在从标识存储器11-1n输出的第一有效比特661-66n有显示有效性的逻辑值1的情况中，如果第二有效比特670存储显示无效性的逻辑值0，有效比特361-36n成为无效性的逻辑值0。换言之，不管第一有效比特的有效性/无效性，在第二有效比特670显示无效性的情况中，各路的有效比特361-36n显示无效性(逻辑值0)。
快速变化后，在执行对标识存储器11-1n写操作时，因为所有的第二有效比特为无效(逻辑值0)，从有效比特寄存器2输出的寄存器输出信号600成为0，同样，在写入存储器11-1n时，n比特的所有写信号330不是0，在所选择的路，写信号331-33n成为有效(逻辑值1)。因此，从逻辑门OR91-9n输出的输出信号621-62n成为逻辑值0，因此，在逻辑门AND101-10n中作用逻辑乘的第一有效比特631-63n被输出显示无效性(它的逻辑值成为0)。
同样，对存储器的写信号651-65n在逻辑门OR111-11n中作用逻辑和，并输出显示有效性(它的逻辑值成为1)，因此，逻辑值0与时钟同步的写入第一有效比特。因此，在快速变化后的地址标识写操作中，甚至在逻辑值1写入有效比特寄存器的情况中，没有被选择的路(非选择路)的标识存储器1的第一有效比特转变为0是可能的。因此，清零标识存储器1的有效比特是可能的。
如上面所提到的，在本实施例的高速缓冲存储器中，单数的有效比特寄存器2通常与大量标识存储器11-1n连接。执行地址标识的读写和有效比特361-36n的产生。此时，从第一有效比特661-66n和第二有效比特670产生有效比特361-36n。
此外，因为有效比特寄存器2有复位装置，在1个时钟中在同一时间，清零所有存储在有效比特存储器21-2j的第二有效比特是可能的。因此，在1个时钟中在同一时间，有效清零所有从第一有效比特661-66n和第二有效比特670产生的有效比特361-36n是可能的。
与使用常规的n-路组联合的系统的高速缓冲存储器比较，在使用此n-路组联合的系统的高速缓冲存储器中实现了1/n。因此，由提供一个有效比特寄存器2，可减小高速缓冲存储器的电路规模。
同样，对标识存储器1写地址标识，依靠存储在标识存储器1的写信号330清零第一有效比特是可能的。因此，不用重新提供清零装置清零第一有效比特，清零第一有效比特的是可能的。因此，进一步减小高速缓冲存储器的电路规模可能的。
因为以此方式可以减小高速缓冲存储器的电路规模，减小电力功耗是可能的。同样，因为可以减小高速缓冲存储器的电路规模，可以避免由此产生的复杂性，可以实现高速缓冲存储器的速度。
在有效比特寄存器2快速变化后，在同一时间清零所有的第二有效比特，除了处于地址标识写操作的第一有效比特，在同一时间清零所有有效比特。因此，可有效的清零有效比特，缩短有效比特清零时的操作时间段是可能的。同样，因为有效比特可有效的清零，清零操作的时间段可缩短，有可能获得实施高速运行的高速缓冲存储器。
此外，虽然在本发明的实施例中，说明了在CPU和主存储器之间提供的高速缓冲存储器，本发明可用于主存储器和辅助的存储器设备之间提供的磁盘高速缓存。甚至在用于磁盘高速缓存的情况中，可以实现磁盘高速缓存电路规模的减小，电力功耗的减小，磁盘高速缓存的加速。此外，使用高速缓冲存储器和磁盘高速缓存，可以实现整个计算机的电力功耗减小和加速。
根据本发明，提供能实现清零运行有效、减小电路规模的高速缓冲存储器和它的控制方法是可能的。

Claims (9)

1.一种使用组联合系统的高速缓冲存储器，产生显示高速缓冲存储器数据的有效性存在的有效比特，包括：
存储器，存储高速缓冲存储器数据地址的地址标识，和第一有效比特，用于显示在相应索引的块组中高速缓冲存储器数据的有效性的存在；
复位装置，存储相应第一有效比特的第二有效比特，复位第二有效比特，
其中，基于第一有效比特和第二有效比特产生所述的有效比特。
2.根据权利要求1所述的高速缓冲存储器，其特征在于在第一有效比特和第二有效比特显示有效性的情况中，有效比特显示有效性，在第一有效比特或第二有效比特显示无效性的情况中，有效比特显示无效性。
3.根据权利要求1所述的高速缓冲存储器，其特征在于所述复位装置对各路是共同的。
4.根据权利要求1所述的高速缓冲存储器，其特征在于，在复位装置复位第二有效比特的情况中，通过写装置把第一有效比特写入存储器，清零第一有效比特。
5.根据权利要求4所述的高速缓冲存储器，其特征在于第一有效比特通过写装置有选择性的清零。
6.一种控制使用组联合系统的高速缓冲存储器复位的控制方法，产生显示高速缓冲存储器数据有效性的存在的有效比特，包括步骤：
存储高速缓冲存储器数据地址的地址标识和第一有效比特，显示在相应索引的块组中高速缓冲存储器数据有效性的存在；
存储相应索引的第二有效比特；
复位第二有效比特；
基于第一有效比特和第二有效比特产生有效比特。
7.根据权利要求6所述的控制方法，其特征在于在第一有效比特和第二有效比特显示有效性的情况中，有效比特显示有效性，在第一有效比特或第二有效比特显示无效性的情况中，有效比特显示无效性。
8.根据权利要求6所述的控制方法，其特征在于，第二有效比特复位的情况中，存储地址标识和第一有效比特，清零第一有效比特。
9.根据权利要求8所述的控制方法，其特征在于第一有效比特有选择性的清零。
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