JP2002304167A - 表示処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 表示処理装置の表示設定量が極めて多いシス
テムの場合やOS(オペレーティングシステム)上でアプリ
ケーションが動作しており表示設定レジスタ変更の時間
が、他のタスクにより、アプリケーションからは予測不
能である場合やホストＣＰＵから表示設定レジスタのア
クセスが表示設定レジスタに即座に反映しない内部構成
を備えたシステムの場合には、表示設定変更を一斉に行
うことを保証することができない。 【解決手段】 ホストＣＰＵ２１が生成出力する各種表
示設定データを書き込み制御信号により一時保持するア
ドレス空間にマッピングされた複数の第１の表示設定レ
ジスタ２４〜２８と、複数の第１の表示設定レジスタの
出力を表示出力部が表示設定パラメータを参照する先で
ある複数の第２の表示設定レジスタ３０〜３４の入力に
接続し、第２の表示設定レジスタの書き込み制御タイミ
ングを、垂直同期信号４５と、ホストＣＰＵ２１が生成
出力する表示制御情報を一時保持する表示制御レジスタ
４８の出力とにより生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビデオ信号をデジ
タル処理する表示出力部をホストＣＰＵで制御する表示
処理装置に関するものである。

【０００２】

【従来の技術】従来、デジタルビデオ信号を扱う表示出
力部を、ホストＣＰＵを用いて中央演算処理方式で制御
することが行われている。

【０００３】各種表示設定データをホストＣＰＵで更新
する場合、表示出力部に入力される更新データは非表示
期間に行われる必要がある。非表示期間は、垂直同期信
号により識別可能である。

【０００４】表示期間中に各種表示設定データを変更す
ると、表示出力部は即座に表示設定を反映するために、
ユーザーにとっては画質の劣化、もしくは画面のチラツ
キとなって認識されてしまう。この課題を解決する技術
としては、特開昭６３−１４３５９０号公報および特許
番号２７５２０８２号公報に示されているデジタル信号
処理回路の制御装置がある。

【０００５】特開昭６３−１４３５９０号公報の技術は
次のように構成されている。表示出力部は、第１の表示
設定レジスタと第２の表示設定レジスタと表示処理回路
および第２の表示設定レジスタの更新許可を示すイネー
ブルビットを備え、ホストＣＰＵは第１の表示設定レジ
スタの書き込みを行う場合にイネーブルビットをネゲー
トする。

【０００６】次に表示設定の変更を第１の表示設定レジ
スタに順次行う。第１の表示設定レジスタへの表示設定
の書き込みが終了した時点でイネーブルビットをアサー
トする。

【０００７】イネーブルビットがアサートされ垂直同期
信号が非表示期間を示した時点で、第２の表示設定レジ
スタは、第１の表示設定レジスタの出力をロードして表
示処理回路に出力する。

【０００８】図１８と図１９は特許番号２７５２０８２
号公報の技術を示す。表示出力部には、第１の表示設定
レジスタとしてのフリップフロップ３２３〜３２５と第
２の表示設定レジスタとしてのフリップフロップ３２７
〜３２９と表示処理回路としてのデジタルビデオ信号処
理回路３２６を備え、ホストＣＰＵとしてのマイクロコ
ンピュータ３２１は、表示設定を変更する場合には、垂
直同期信号を入力し、１垂直同期信号期間内に第１の表
示設定レジスタを更新する。

【０００９】第２の表示設定レジスタの入力は、第１の
表示設定レジスタの出力に接続されており、第２の表示
設定レジスタは、垂直同期信号のタイミングで第１の表
示設定レジスタの出力をロードして表示処理回路に出力
する。

【００１０】このように上記の何れの表示設定の制御方
式によっても、表示処理回路に入力される表示設定デー
タの変更は、垂直同期信号のタイミングで更新される。

【００１１】

【発明が解決しようとする課題】しかしながら、上記従
来の技術には以下の問題がある。第１の問題として、ホ
ストＣＰＵの表示設定データの生成および変更等の制御
に際し、垂直同期信号をホストＣＰＵが割り込み入力も
しくは表示処理装置の垂直同期信号を反映したフラグへ
のポーリング等の手段により行うことが必須であるとい
う点である。

【００１２】具体的には、特開昭６３−１４３５９０号
公報に示される表示設定制御においては、垂直同期信号
が表示設定変更に関連づけられていないが、表示設定変
更を頻繁に行う必要がある表示処理装置においては、表
示設定変更をホストＣＰＵが知ることができないため、
表示設定変更の終了を検出することなく、次の表示設定
変更を行い、１垂直同期信号から開始される１表示期間
に複数回の表示設定変更を行うことが生じ、最終回の表
示設定の変更のみ表示に反映するといったことが生じ
る。この問題を回避するために、ホストＣＰＵが垂直同
期信号に同期した制御を行う必要がある。

【００１３】第２の問題として、ホストＣＰＵからの表
示設定データの変更のためのサイクルが、垂直同期信号
に対し同期して開始され、かつ非表示期間内に行われる
必要があるという問題である。

【００１４】具体的には、特許番号２７５２０８２号公
報に示される表示設定制御において、ホストＣＰＵは垂
直同期信号を割り込み信号として入力し、表示設定レジ
スタの更新データの準備および第１の表示設定レジスタ
へのライトアクセス開始を行うという実施例が示されて
いる。

【００１５】しかしながら、図１９の（ｂ）’に示すよ
うに、ホストＣＰＵからの表示設定データの変更のため
のアクセス中に垂直同期信号が遷移した場合には、変更
すべき表示設定データの一部が、未更新のまま表示期間
に入り、表示出力部からは更新途中の表示設定データと
変更済みの表示設定データの混在した表示出力が行われ
る。

【００１６】これは、複数回の垂直同期信号遷移後に
は、全ての表示設定データが確定することで最終的には
正しく表示されるが、途中では画質劣化をやはり伴うこ
ととなる。

【００１７】これに関しては、垂直同期信号を分周する
ことで表示設定変更期間の間隔を長くする方法が更に示
されている。しかしながら、デジタル信号処理の多様化
に伴い表示設定データとして、設定量が極めて多いシス
テムの場合やＯＳ(オペレーティングシステム)上でアプ
リケーションが動作しており表示設定レジスタ変更の時
間が、他のタスクにより、アプリケーションからは予測
不能である場合やホストＣＰＵから表示設定レジスタの
アクセスが表示設定レジスタに即座に反映しない内部構
成を備えたシステムの場合には、この制御方法では、表
示設定変更を一斉に行うことを保証することはできな
い。

【００１８】この第１，第２の問題に共通して、ホスト
ＣＰＵが表示設定制御を行う場合には、垂直同期信号を
モニタする必要があるという課題があり、アプリケーシ
ョンソフトウェアプログラムの実行が、垂直同期信号に
より中断され、システムのパフォーマンスを劣化させる
という問題を生じる。

【００１９】さらに、表示設定変更においては、一部更
新や、異なった表示設定データ変更の定期的な繰り返し
等があり、これらをホストＣＰＵから表示出力部に毎回
設定する必要があり、ホストＣＰＵが表示出力部の制御
のために消費するサイクルが増大しているという問題も
ある。

【００２０】本発明は、表示設定の更新を一斉に行うこ
とが確実で、かつシステムのパフォーマンスを阻害する
ことなく表示設定と表示出力を一致させることが可能な
表示処理装置を提供することを目的とする。

【００２１】更に、表示設定変更に係わるホストＣＰＵ
からの汎用性を高めることが可能な表示処理装置を提供
することを目的とする。

【００２２】

【課題を解決するための手段】本発明の請求項１記載の
表示処理装置は、ホストＣＰＵとモニタの間に介装され
て表示設定データをホストＣＰＵで更新する表示処理装
置であって、垂直同期信号に対し非同期に生成出力され
た各種表示設定データを書き込み制御信号により一時保
持するアドレス空間にマッピングされた第１の表示設定
レジスタと、アドレスアクセスに対し前記第１の表示設
定レジスタに対応する前記書き込み制御信号を生成する
デコーダと、前記第１の表示設定レジスタの出力を入力
し第１の制御信号に同期して保持データを更新する第２
の表示設定レジスタと、前記第２の表示設定レジスタの
出力に従ってビデオ表示信号のデジタル処理を行う表示
出力部と、垂直同期信号に対し非同期に生成出力された
表示設定起動フラグがセットされる表示設定起動フラグ
用レジスタとを備え、前記第１の制御信号を、垂直同期
信号と表示設定起動フラグ用レジスタの出力により生成
し、前記第２の表示設定レジスタの更新終了を前記ホス
トＣＰＵへ通知する表示設定終了フラグ用レジスタを設
けたことを特徴とする。

【００２３】本発明の請求項２記載の表示処理装置は、
ホストＣＰＵとモニタの間に介装されて表示設定データ
をホストＣＰＵで更新する表示処理装置であって、垂直
同期信号に対し非同期に生成された各種表示設定データ
を書き込み制御信号により一時保持するアドレス空間に
マッピングされた第１の表示設定レジスタおよび第２の
表示設定レジスタと、アドレスアクセスに対し前記複数
の第１，第２の表示設定レジスタに対応する前記書き込
み制御信号を生成するデコーダと、前記第１，第２の表
示設定レジスタの出力の一対とする入力より出力の選択
を切り換えるセレクタと、前記セレクタの出力に従って
ビデオ表示信号のデジタル処理を行う表示出力部とを設
け、前記セレクタの切り換えを制御するセレクタ選択信
号生成部を、垂直同期信号に対し非同期に生成出力され
た表示制御情報を一時保持する第１，第２のフィールド
を備えた表示制御レジスタと、前記第２のフィールドの
出力を第１のフィールドと垂直同期信号のタイミングで
保持するフリップフロップとで構成し、前記フリップフ
ロップの出力信号によって前記セレクタの切り換えを制
御し、前記デコーダから出力される書き込みストローブ
線で制御されて前記第１，第２のフィールドに格別に表
示設定制御データをセットするように構成したことを特
徴とする。

【００２４】本発明の請求項３記載の表示処理装置は、
請求項１において、複数の前記第１の表示設定レジスタ
の出力を入力し第１の制御信号に同期して保持データを
更新する複数の前記第２の表示設定レジスタにそれぞれ
対応するフィールドを有する表示制御インデックスレジ
スタを備え、前記表示制御インデックスレジスタの出力
と前記垂直同期信号により前記複数の第２の表示設定レ
ジスタにそれぞれ対応する前記第１の制御信号を生成
し、前記第１の制御信号により前記第２の表示設定レジ
スタを更新するよう構成したことを特徴とする。

【００２５】本発明の請求項４記載の表示処理装置は、
請求項２において、複数の前記セレクタにそれぞれ対応
するフィールドを有する表示制御インデックスレジスタ
を備え、前記表示制御インデックスレジスタの出力と前
記垂直同期信号より前記複数のセレクタにそれぞれ対応
する前記第１の制御信号を生成し、前記第１の制御信号
により前記セレクタは、前記第１の表示設定レジスタの
出力もしくは前記第２の表示設定レジスタの出力を選択
出力するよう構成したことを特徴とする。

【００２６】本発明の請求項５記載の表示処理装置は、
ホストＣＰＵとモニタの間に介装されて表示設定データ
をホストＣＰＵで更新する表示処理装置であって、１ア
ドレスに割り付けられた第１の表示設定レジスタと第２
の表示設定レジスタのペアを複数有し、アドレスアクセ
スに対し複数の前記ペアに対応する複数の書き込み制御
信号を生成するデコーダと、外部より垂直同期信号に対
し非同期に生成出力された表示制御情報を一時保持する
表示制御レジスタと、前記第１の表示設定レジスタの出
力と前記第２の表示設定レジスタの出力が入力され表示
出力部に選択して出力する複数のセレクタとを備え、前
記第１，第２の表示設定レジスタは、ホストＣＰＵが垂
直同期信号に対し非同期に生成する各種表示設定データ
を、第１の制御信号と前記書き込み制御信号により選択
保持し、前記セレクタは、第２の制御信号に同期して表
示出力部に前記第１の表示設定レジスタの出力と前記第
２の表示設定レジスタの出力を選択して出力し、前記第
１の制御信号および前記第２の制御信号を、前記垂直同
期信号と前記表示制御レジスタの出力により生成したこ
とを特徴とする。

【００２７】本発明の請求項６記載の表示処理装置は、
請求項２，請求項４，請求項５において、前記複数のセ
レクタの入力切り換え情報を外部に通知する手段を備え
たことを特徴とする。

【００２８】本発明の請求項７記載の表示処理装置は、
ホストＣＰＵとモニタの間に介装されて表示設定データ
をホストＣＰＵで更新する表示処理装置であって、外部
より垂直同期信号に対し非同期に生成出力された各種表
示設定データを書き込み制御信号により一時保持するア
ドレス空間にマッピングされた複数の第１の表示設定レ
ジスタと、外部より垂直同期信号に対し非同期に設定さ
れる、前記複数の第１の表示設定レジスタへのアクセス
終了を表す表示設定起動フラグがセットされる表示設定
起動フラグ用レジスタと、前記表示設定起動フラグと垂
直同期信号を用いてレジスタアクセスを実行するレジス
タ設定制御部と、前記レジスタ設定制御部によりデータ
更新され各種表示設定データを書き込み制御信号により
保持するアドレス空間にマッピングされた複数の第２の
表示設定レジスタと、アドレスアクセスに対し前記複数
の第２の表示設定レジスタに対応する複数の前記書き込
み制御信号を生成するデコーダと、前記第２の表示設定
レジスタの更新終了を表す表示設定終了フラグと、前記
複数の第２の表示設定レジスタの出力に従ってビデオ表
示信号のデジタル処理を行う表示出力部とを設け、前記
レジスタ設定制御部を、垂直同期期間中に前記複数の第
１の表示設定レジスタの内容を用いて前記複数の第２の
表示設定レジスタを更新するよう構成したことを特徴と
する。

【００２９】本発明の請求項８記載の表示処理装置は、
ホストＣＰＵとモニタの間に介装されて表示設定データ
をホストＣＰＵで更新する表示処理装置であって、外部
より垂直同期信号に対し非同期に生成出力された各種表
示設定データを書き込み制御信号により一時保持するア
ドレス空間にマッピングされた複数の第１の表示設定レ
ジスタと、現在のフレームがフレーム数設定レジスタの
フレーム数かどうかを出力するフレーム数検出部と、外
部より垂直同期信号に対し非同期に設定される前記複数
の第１の表示設定レジスタへのアクセス終了を表す表示
設定起動フラグと垂直同期信号を用いてレジスタアクセ
スを実行するレジスタ設定制御部と、前記レジスタ設定
制御部によりデータ更新され各種表示設定データを書き
込み制御信号により保持するアドレス空間にマッピング
された複数の第２の表示設定レジスタと、アドレスアク
セスに対し前記複数の第２の表示設定レジスタに対応す
る複数の前記書き込み制御信号を生成するデコーダと、
前記第２の表示設定レジスタの更新終了を表す表示設定
終了フラグと、前記複数の第２の表示設定レジスタの出
力に従ってビデオ表示信号のデジタル処理を行う表示出
力部とを備え、前記フレーム数検出部には、外部より垂
直同期信号に対し非同期に設定される前記複数の第１の
表示設定レジスタの更新間隔を表すフレーム数設定レジ
スタと、垂直同期信号を用いてフレーム数をカウントす
るフレームカウンタと、前記フレーム数設定レジスタと
前記フレームカウンタの両出力を比較し現在のフレーム
がフレーム数設定レジスタのフレーム数かどうかを出力
する比較器を設け、 前記レジスタ設定制御部とフレー
ム数検出部を、前記レジスタ設定制御部が前記表示設定
起動フラグの設定に応じて前記フレームカウンタを初期
化し、前記フレームカウンタが前記フレーム数設定レジ
スタと一致してから表示終了フラグが設定されるまでフ
レーム数検出部が前記フレームカウンタを保持し垂直同
期信号をレジスタ設定制御部へ伝えるよう構成したこと
を特徴とする。

【００３０】本発明の請求項９記載の表示処理装置は、
ホストＣＰＵとモニタの間に介装されて表示設定データ
をホストＣＰＵで更新する表示処理装置であって、外部
より垂直同期信号に対し非同期に生成出力された各種表
示設定データを書き込み制御信号により一時保持するア
ドレス空間にマッピングされた複数組の第１の表示設定
レジスタと、外部より垂直同期信号に対し非同期に設定
される前記複数の第１の表示設定レジスタへのアクセス
終了を表す表示設定起動フラグがセットされる表示設定
起動フラグ用レジスタと、外部より垂直同期信号に対し
非同期に設定される前記複数の第１の表示設定レジスタ
の何組目の複数の表示設定レジスタを使用するかを表す
表示設定選択レジスタと、前記表示設定起動フラグと垂
直同期信号を用いてレジスタアクセスを実行するレジス
タ設定制御部と、前記レジスタ設定制御部によりデータ
更新され各種表示設定データを書き込み制御信号により
保持するアドレス空間にマッピングされた第２の表示設
定レジスタと、アドレスアクセスに対し前記複数の第２
の表示設定レジスタに対応する複数の前記書き込み制御
信号を生成するデコーダと、前記複数の第２の表示設定
レジスタの出力に従ってビデオ表示信号のデジタル処理
を行う表示出力部とを備え、第１の表示設定レジスタ
が、前記第２の表示設定レジスタの内容を複数組だけ保
持でき、レジスタ設定制御部が、前記第１の表示設定レ
ジスタの中から、表示設定選択レジスタに設定されたデ
ータに応じた複数の表示設定レジスタの内容を用いて前
記第２の表示設定レジスタを更新するよう構成したこと
を特徴とする。

【００３１】本発明の請求項１０記載の表示処理装置
は、ホストＣＰＵとモニタの間に介装されて表示設定デ
ータをホストＣＰＵで更新する表示処理装置であって、
外部より垂直同期信号に対し非同期に生成出力された各
種表示設定データを書き込み制御信号により一時保持す
るアドレス空間にマッピングされた第１の表示設定レジ
スタと、外部より垂直同期信号に対し非同期に設定され
る前記第１の表示設定レジスタへのアクセス終了を表す
表示設定起動フラグがセットされる表示設定起動フラグ
用レジスタと、前記表示設定起動フラグと垂直同期信号
を用いてレジスタアクセスを実行するレジスタ設定制御
部と、前記レジスタ設定制御部および前記ホストＣＰＵ
が前記第１の表示設定レジスタへアクセスするためのデ
ータバスと、前記データバスのバス権を制御するデータ
バスアービターと、前記レジスタ設定制御部によりデー
タ更新され各種表示設定データを書き込み制御信号によ
り保持するアドレス空間にマッピングされた第２の表示
設定レジスタと、アドレスアクセスに対し前記第２の表
示設定レジスタに対応する複数の前記書き込み制御信号
を生成するデコーダと、前記第２の表示設定レジスタの
出力に従ってビデオ表示信号のデジタル処理を行う表示
出力部とを設け、前記データバスアービターを、垂直同
期期間中には前記レジスタ設定制御部のバス権の優先順
位を最優先に変更するよう構成したことを特徴とする。

【００３２】本発明の請求項１１記載の表示処理装置
は、ホストＣＰＵとモニタの間に介装されて表示設定デ
ータをホストＣＰＵで更新する表示処理装置であって、
１アドレスに割り付けられた第１の表示設定レジスタと
第２の表示設定レジスタのペアを複数有し、アドレスア
クセスに対し複数の前記ペアに対応する複数の書き込み
制御信号を生成するデコーダと、外部より垂直同期信号
に対し非同期に生成出力された表示制御情報を一時保持
する表示制御レジスタと、前記第１の表示設定レジスタ
の出力と前記第２の表示設定レジスタの出力が入力され
表示出力部に選択して出力する複数のセレクタとを備
え、前記第１，第２の表示設定レジスタは、ホストＣＰ
Ｕが垂直同期信号に対し非同期に生成する各種表示設定
データを、前記垂直同期信号と前記表示制御レジスタの
出力により生成した制御信号と前記書き込み制御信号に
より選択保持し、前記セレクタは、前記垂直同期信号と
前記表示制御レジスタの出力により生成した制御信号に
同期して表示出力部に前記第１の表示設定レジスタの出
力と前記第２の表示設定レジスタの出力を選択して出力
し、前記ホストＣＰＵによる前記第１，第２の表示設定
レジスタの何れを更新し前記セレクタによる前記第１，
第２の表示設定レジスタの何れを選択するかを排他的と
なるように構成したことを特徴とする。

【００３３】

【発明の実施の形態】以下、本発明の各実施の形態を図
１〜図１７に基づいて説明する。 （実施の形態１）図１と図２は本発明の（実施の形態
１）を示す。

【００３４】図１は本発明の（実施の形態１）の表示処
理装置を示す。４６はホストＣＰＵ２１とモニタ４７の
間に介装された表示処理装置で、次の構成手段で構成さ
れている。

【００３５】２２はデコーダ、２３は第１の制御レジス
タ群、２９は第２の制御レジスタ群、３５はホストＣＰ
Ｕ２１からデコーダ２２への制御データおよびアドレス
データ線、３６はデコーダ２２から第１の制御レジスタ
群への制御データ線、３７〜４１はデコーダ２２から第
１の制御レジスタ群への書き込み制御信号、４２は第１
の制御レジスタ群のレジスタ出力、４３は第２の制御レ
ジスタ群のレジスタ出力、４４は表示出力部、４５は外
部から入力される垂直同期信号、４８は表示設定起動フ
ラグ用レジスタ、４９は第１の制御信号生成部で、ここ
では２入力のアンドゲートで構成されている。１２０は
遅延回路、１２１は表示設定終了フラグ用レジスタ、１
２２はホストＣＰＵ２１への割り込み制御信号である。

【００３６】なお、第１の制御レジスタ群２３は第１の
表示設定レジスタ２４〜２８で構成されている。第２の
制御レジスタ群２９は第２の表示設定レジスタ３０〜３
４で構成されている。

【００３７】２２ａは書き込みストローブ線で、デコー
ダ２２から出力されて表示設定起動フラグ用レジスタ４
８ならびに表示設定終了フラグ用レジスタ１２１へ接続
されている。

【００３８】図２に示すタイミング図に従って表示処理
装置４６の構成を説明する。図２において、（１）は垂
直同期信号４５、（２）はホストＣＰＵ２１のアクセス
状態、（３）〜（７）は第１の表示設定レジスタ２４〜
２８の保持データ、（８）は表示設定起動フラグ用レジ
スタ４８の出力値、（９）は第２の表示設定レジスタ３
０〜３４の保持データ、（１０）は表示設定終了フラグ
用レジスタ１２１の出力値、（１１）は割り込み制御信
号１２２の出力値、（１２）は第１の制御信号生成部４
９の出力の第１の制御信号４９ａである。

【００３９】ホストＣＰＵ２１のアクセス状態を示して
いる（２）において、（Ａ，ａ１）はアドレスＡに割り
振られた表示設定レジスタにａ１の表示設定データをＣ
ＰＵライトすることを示している。Ａ〜Ｅは、第１の表
示設定レジスタ２４〜２８が対応しており、（Ｃ０，
１）は、表示設定起動フラグ用レジスタ４８にフラグを
セットすること、（Ｃ１，０）は表示設定終了フラグ用
レジスタ１２１のフラグをリセット（クリア）すること
を示している。

【００４０】ホストＣＰＵ２１は、ユーザーからの設定
変更要求もしくはアプリケーションからの表示設定変更
要求を検出すると、表示設定データを生成して制御デー
タおよびアドレスデータ線３５を介して表示処理装置４
６に出力する。

【００４１】表示処理装置４６において、第１の表示設
定レジスタ２４〜２８に対してそれぞれアドレスが割り
付けられ、デコーダ２２はホストＣＰＵ２１からのアド
レスアクセスをデコードして対応する第１の表示設定レ
ジスタへの書き込み制御信号をアサートする。

【００４２】ホストＣＰＵ２１は、ユーザーおよびアプ
リケーションからの設定変更内容の解析および設定変更
データの生成を順次行う。この時点の第１の制御信号生
成部４９は、垂直同期信号４５とレジスタ４８の表示設
定起動フラグ＝０出力を用いて、ネゲート信号を第２の
表示設定レジスタ３０〜３４の書き込み制御信号に出力
するため、第２の表示設定レジスタの内容は、更新され
ない。

【００４３】（Ａ，ａ１）において、第１の表示設定レ
ジスタ２４に表示設定データa1が（３）に示されるタイ
ミングでライトされる。以下、逐次的に、（Ｂ，ｂ
１），（Ｃ，ｃ１），（Ｄ，ｄ１），（Ｅ，ｅ１）のア
クセスが行われ、（４）から（７）のタイミングでライ
トされる。

【００４４】（Ａ，ａ１）から（Ｅ，ｅ１）のアクセス
間に垂直同期信号が再度ＨＩＧＨレベルに推移するが、
（８）に示すようにレジスタ４８が表示設定起動フラグ
＝０出力を行っているために、この垂直同期信号のタイ
ミングでは第２の制御レジスタ群２９は更新されない。

【００４５】ホストＣＰＵ２１は、第１の制御レジスタ
群２３への表示設定の変更を終了後、（Ｃ０，１）にお
いて、第２制御レジスタ群２９の一斉変更を表示処理装
置４６に要求する。

【００４６】このタイミングでレジスタ４８は表示設定
起動フラグ＝１出力を行うが、垂直同期信号は表示期間
を示すＬＯＷレベルを出力しているために、第２の制御
レジスタ群２９は更新されない。

【００４７】次に、垂直同期信号はＬＯＷレベルからＨ
ＩＧＨレベルへ推移した時に、第１の制御信号生成部４
９は垂直同期信号４５とレジスタ４８の出力より第２の
表示設定レジスタ３０〜３４への書き込み制御信号を生
成し、第２の表示設定レジスタ３０〜３４は、一斉に第
１の表示設定レジスタ２４〜２８の出力を入力し、内部
データを更新する。

【００４８】第２の表示設定レジスタ３０のレジスタ出
力４３を始めとして、第２の制御レジスタ群２９の出力
の変更により、表示出力部４４は対応してデジタル信号
処理設定を更新した出力をモニタ４７に出力する。

【００４９】同時に、第２の表示設定レジスタ３０〜３
４への書き込み制御信号となった信号は、遅延回路１２
０により遅延されてからレジスタ４８のリセット端子に
入力されてレジスタ４８の出力をリセットするとともに
レジスタ１２１のセット端子に入力され（１０）に示さ
れるタイミングで表示設定終了フラグＣ１を出力し、
（１１）に示されるタイミングで割り込み制御信号１２
２をアサートする。

【００５０】ホストＣＰＵ２１は、割り込み制御信号１
２２のアサートを検出し、表示設定終了フラグを（Ｃ
１，０）に示されるライトアクセスによりクリアする。
次に設定変更が必要となった時点で、更新する表示設定
データのライトアクセスを開始する。

【００５１】このように、ホストＣＰＵ２１は、表示設
定変更のための第１の表示設定レジスタ２４〜２８のラ
イトアクセスに関しては、垂直同期期間を意識すること
なく設定することが可能な上に、垂直同期信号４５に同
期して確実に一斉に表示設定の変更が可能となる。

【００５２】このため、ユーザーもしくはアプリケーシ
ョンの要求する表示設定変更と異なった組み合わせの設
定値での表示出力が行われることがなく、特許番号２７
５２０８２号公報で示された表示設定の方法では一斉変
更が保証されないアプリケーションおよびシステム構成
でも確実に制御可能である。

【００５３】さらに、表示更新が終了したことをホスト
ＣＰＵ２１に通知することにより、表示設定の逐次性を
保証することが可能となる。なお、ホストＣＰＵ２１へ
の表示設定終了を割り込み信号により通知する構成につ
いて説明したが、表示設定終了フラグ用レジスタ１２１
の表示設定終了フラグをホストＣＰＵ２１がポーリング
する方法で表示設定制御を行うことも可能である。

【００５４】（実施の形態２）図３と図４は本発明の
（実施の形態２）を示す。なお、（実施の形態１）と同
様の作用を成すものには同一の符号を付けて説明する。

【００５５】図３は、本発明の（実施の形態２）の表示
処理装置を示し、（実施の形態１）を示す図１との相違
は、第２の表示設定レジスタ３０〜３４の書き込み制御
信号１０２〜１０６がデコーダ２２から出力されてお
り、第１の表示設定レジスタ２４〜２８の出力と第２の
表示設定レジスタ３０〜３４の出力を入力するセレクタ
６１〜６５と、フィールド１１０，１１１を備えた表示
制御レジスタ１１２と、フィールド１１１の状態をフィ
ールド１１０と垂直同期信号４５のタイミングで保持す
るフリップフロップ９０とを備えている点である。１１
５はセレクタ６１〜６５へのセレクタ選択信号生成部で
ある。

【００５６】図４に示すタイミング図に従って表示処理
装置４６の構成を説明する。図４において、（１）は垂
直同期信号４５、（２）はホストＣＰＵのアクセス、
（１４）は第２の表示設定レジスタ３０の保持データタ
イミング、（１５）は第２の表示設定レジスタ３１の保
持データタイミング、（１６）は第２の表示設定レジス
タ３２の保持データタイミング、（１７）は第２の表示
設定レジスタ３３の保持データタイミング、（１８）は
第２の表示設定レジスタ３４の保持データタイミング、
（１９）は表示制御レジスタ１１２のフィールド１１１
の保持データタイミング、（２０）は表示制御レジスタ
１１２のフィールド１１０の保持データタイミング、
（２１）はセレクタ６１の出力データタイミング、（２
２）はセレクタ６２の出力データタイミング、（２３）
はセレクタ６３の出力データタイミング、（２４）はセ
レクタ６４の出力データタイミング、（２５）はセレク
タ６５の出力データタイミング、（２６）はフリップフ
ロップ９０の出力信号９０ａである。

【００５７】ホストＣＰＵ２１のアクセス状態を示して
いる（２）において、（Ｃ０，１１）は、表示制御レジ
スタ１１２のフィールド１１０に“１“を、フィールド
１１１に“１“を設定することを示している。A０〜E０
は第１の表示設定レジスタ２４〜２８が対応しており、
A1〜E1は第２の表示設定レジスタ３０〜３４が対応して
いる。

【００５８】表示設定更新について詳細に説明する。ホ
ストＣＰＵ２１は、ユーザーからの設定変更要求、もし
くはアプリケーションからの設定変更要求を受け、表示
設定データを生成して制御データおよびアドレスデータ
線３５を介して表示処理装置４６に出力する。

【００５９】表示処理装置４６において、第１，第２の
表示設定レジスタ２４〜２８，３０〜３４に対してそれ
ぞれアドレスが割り付けられ、デコーダ２２は、ホスト
ＣＰＵ２１からのアドレスアクセスをデコードして対応
する第１，第２の表示設定レジスタへの書き込み制御信
号３７〜４１，１０２〜１０６をアサートする。

【００６０】ホストＣＰＵ２１は、垂直同期信号４５を
入力し、垂直同期信号がＨＩＧＨレベルで非表示期間で
あることを検出し、表示設定レジスタ変更の準備を開始
する。垂直同期信号は表示期間に推移し、レベルをＬＯ
Ｗにする。

【００６１】準備において、ユーザーおよびアプリケー
ションからの設定変更内容の解析および設定変更データ
の生成を行う。この時点では、表示制御レジスタ１１２
のフィールド１１０およびフィールド１１１には０が設
定され、フリップフロップ９０にはデータ０が保持され
ていたものとする。

【００６２】ホストＣＰＵ２１は、準備後に、第２の表
示設定レジスタ３０〜３４に更新すべき表示設定データ
をライトする。（Ａ１，ａ１）において、第２の表示設
定レジスタ３０にa1が（１４）で示されるタイミングで
ライトされる。

【００６３】以下、逐次的に、（Ｂ１，ｂ１），（Ｃ
１，ｃ１），（Ｄ１，ｄ１），（Ｅ１，ｅ１）のアクセ
スが行われ、（１５）から（１８）のタイミングでライ
トされる。

【００６４】（Ａ１，ａ１）から（Ｅ１，ｅ１）のアク
セス間に垂直同期信号４５が再度ＨＩＧＨレベルに推移
するが、（２０）に示すように表示制御レジスタ１１２
のフィールド１１０が０出力を行っているために、この
垂直同期信号のタイミングではフリップフロップ９０は
表示制御レジスタ１１２のフィールド１１１の出力を保
持しない。従って、セレクタ６１〜６５の入力の選択は
行われない。

【００６５】（Ｃ０，１１）において、ホストＣＰＵ２
１は第２の制御レジスタ群２９への表示設定の変更を終
了したため、セレクタ６１〜６５の入力の選択の一斉変
更を表示処理装置４６に要求する。

【００６６】このタイミングで表示制御レジスタ１１２
のフィールド１１０は１出力でフィールド１１１は１出
力で第２の表示設定レジスタ出力の選択を示すが、垂直
同期信号４５は表示期間を示すＬＯＷレベルを出力して
いるために、フリップフロップ９０はフィールド１１１
の出力を設定せず、セレクタ６１〜６５は、第１の表示
設定レジスタ出力を表示出力部４４への出力として選択
している。

【００６７】次に、垂直同期信号はＬＯＷレベルからＨ
ＩＧＨレベルへ推移した時に、第１の制御信号生成部４
９は垂直同期信号４５とフィールド１１０の出力よりフ
リップフロップ９０の書き込み制御信号をアサートし、
フィールド１１１の出力を保持する。

【００６８】フリップフロップ９０の出力をセレクト信
号９０ａとして、セレクタ６１〜６５は、一斉に第２の
表示設定レジスタ３０〜３４の出力を入力として選択す
る。セレクタ６１のセレクタ出力１０９を始めとして、
セレクタ６１〜６５の出力の変更により、表示出力部４
４は、対応してデジタル信号処理設定を更新した出力を
モニタ４７に出力する。

【００６９】ホストＣＰＵ２１は、次に設定変更が必要
となった時点で、第１の制御レジスタ群２３へのライト
アクセスをおこなって、（Ｃ０，１０）アクセスによ
り、セレクタ６１〜６５の一斉出力変更を要求し、次の
垂直同期信号で表示設定の変更が有効となる。

【００７０】このように、ホストＣＰＵ２１は、垂直同
期信号４５に同期して確実に一斉に表示設定の変更が可
能となる。このために、ユーザーもしくはアプリケーシ
ョンの要求する表示設定変更と異なった組み合わせの設
定値での表示出力が行われることがない。

【００７１】さらに、この構成によれば、第１，第２の
表示設定レジスタ２４〜２８，３０〜３４の双方が、ホ
ストＣＰＵ２１にアドレスマップされているため、アプ
リケーションの構成に汎用性を持たせることが可能とな
る。

【００７２】具体例として、アプリケーションが複数の
機能ブロックでルーチン化され、複数のルーチンで、そ
れぞれ表示設定レジスタの組み合わせが異なっている場
合を挙げることができる。

【００７３】アプリケーション内で、ルーチンの切り替
えが頻繁に行われる場合には、従来は、ルーチンの切り
替え毎に初期化として表示設定を行う必要があったが、
この（実施の形態２）では、予め２種類の表示設定を保
持しておくことが可能で、表示関連のルーチンが２種類
の切り替えの際には、表示制御レジスタ１１２の切り替
えのみを行えばよい。

【００７４】従って、ホストＣＰＵ２１のバスアクセス
の削減と、高速な表示切替を実現できる。 （実施の形態３）図５は本発明の（実施の形態３）を示
す。

【００７５】なお、（実施の形態１）と同様の作用を成
すものには同一の符号を付けて説明する。図５は本発明
の（実施の形態３）の表示処理装置を示し、（実施の形
態１）を示す図１との相違は、表示制御インデックスレ
ジスタ５０が第２の表示設定レジスタ３０〜３４にそれ
ぞれ対応するフィールド５１〜５５を備え、第２の表示
設定レジスタ３０〜３４への書き込み制御信号が、第１
の制御信号４９ａに代わって第１の制御信号発生部５６
〜６０の出力７０ａにより独立に出力されている点であ
る。

【００７６】なお、ここで表示制御インデックスレジス
タ５０のフィールド５１〜５５は、ホストＣＰＵ２１に
より単一のアドレスに割り付けられ、デコーダ２２はホ
ストＣＰＵ２１からのアドレスアクセスをデコードして
単一の書き込み信号を生成する例を示している。

【００７７】このため、ホストＣＰＵ２１は表示制御イ
ンデックスレジスタ５０のフィールド５１〜５５の情報
をリードアクセスにより取得し、変更したいフィールド
のみを変更して、フィールド５１〜５５に対してライト
アクセスを行う。なお、フィールド５１〜５５の内、更
新したいフィールド位置を示すフィールドをレジスタ５
０に追加するなどによれば、ホストＣＰＵ２１がライト
アクセスのみでフィールド５１〜５５の更新を独立に行
うことも可能である。

【００７８】これにより表示設定レジスタの更新を独立
して行うことが可能となる。なお、表示制御インデック
スレジスタ５０のフィールド内に表示設定起動フラグを
備えることにより、ホストＣＰＵ２１からの表示設定制
御を（実施の形態１）と同様の手順で行うことができ
る。

【００７９】（実施の形態４）図６は本発明の（実施の
形態４）を示す。なお、（実施の形態２）と同様の作用
を成すものには同一の符号を付けて説明する。

【００８０】図６は本発明の（実施の形態２）の表示処
理装置を示し、（実施の形態２）を示す図３との相違
は、表示制御インデックスレジスタ８０がセレクタ６１
〜６５にそれぞれ対応するフィールド８１〜８５および
フリップフロップ９１〜９５を備え、セレクタ６１〜６
５へのセレクト制御信号が独立に出力されている点であ
る。

【００８１】なお、ここで表示制御インデックスレジス
タ８０のフィールド８１〜８５は、ホストＣＰＵ２１に
より単一のアドレスに割り付けられ、デコーダ２２はホ
ストＣＰＵ２１からのアドレスアクセスをデコードして
単一の書き込み信号を生成する例を示している。

【００８２】このため、ホストＣＰＵ２１は表示制御イ
ンデックスレジスタ８０のフィールド８１〜８５の情報
をリードアクセスにより取得し、変更したいフィールド
のみを変更して、フィールド８１〜８５に対してライト
アクセスを行う。なお、フィールド８１〜８５の内、更
新したいフィールド位置を示すフィールドをレジスタ８
０に追加するなどによれば、ホストＣＰＵ２１がライト
アクセスのみでフィールド８１〜８５の更新を独立に行
うことも可能である。

【００８３】表示設定起動フラグ用レジスタ４８は（実
施の形態１）のものと同じである。フリップフロップ９
１〜９５は第１の制御信号生成部４９の出力の立ち上が
りパルスによりフィールド８１〜８５の内容が入力とし
て取り込まれ、フリップフロップ９１〜９５は、セレク
タ６１〜６５にそれぞれ対応する第１の制御信号９１ａ
〜９５ａを生成し、前記セレクタ６１〜６５は、前記第
１の制御信号９１ａ〜９５ａにより第１の表示設定レジ
スタ２４〜２８の出力もしくは第２の表示設定レジスタ
３０〜３４の出力を選択出力する。

【００８４】これによりセレクタ６１〜６５から出力さ
れる表示設定データの更新を独立して行うことが可能と
なる。 （実施の形態５）図７は本発明の（実施の形態５）を示
す。

【００８５】なお、（実施の形態２）と同様の作用を成
すものには同一の符号を付けて説明する。図７は本発明
の（実施の形態２）の表示処理装置を示し、（実施の形
態２）を示す図３との相違は、セレクタ選択信号生成部
１１５から出力されるセレクタ選択信号１１３とデコー
ダ２２の出力する書き込み制御信号３７〜４１とを入力
し、第１の表示設定レジスタ２４〜２８に対応する書き
込み制御信号を生成する制御回路８１ｂ〜８５ｂと、イ
ンバータで構成される制御回路１００と、書き込み制御
信号３７〜４１とセレクタ選択信号１１３を制御回路１
００により反転出力したセレクタ選択信号１１４とを入
力し第２の表示設定レジスタ３０〜３４に対応する書き
込み制御信号を生成する制御回路８６ｂ〜９０ｂを備え
る点である。ホストＣＰＵ２１から第１の表示設定レジ
スタ２４〜２８と第２の表示設定レジスタ３０〜３４は
１対でアドレスが割り付けられている。

【００８６】このように構成したため、出力される表示
設定データはデコーダ２２から出力される書き込み制御
信号３７〜４１により第１の表示設定レジスタ２４〜２
８もしくは第２の表示設定レジスタ３０〜３４に出力さ
れる。

【００８７】（実施の形態２）で説明したように、セレ
クタ選択信号生成部１１５はセレクタ６１〜６５が入力
する第１の表示設定レジスタ２４〜２８の出力かもしく
は第２の表示設定レジスタ３０〜３４の出力を選択する
ためのセレクタ制御信号１１３を生成する。

【００８８】第１のステートとして、ホストＣＰＵは、
表示制御レジスタ１１２のフィールド１１１で“０”を
フィールド１１０を“１”に設定し、垂直同期信号４５
に同期して表示出力部４４が参照する表示設定データと
して第１の表示設定レジスタを選択するようセレクタ制
御信号生成部１１５がセレクタ制御信号１１３を生成し
ているものとする。

【００８９】このときに、セレクタ制御信号１１３と書
き込み制御信号３７〜４１を入力している制御回路８１
ｂ〜８５ｂは、ホストＣＰＵ２１からのアクセスに伴う
デコーダ２２の書き込み制御信号を第１の表示設定レジ
スタ２４〜２８に伝播させないため第１の表示設定レジ
スタ２４〜２８への書き込みは禁止されている。

【００９０】一方、セレクタ制御信号１１４と書き込み
制御信号３７〜８５を入力している制御回路８６ｂ〜９
０ｂは、ホストＣＰＵからのアクセスに伴うデコーダ２
２の書き込み制御信号を第２の表示設定レジスタ３０〜
３４に伝播させるため第２の表示設定レジスタ３０〜３
４の書き込みは可能となっている。

【００９１】第２のステートとして、ホストＣＰＵ２１
が、表示設定データを変更する場合には、表示設定レジ
スタへのアクセスを順次行う。この時に、ホストＣＰＵ
２１が出力する表示設定データは第２の表示設定レジス
タ３０〜３４に保持される。

【００９２】ホストＣＰＵ２１は、表示設定データを全
て更新した後に表示制御レジスタ１１２のフィールド１
１１に“１”をフィールド１１０に“１”を設定する。
垂直同期信号４５のアサートによりフリップフロップ９
０はフィールド１１１の“１”を入力保持する。

【００９３】このため、セレクタ６１〜６５は、第２の
表示設定レジスタ３０〜３４の出力を表示出力部４４に
出力し、表示出力部４４は更新された表示設定データに
基づく表示出力データ処理を行う。

【００９４】同時に、デコーダ２２の出力する書き込み
制御信号３７〜４１は制御回路８１ｂ〜８５ｂを介して
第１の表示設定レジスタ２４〜２８に伝播され、書き込
み可能となる一方、制御回路８６ｂ〜９０ｂは書き込み
制御信号３７〜４１を第２の表示設定レジスタ３０〜３
４に伝播させないため書き込みが禁止される。

【００９５】以降、上記ステートを繰り返し、ホストＣ
ＰＵ２１は表示設定データの更新を行う。この構成によ
れば、（実施の形態１）における構成でのホストＣＰＵ
２１からの制御と同様の手順で表示設定データの更新を
行うことができ、加えて、２種の表示設定データを高速
に切り換えることが可能である。

【００９６】具体的に説明すると、（実施の形態１）に
おいては、第２の表示設定レジスタへの第１の処理パタ
ーンを示す表示設定データでの表示処理後に、第２の処
理パターンでの表示設定を変更する場合、第２の処理パ
ターンを示す表示設定データを第１の表示設定レジスタ
へライトアクセスを行った後、第２の表示設定レジスタ
への更新を行う。以降で、第１の処理パターンでの表示
処理を行う場合には、再度、ホストＣＰＵから第１の処
理パターンを示す表示設定パターンをライトアクセスし
直す必要があり、システムバスサイクルを再度消費し、
表示の切り替え動作を高速に実行できない。

【００９７】一方、この（実施の形態５）においては、
予め、２種の表示処理パターンを示す表示設定データを
常に保持しており、表示設定制御レジスタへの書き込み
のみで表示設定データの切り替えを行うため、高速に切
り替えが可能である。

【００９８】この（実施の形態５）では、セレクタ６１
〜６５の選択出力するレジスタがレジスタ２４〜２８の
場合には、ホストＣＰＵ２１が更新可能なレジスタがレ
ジスタ３０〜３４になるように、セレクタ８１ｂ〜８５
ｂ，８６ｂ〜９０ｂが制御信号１１３を使用するため、
一つの制御信号で制御可能であったが、これは２つの制
御信号で制御するようにも構成できる。

【００９９】具体的には、ホストＣＰＵ２１とモニタ４
７の間に介装されて表示設定データをホストＣＰＵで更
新する表示処理装置であって、１アドレスに割り付けら
れた第１の表示設定レジスタ２４〜２８と第２の表示設
定レジスタ３０〜３４のペアを複数有し、アドレスアク
セスに対し複数の前記ペアに対応する複数の書き込み制
御信号３７〜４１を生成するデコーダ２２と、外部より
垂直同期信号に対し非同期に生成出力された表示制御情
報を一時保持する表示制御レジスタ１１２と、前記第１
の表示設定レジスタ２４〜２８の出力と前記第２の表示
設定レジスタ３０〜３４の出力が入力され表示出力部４
４に選択して出力する複数のセレクタ６１〜６５とを備
え、前記第１，第２の表示設定レジスタ２４〜２８，３
０〜３４は、ホストＣＰＵ２１が垂直同期信号４５に対
し非同期に生成する各種表示設定データを、第１の制御
信号１１３と前記書き込み制御信号３７〜４１により選
択保持し、前記セレクタ６１〜６５は、第２の制御信号
１１３に同期して表示出力部４４に前記第１の表示設定
レジスタ２４〜２８の出力と前記第２の表示設定レジス
タ３０〜３４の出力を選択して出力し、前記第１の制御
信号および前記第２の制御信号を、前記垂直同期信号４
５と前記表示制御レジスタ１１２の出力により生成す
る。

【０１００】（実施の形態６）上記の（実施の形態２）
（実施の形態４）（実施の形態５）において、前記複数
のセレクタの入力切り換え情報を外部に通知する手段を
備えることによって、表示設定アクセスの逐次性の保証
および、システムパフォーマンスの低下を生じさせない
表示設定制御が可能となる。

【０１０１】具体的には、表示切り換え終了および割り
込み信号を図３における第１の制御信号生成部４９の出
力をもとに（実施の形態１）と同様にして生成すること
ができる。

【０１０２】（実施の形態７）図８と図９は本発明の
（実施の形態７）を示す。図８は本発明の表示処理装置
を示す。

【０１０３】２１はホストＣＰＵ、２２はデコーダ、２
３は第１の制御レジスタ群で、第１の表示設定レジスタ
２４〜２８で構成されている。２９は第２の制御レジス
タ群で、第２の表示設定レジスタ３０〜３４で構成され
ている。３５は制御データおよびアドレスデータ線、３
６は制御データ線、３７〜４１は書き込み制御信号、４
３はレジスタ出力、４４は表示出力部、４５は垂直同期
信号、４６は表示処理装置、４７はモニタ、４８は表示
設定起動フラグがセットされる表示設定起動フラグ用レ
ジスタ、１２１は表示設定終了フラグがセットされる表
示設定終了フラグ用レジスタ、１２２は割り込み制御信
号、２００はデータバス、２０２はレジスタ記憶部で、
前記第１の制御レジスタ群２３を有している。２０４は
レジスタ設定制御部である。図９は図８の要部のタイミ
ング図を示す。

【０１０４】ホストＣＰＵ２１は、ユーザーからの設定
変更要求もしくはアプリケーションからの表示設定変更
要求を受け、制御データおよびアドレスデータ線３５を
介して表示処理装置４６に表示設定データを生成して出
力する。

【０１０５】表示設定データは、データバス２００上の
制御データおよびアドレスデータ２０１として、第１の
制御レジスタ群２３の入出力を行うレジスタ記憶部２０
２へ入力される。

【０１０６】レジスタ記憶部２０２では、第１の表示設
定レジスタ２４〜２８に対してそれぞれアドレスが割り
付けられており、ホストＣＰＵ２１からのアドレスアク
セスを対応する第１の表示設定レジスタへ書き込む。

【０１０７】ホストＣＰＵ２１は、ユーザーおよびアプ
リケーションからの設定変更内容の解析および設定変更
データの生成を順次行う。この時点では、表示設定起動
フラグ用レジスタ４８は０にリセットされており、レジ
スタ設定制御部２０４へ垂直同期信号４５が入力されて
も表示設定レジスタへのアクセスは行わないため、第２
の表示設定レジスタ３０〜３４の内容は更新されない。

【０１０８】ホストＣＰＵ２１は、第１の表示設定レジ
スタ２４〜２８に対して、逐次的にアクセスを行うが、
表示設定起動フラグ用レジスタ４８は“０”のままであ
るので、レジスタ設定制御部２０４は垂直同期信号４５
が入力されても表示設定レジスタへのアクセスを行わ
ず、第２の表示設定レジスタの内容も更新されない。

【０１０９】ホストＣＰＵ２１は、第１の制御レジスタ
群２３への表示設定の変更を終了後、表示設定起動フラ
グ用レジスタ４８に“１”を書き込むことにより、第２
制御レジスタ群２９の変更を表示処理装置４６に要求す
る。

【０１１０】このタイミングで表示設定起動フラグ用レ
ジスタ４８は“１”になっているが、レジスタ設定制御
部２０４は、垂直同期信号４５が表示期間を示すＬＯＷ
レベルである間は、表示設定起動フラグ用レジスタ４８
の値に関わらず、表示設定レジスタへのアクセスを行わ
ない。

【０１１１】垂直同期信号４５が非表示期間を示すＨＩ
ＧＨレベルになると、レジスタ設定制御部２０４は、表
示設定起動フラグ用レジスタ４８が“１”になっている
ので、第１の制御レジスタ群２３と、第２の制御レジス
タ群２９へのアドレスアクセスにより、第１の制御レジ
スタ群２３のデータを用いて、第２の制御レジスタ群２
９の内容を更新する。

【０１１２】レジスタ設定制御部２０４から第１の制御
レジスタ群２３へのアドレスアクセスは、データバス２
００を通して行われる。レジスタ設定制御部２０４は、
レジスタ記憶部２０２へレジスタを読むための制御デー
タおよびアドレスデータ２０３を出力する。

【０１１３】レジスタ記憶部２０２は、レジスタを読む
ための制御データおよびアドレスデータ２０３を入力
し、アドレスに対応する第１の制御レジスタの内容をレ
ジスタ設定制御部２０４へ出力する。

【０１１４】レジスタ設定制御部２０４は、第１の制御
レジスタの内容を入力すると、そのデータと共に、第２
の制御レジスタ群２９内の対応する制御レジスタへのア
ドレスアクセスを行う。レジスタ設定制御部２０４から
第２の制御レジスタ群２９へのアドレスアクセスは、デ
コーダ２２によりデコードされ、対応する第２の表示設
定レジスタへの書き込み制御信号がアサートされること
により、レジスタが更新される。

【０１１５】レジスタ設定制御部２０４は、垂直同期信
号４５が非表示期間を示すＨＩＧＨレベルの間、第１の
制御レジスタ群２３のデータを用いて、第２の制御レジ
スタ群２９の内容を順次更新する。

【０１１６】ただし、レジスタ設定制御部２０４が第２
の制御レジスタ群２９の内容を更新中に、垂直同期信号
４５が表示期間を示すＬＯＷレベルになった場合は、次
に垂直同期信号４５がＨＩＧＨレベルになるまで、第２
の制御レジスタ群２９の内容の更新を中断することで更
新途中のデータ表示を表示出力しないため画質が劣化し
ない。

【０１１７】レジスタ設定制御部２０４は、第２の制御
レジスタ群２９の更新を終了すると、表示設定起動フラ
グ用レジスタ４８を“０”にリセットし、表示設定終了
フラグ用レジスタ１２１を“１”にセットする。表示設
定終了フラグ用レジスタ１２１の内容は、割り込み制御
信号１２２として、ホストＣＰＵ２１へ出力される。

【０１１８】第２の表示設定レジスタ３０〜３４のレジ
スタ出力４３を始めとして、第２の制御レジスタ群２９
の出力の変更により、表示出力部４４は対応してデジタ
ル信号処理設定を更新した出力をモニタ４７に出力す
る。

【０１１９】ホストＣＰＵ２１は、割り込み制御信号１
２２のアサートを検出し、次に設定変更が必要となった
時点で、更新する表示設定データのライトアクセスを開
始する。

【０１２０】このように、表示処理装置４６がアクセス
可能な汎用メモリと、汎用メモリおよび表示設定レジス
タへのアクセス機能がある制御回路とを持つ構成に対し
て、制御回路にレジスタ設定制御部２０４の制御を付加
することにより、垂直同期期間を意識することなく表示
設定レジスタへアクセスすることが可能となる。

【０１２１】（実施の形態８）図１０と図１１は本発明
の（実施の形態８）を示す。図１０は本発明の表示処理
装置を示し、図８に示した（実施の形態７）にフレーム
数検出部２０７と垂直同期信号の制御回路２１４を追加
して構成されている。フレーム数検出部２０７は、フレ
ーム数設定レジスタ２０８と、フレームカウンタ２０９
と、比較器２１０と、フレーム数一致フラグ２１２とで
構成されている。

【０１２２】図１１は図１０の要部のタイミング図を示
す。ホストＣＰＵ２１は、ユーザーからの設定変更要求
もしくはアプリケーションからの表示設定変更要求を受
け、表示設定データを生成して制御データおよびアドレ
スデータ線３５を介して表示処理装置４６に出力する。

【０１２３】表示処理装置４６において、表示設定デー
タは、データバス２００上の制御データおよびアドレス
データ２０１として、第１の制御レジスタ群の入出力を
行うレジスタ記憶部２０２へ入力される。

【０１２４】レジスタ記憶部２０２では、第１の表示設
定レジスタ２４〜２８に対してそれぞれアドレスが割り
付けられており、ホストＣＰＵ２１からのアドレスアク
セスを対応する第１の表示設定レジスタへ書き込む。

【０１２５】ホストＣＰＵ２１は、ユーザーおよびアプ
リケーションからの設定変更内容の解析および設定変更
データの生成を順次行う。この時点では、表示設定起動
フラグ用レジスタ４８は“０”にリセットされており、
レジスタ設定制御部２０４へ垂直同期信号４５が入力さ
れても、表示設定レジスタへのアクセスは行わないた
め、第２の表示設定レジスタの内容は更新されない。

【０１２６】ホストＣＰＵ２１は、第１の表示設定レジ
スタ２４〜２８に対して逐次的にアクセスを行うが、表
示設定起動フラグ用レジスタ４８は“０”のままである
ので、レジスタ設定制御部２０４は垂直同期信号４５が
入力されても表示設定レジスタへのアクセスを行わず、
第２の表示設定レジスタの内容も更新されない。

【０１２７】ホストＣＰＵ２１は、第１の制御レジスタ
群２３への表示設定の変更と共に、フレーム数検出部２
０７のフレーム数設定レジスタ２０８に、第２の制御レ
ジスタ群２９の更新を何フレーム後に行うかを表すフレ
ーム数を設定する。

【０１２８】フレーム数の設定は、データバス２００上
の制御データおよびアドレスデータ２０６として、フレ
ーム数設定レジスタ２０８の入出力を行うフレーム数検
出部２０７へ入力される。

【０１２９】フレーム数検出部２０７では、フレーム数
設定レジスタ２０８に対してアドレスが割り付けられて
おり、ホストＣＰＵ２１からのアドレスアクセスに対応
して、レジスタ書き込みを行う。

【０１３０】ホストＣＰＵ２１は、第１の制御レジスタ
群２３への表示設定の変更とフレーム数設定レジスタ２
０８の設定を終了後、表示設定起動フラグ用レジスタ４
８に“１”を書き込むことにより、第２制御レジスタ群
２９の変更を表示処理装置４６に要求する。

【０１３１】レジスタ設定制御部２０４は、表示設定起
動フラグ用レジスタ４８が“１”になると、フレーム数
検出部２０７のフレームカウンタ２０９を“０”にリセ
ットする。フレームカウンタ２０９は、垂直同期信号４
５のＬＯＷレベルからＨＩＧＨレベルへの変化毎にカウ
ンタ値をインクリメントすることにより、フレーム数を
カウントする。

【０１３２】フレーム数設定レジスタ２０８とフレーム
カウンタ２０９の出力は、比較器２１０へ入力される。
比較器２１０は、フレーム数設定レジスタ２０８とフレ
ームカウンタ２０９が等しい場合に、一致信号２１１を
フレーム数一致フラグ２１２へ出力する。

【０１３３】比較器２１０から出力される一致信号２１
１は、フレーム数設定レジスタ２０８とフレームカウン
タ２０９が等しい場合は“１”とし、フレーム数設定レ
ジスタ２０８とフレームカウンタ２０９が等しくない場
合は“０”とする。

【０１３４】フレーム数一致フラグ２１２は、一致信号
２１１の値を保持しており、フレーム数一致フラグの出
力２１３は、垂直同期信号の制御回路２１４と、フレー
ムカウンタ２０９へ入力される。

【０１３５】垂直同期信号の制御回路２１４は、フレー
ム数一致フラグの出力２１３が“０”である場合、垂直
同期信号４５がＬＯＷレベルとＨＩＧＨレベルのどちら
であっても、垂直同期信号の制御回路の出力２１５とし
てＬＯＷレベルを出力し、フレーム数一致フラグの出力
２１３が“１”である場合、垂直同期信号の制御回路の
出力２１５として垂直同期信号４５をそのまま出力す
る。

【０１３６】フレームカウンタ２０９は、フレーム数一
致フラグの出力２１３を入力し、フレーム数一致フラグ
の出力２１３が“１”である場合、垂直同期信号４５の
ＬＯＷレベルからＨＩＧＨレベルへの変化に関わらず、
フレームのカウントを停止し、カウンタ値を保持する。

【０１３７】フレーム数検出部２０７は、フレームカウ
ンタ２０９がフレーム数設定レジスタ２０８と一致する
と、フレームカウンタ２０９が０にリセットされるまで
カウンタ値が保持されることより、フレームカウンタ２
０９が“０”にリセットされてからフレーム数設定レジ
スタ２０８と一致するまでの間レジスタ設定制御部２０
４へ入力される垂直同期信号の制御回路の出力２１５を
ＬＯＷへ固定させることができる。

【０１３８】フレームカウンタ２０９がフレーム数設定
レジスタ２０８と一致し、垂直同期信号の制御回路の出
力２１５が非表示期間を示すＨＩＧＨレベルになると、
レジスタ設定制御部２０４は、表示設定起動フラグ用レ
ジスタ４８が“１”になっているので、第１の制御レジ
スタ群２３と、第２の制御レジスタ群２９へのアドレス
アクセスにより、第１の制御レジスタ群２３のデータを
用いて、第２の制御レジスタ群２９の内容を更新する。

【０１３９】レジスタ設定制御部２０４は、垂直同期信
号の制御回路の出力２１５が非表示期間を示すＨＩＧＨ
レベルの間、第１の制御レジスタ群２３のデータを用い
て、第２の制御レジスタ群２９の内容を順次更新する。

【０１４０】ただし、レジスタ設定制御部２０４が第２
の制御レジスタ群２９の内容を更新中に、垂直同期信号
の制御回路の出力２１５が表示期間を示すＬＯＷレベル
になった場合は、次に垂直同期信号の制御回路の出力２
１５がＨＩＧＨレベルになるまで、第２の制御レジスタ
群２９の内容の更新を中断することで更新途中のデータ
表示を表示出力しないため画質が劣化しない。

【０１４１】レジスタ設定制御部２０４は、第２の制御
レジスタ群２９の更新を終了すると、表示設定起動フラ
グ用レジスタ４８を“０”にリセットし、表示設定終了
フラグ用レジスタ１２１を“１”にセットする。

【０１４２】表示設定終了フラグ用レジスタ１２１の内
容は、割り込み制御信号１２２としてホストＣＰＵ２１
へ出力される。第２の表示設定レジスタのレジスタ出力
４３を始めとして、第２の制御レジスタ群２９の出力の
変更により、表示出力部４４は、対応してデジタル信号
処理設定を更新した出力をモニタ４７に出力する。

【０１４３】ホストＣＰＵ２１は、割り込み制御信号１
２２のアサートを検出し、次に設定変更が必要となった
時点で、更新する表示設定データのライトアクセスを開
始する。

【０１４４】この構成によれば、垂直同期期間を意識す
ることなく表示設定レジスタへアクセスすることが可能
な上に表示設定変更のための第１の表示設定レジスタと
表示設定起動フラグ用レジスタ４８へのライトアクセス
を表示設定を変更したい数フレーム前に完了する設定が
可能となる。

【０１４５】（実施の形態９）図１２は本発明の（実施
の形態９）を示す。図１２においては、図８の構成のレ
ジスタ記憶部２０２に、第３の制御レジスタ群２１６と
第４の制御レジスタ群２２２が追加され、また、表示設
定選択レジスタ２２８が追加されている。

【０１４６】第３の制御レジスタ群２１６は、第１の表
示設定レジスタ２１７〜２２１から構成されている。第
４の制御レジスタ群２２２は、第１の表示設定レジスタ
２２３〜２２７から構成されている。

【０１４７】この表示処理装置の表示設定更新は次のよ
うに実行される。ホストＣＰＵ２１は、ユーザーからの
設定変更要求もしくはアプリケーションからの表示設定
変更要求を受け、生成した表示設定データを制御データ
およびアドレスデータ線３５を介して表示処理装置４６
に出力する。

【０１４８】表示処理装置４６において、表示設定デー
タはデータバス２００上の制御データおよびアドレスデ
ータ２０１として、第１の制御レジスタ群２３の入出力
を行うレジスタ記憶部２０２へ入力される。

【０１４９】レジスタ記憶部２０２では、第１の表示設
定レジスタ２４〜２８，２１７〜２２１，２２３〜２２
７に対してそれぞれアドレスが割り付けられており、ホ
ストＣＰＵ２１からのアドレスアクセスを対応する表示
設定レジスタへ書き込む。

【０１５０】ホストＣＰＵ２１は、ユーザーおよびアプ
リケーションからの設定変更内容の解析および設定変更
データの生成を順次行う。この時点では、表示設定起動
フラグ用レジスタ４８は“０”にリセットされており、
レジスタ設定制御部２０４へ垂直同期信号４５が入力さ
れても、表示設定レジスタへのアクセスは行わないた
め、第２の表示設定レジスタ３０〜３４の内容は更新さ
れない。

【０１５１】ホストＣＰＵ２１は、第１の制御レジスタ
群２３、第３の制御レジスタ群２１６、第４の制御レジ
スタ群２２２に設定したいデータを内容に持つ制御レジ
スタ群がない場合、第１の表示設定レジスタ２４〜２
８，２１７〜２２１，２２３〜２２７に対して逐次的に
アクセスを行うが、表示設定起動フラグ用レジスタ４８
は“０”のままであるので、レジスタ設定制御部２０４
は垂直同期信号４５が入力されても表示設定レジスタへ
のアクセスを行わず、第２の表示設定レジスタ３０〜３
４の内容も更新されない。

【０１５２】ホストＣＰＵ２１は、レジスタ記憶部２０
２への表示設定レジスタの変更と共に、表示設定選択レ
ジスタ２２８に、レジスタ記憶部２０２の中から何番目
の制御レジスタ群を用いて、第２の制御レジスタ群２９
の更新を行うかを表す番号を設定する。

【０１５３】ホストＣＰＵ２１は、レジスタ記憶部２０
２への表示設定レジスタの変更と表示設定選択レジスタ
２２８の設定を終了後、表示設定起動フラグ用レジスタ
４８に“１”を書き込むことにより、第２制御レジスタ
群２９の変更を表示処理装置４６に要求する。

【０１５４】垂直同期信号４５が非表示期間を示すＨＩ
ＧＨレベルになると、レジスタ設定制御部２０４は、表
示設定起動フラグ用レジスタ４８が“１”になっている
ので、表示設定選択レジスタ２２８の設定値により、レ
ジスタ記憶部２０２内の第１の制御レジスタ群２３、第
３の制御レジスタ群２１６、第４の制御レジスタ群２２
２から読み出す制御レジスタ群を選択する。

【０１５５】表示設定選択レジスタ２２８の設定値によ
り選択された制御レジスタ群と第２の制御レジスタ群２
９へのアドレスアクセスにより、表示設定選択レジスタ
２２８の設定値により選択された制御レジスタ群の内容
を用いて、第２の制御レジスタ群２９の内容を更新す
る。

【０１５６】レジスタ設定制御部２０４は、垂直同期信
号４５が非表示期間を示すＨＩＧＨレベルの間、表示設
定選択レジスタ２２８の設定値により選択された制御レ
ジスタ群の内容を用いて、第２の制御レジスタ群２９の
内容を順次更新する。

【０１５７】ただし、レジスタ設定制御部２０４が第２
の制御レジスタ群２９の内容を更新中に、垂直同期信号
４５が表示期間を示すＬＯＷレベルになった場合は、次
に垂直同期信号４５がＨＩＧＨレベルになるまで、第２
の制御レジスタ群２９の内容の更新を中断することで更
新途中のデータ表示を表示出力しないため画質が劣化し
ない。

【０１５８】レジスタ設定制御部２０４は、第２の制御
レジスタ群２９の更新を終了すると、表示設定起動フラ
グ用レジスタ４８を“０”にリセットし、表示設定終了
フラグ用レジスタ１２１を“１”にセットする。

【０１５９】表示設定終了フラグ用レジスタ１２１の内
容は、割り込み制御信号１２２としてホストＣＰＵ２１
へ出力される。第２の表示設定レジスタのレジスタ出力
４３を始めとして、第２の制御レジスタ群２９の出力の
変更により、表示出力部４４は、対応してデジタル信号
処理設定を更新した出力をモニタ４７に出力する。

【０１６０】ホストＣＰＵ２１は、割り込み制御信号１
２２のアサートを検出し、次に設定変更が必要となった
時点で、更新する表示設定データのライトアクセスを開
始する。

【０１６１】この構成によれば、垂直同期期間を意識す
ることなく表示設定レジスタへアクセスすることが可能
な上に、複数通りの表示設定を切替える場合、複数組の
表示設定変更のための表示設定レジスタをあらかじめレ
ジスタ記憶部２０２へ書き込むことで、表示設定選択レ
ジスタ２２８と表示設定起動フラグ用レジスタ４８をア
クセスするだけで制御可能となり、ホストＣＰＵ２１の
レジスタ書き込み量を減らすことができる。

【０１６２】ここでは、ホストＣＰＵ２１からアクセス
できる制御レジスタ群が３組の場合を説明したが、制御
レジスタ群が２以上の整数組ある構成で、表示設定制御
を行うことも可能である。

【０１６３】（実施の形態１０）図１３と図１４は本発
明の（実施の形態１０）を示す。図１３は本発明の（実
施の形態１０）の表示処理装置を示し、図８の構成から
追加されているのは、ＣＰＵインターフェース２２９、
データバス２３０、シンクロナスＤＲＡＭ（ＳＤＲＡＭ
と称す）インターフェース２３１、ＳＤＲＡＭバス２３
２、ＳＤＲＡＭ２３３、データバスアービター２３４、
優先順位切替え回路２３５、データバスのバス権取得の
要求信号２３６〜２３８、データバスのバス権取得の承
認信号２３９〜２４１である。図１４は図１３の要部の
タイミング図を示す。

【０１６４】ホストＣＰＵ２１は、ユーザーからの設定
変更要求もしくはアプリケーションからの表示設定変更
要求を受け、制御データおよびアドレスデータ線３５を
介して生成した表示設定データを表示処理装置４６に出
力する。

【０１６５】表示処理装置４６において、表示設定デー
タは、ホストＣＰＵ２１と表示処理装置４６の間の入出
力を制御するＣＰＵインターフェース２２９に入力され
る。ＣＰＵインターフェース２２９は、表示設定データ
を表示処理装置４６の内部での制御データおよびアドレ
スデータに変換し、データバス２３０を通して、ＳＤＲ
ＡＭインターフェース２３１へ出力する。

【０１６６】ここで、ＣＰＵインターフェース２２９が
データバス２３０を使用する前に次のバス権取得動作を
行う。データバス２３０へ制御データを出力しＳＤＲＡ
Ｍへアクセスするブロックは、レジスタ制御部２０４、
ＣＰＵインターフェース２２９とＳＤＲＡＭインターフ
ェース２３１の３ブロックであるので、どのブロックが
データバス２３０へ制御データを出力するのかを決定す
るために、データバスアービター２３４がレジスタ制御
部２０４、ＣＰＵインターフェース２２９とＳＤＲＡＭ
インターフェース２３１に接続される。

【０１６７】レジスタ制御部２０４、ＣＰＵインターフ
ェース２２９とＳＤＲＡＭインターフェース２３１は、
データバスを用いたアドレスアクセスを行う前に、デー
タバスアービター２３４へデータバスのバス権取得の要
求信号２３６〜２３８を出力し、データバスアービター
２３４からデータバスのバス権取得の承認信号２３９〜
２４１を受けとった後、データバスを用いたアドレスア
クセスを実施する。

【０１６８】ＣＰＵインターフェース２２９は、ＣＰＵ
インターフェースのバス権取得の要求信号２３７をデー
タバスアービター２３４へ出力する。データバスアービ
ター２３４は、ＣＰＵインターフェースのバス権取得の
要求信号２３７を受けて、レジスタ制御部のバス権取得
の要求信号２３６とＳＤＲＡＭインターフェースのバス
権取得の要求信号２３８とあらかじめ決定された優先順
位により、ＣＰＵインターフェースよりバス権取得の優
先順位が高いブロックのバス使用がなくなった時点で、
ＣＰＵインターフェースのバス権取得の承認信号２４０
をＣＰＵインターフェース２２９へ出力する。

【０１６９】ＣＰＵインターフェース２２９は、ＣＰＵ
インターフェースのバス権取得の承認信号２４０が入力
されると、データバス２３０を用いてＳＤＲＡＭインタ
ーフェース２３１へアクセスし、表示設定データをＳＤ
ＲＡＭ２３３上の第１の表示設定レジスタ２４〜２８へ
書き込む。

【０１７０】ホストＣＰＵ２１は、ユーザーおよびアプ
リケーションからの設定変更内容の解析および設定変更
データの生成をＣＰＵインターフェース２２９を介して
順次行う。

【０１７１】この時点では、表示設定起動フラグ用レジ
スタ４８は“０”にリセットされており、レジスタ設定
制御部２０４へ垂直同期信号４５が入力されても、表示
設定レジスタへのアクセスは行わないため、第２の表示
設定レジスタ３０〜３４の内容は更新されない。

【０１７２】ホストＣＰＵ２１は、第１の表示設定レジ
スタ２４〜２８に対して、逐次的にアクセスを行うが、
表示設定起動フラグ用レジスタ４８は“０”のままであ
るので、レジスタ設定制御部２０４は垂直同期信号４５
が入力されても表示設定レジスタへのアクセスを行わ
ず、第２の表示設定レジスタ３０〜３４の内容も更新さ
れない。

【０１７３】ホストＣＰＵ２１は、第１の制御レジスタ
群２３の変更終了後、表示設定起動フラグ用レジスタ４
８に１を書き込むことにより、第２制御レジスタ群２９
の変更を表示処理装置４６に要求する。

【０１７４】垂直同期信号４５が非表示期間を示すＨＩ
ＧＨレベルになると、レジスタ設定制御部２０４は、表
示設定起動フラグ用レジスタ４８が“１”であるので、
第１の制御レジスタ群２３と第２の制御レジスタ群２９
へのアドレスアクセスにより、第１の制御レジスタ群２
３の内容を用いて、第２の制御レジスタ群２９の内容を
更新する。

【０１７５】レジスタ設定制御部２０４は、データバス
２３０を使用する前に次のバス権取得動作を行う。レジ
スタ設定制御部２０４は、バス権取得の要求信号２３６
をデータバスアービター２３４へ出力する。

【０１７６】データバスアービター２３４は、レジスタ
設定制御部のバス権取得の要求信号２３６を受けて、Ｃ
ＰＵインターフェースのバス権取得の要求信号２３７と
ＳＤＲＡＭインターフェースのバス権取得の要求信号２
３８とあらかじめ決定された優先順位により、レジスタ
設定制御部よりバス権取得の優先順位が高いブロックの
バス使用がなくなった時点で、レジスタ設定制御部のバ
ス権取得の承認信号２３９をレジスタ設定制御部２０４
へ出力する。

【０１７７】ここで、データバスアービター２３４は、
垂直同期信号４５を入力し、垂直同期信号４５が非表示
期間を表すＨＩＧＨレベルである場合、あらかじめ決定
された優先順位を優先順位切替え回路２３５により、レ
ジスタ設定制御部２０４の優先順位を１番に変更する。

【０１７８】レジスタ設定制御部２０４は、垂直同期信
号４５が非表示期間を表すＨＩＧＨレベルである場合
に、第１の制御レジスタ群２３へアクセスするので、第
１の制御レジスタ群２３へのアクセスは、常に最優先で
バス権取得され、バス権取得待ちにならない。

【０１７９】レジスタ設定制御部２０４は、垂直同期信
号４５が非表示期間を示すＨＩＧＨレベルの間、第１の
制御レジスタ群２３の内容を用いて、第２の制御レジス
タ群２９の内容を順次更新する。

【０１８０】レジスタ設定制御部２０４は、第２の制御
レジスタ群２９の更新を終了すると、表示設定起動フラ
グ用レジスタ４８を“０”にリセットし、表示設定終了
フラグ用レジスタ１２１を“１”にセットする。

【０１８１】表示設定終了フラグ用レジスタ１２１の内
容は、割り込み制御信号１２２としてホストＣＰＵ２１
へ出力される。第２の表示設定レジスタのレジスタ出力
４３を始めとして、第２の制御レジスタ群２９の出力の
変更により、表示出力部４４は、対応してデジタル信号
処理設定を更新した出力をモニタ４７に出力する。

【０１８２】ホストＣＰＵ２１は、割り込み制御信号１
２２のアサートを検出し、次に設定変更が必要となった
時点で、更新する表示設定データのライトアクセスを開
始する。

【０１８３】この構成によれば、垂直同期期間を意識す
ることなく表示設定レジスタへアクセスすることが可能
な上にレジスタ設定制御部２０４以外のブロックに、第
１の制御レジスタ群２３を含むメモリへのアクセスが占
有される可能性があっても、第１の制御レジスタ群２３
から第２の制御レジスタ群２９への更新を非表示期間中
に効率良く行うことができる。

【０１８４】なお、外部より表示設定更新を行うのはホ
ストＣＰＵに限らず、表示設定データを生成する手段全
般に渡るものである。また、ホストＣＰＵ２１への表示
設定終了を割り込み信号により通知する構成について説
明したが、表示設定終了フラグ用レジスタ１２１をホス
トＣＰＵ２１がポーリングする方法で表示設定制御を行
うことも可能である。

【０１８５】ここでは、データバス２３０へ接続される
ブロックの数が３ブロックである場合を説明したが、ブ
ロックの数が自然数である場合にも適用される。 （実施の形態１１）図１５は図８にバスアービターを付
加した構成を示し、同様の効果が得られる。

【０１８６】図１５は、図８の表示処理装置４６におい
て、ＣＰＵインターフェース２２９とデータバスアービ
ター２３４を追加し、レジスタ設定制御部２０４、ＣＰ
Ｕインターフェース２２９とレジスタ記憶部２０２をデ
ータバス２３０で接続した構成を示している。

【０１８７】図１５の表示処理装置４６では、表示設定
データを出力する制御データおよびアドレスデータ線３
５をＣＰＵインターフェース２２９に接続し、レジスタ
設定制御部２０４、ＣＰＵインターフェース２２９とレ
ジスタ記憶部２０２をデータバス２３０で接続すること
により、レジスタ設定制御部２０４とＣＰＵインターフ
ェース２２９からレジスタ記憶部２０２へ表示設定デー
タの読み書きを行う。

【０１８８】データバスアービター２３４は、レジスタ
設定制御部２０４とＣＰＵインターフェース２２９のど
ちらがレジスタアクセスを行うかを決定する。 （実施の形態１２）図１６は図１０にバスアービターを
付加した構成を示し、同様の効果が得られる。

【０１８９】図１６は、図１０の表示処理装置４６にお
いて、ＣＰＵインターフェース２２９とデータバスアー
ビター２３４を追加し、レジスタ設定制御部２０４、Ｃ
ＰＵインターフェース２２９、レジスタ記憶部２０２と
フレーム数検出部２０７をデータバス２３０で接続した
構成を示している。

【０１９０】図１６の表示処理装置４６では、表示設定
データを出力する制御データおよびアドレスデータ線３
５をＣＰＵインターフェース２２９に接続し、レジスタ
設定制御部２０４、ＣＰＵインターフェース２２９、レ
ジスタ記憶部２０２とフレーム数検出部２０７をデータ
バス２３０で接続することにより、レジスタ設定制御部
２０４とＣＰＵインターフェース２２９からレジスタ記
憶部２０２とフレーム数検出部２０７へのレジスタ読み
書きを行う。

【０１９１】データバスアービター２３４は、レジスタ
設定制御部２０４とＣＰＵインターフェース２２９のど
ちらがレジスタアクセスを行うかを決定する。 （実施の形態１３）図１７は図１２にバスアービターを
付加した構成を示し、同様の効果が得られる。

【０１９２】図１７は、図１２の表示処理装置４６にお
いて、ＣＰＵインターフェース２２９とデータバスアー
ビター２３４を追加して、レジスタ設定制御部２０４、
ＣＰＵインターフェース２２９、レジスタ記憶部２０２
をデータバス２３０で接続した構成を示している。

【０１９３】図１７の表示処理装置４６では、表示設定
データを出力する制御データおよびアドレスデータ線３
５をＣＰＵインターフェース２２９に接続し、レジスタ
設定制御部２０４、ＣＰＵインターフェース２２９とレ
ジスタ記憶部２０２をデータバス２３０で接続すること
により、レジスタ設定制御部２０４とＣＰＵインターフ
ェース２２９からレジスタ記憶部２０２へのレジスタ読
み書きを行う。

【０１９４】データバスアービター２３４は、レジスタ
設定制御部２０４とＣＰＵインターフェース２２９のど
ちらがレジスタアクセスを行うかを決定する。

【０１９５】

【発明の効果】以上のように本発明によると、表示設定
の切り替えをホストＣＰＵより複数の表示設定レジスタ
にライトアクセスすることで行う表示処理装置におい
て、ホストＣＰＵのアプリケーションがＯＳをベースに
して行われており、表示設定更新のためのレジスタアク
セスに要する期間が限定できない場合や表示処理装置内
の表示設定レジスタが、ホストＣＰＵからのアクセス直
後に反映しないようにバッファリングされているといっ
た場合に、ホストＣＰＵからの表示設定を垂直同期信号
に非同期で行うことが可能であり、ホストＣＰＵから表
示設定レジスタの更新のための表示設定レジスタのアク
セス後、表示設定起動フラグの書き込みを行うという逐
次性を保証する限り、複数の表示設定レジスタをある垂
直同期信号により、一斉に更新することを保証するとと
もに、ホストＣＰＵの表示制御に垂直同期信号を不要と
することが可能となる。

【０１９６】また、請求項２の発明によれば全ての表示
設定レジスタをホストＣＰＵからマッピングすることに
より、アプリケーションプログラムの汎用性と、表示設
定切り替えの高速化を実現可能である。

【０１９７】また、請求項３の発明によれば、請求項１
の発明に対し複数の表示設定レジスタの一部を選択して
垂直同期信号のタイミングにより更新可能となる。ま
た、請求項４の発明によれば、請求項２の発明に対し複
数の表示設定レジスタの一部を選択して垂直同期信号の
タイミングにより更新可能となる。

【０１９８】また、請求項５と請求項１１の発明によれ
ば、請求項１の発明と同様な手順で表示設定レジスタの
更新を同行うことが可能であり、さらに表示設定パター
ンを２種類常時保持し、高速に切り替えることが可能と
なる。

【０１９９】また、請求項６の発明によれば、請求項
２、４，５の効果に加え、ホストＣＰＵの表示制御に垂
直同期信号を不要とすることが可能となる。また、請求
項７の発明によれば、表示処理装置がアクセス可能な汎
用メモリと表示設定レジスタへのアクセス機能を持つ制
御回路を持つ構成で、垂直同期期間を意識することなく
表示設定レジスタへアクセスすることが可能となる。

【０２００】また、請求項８の発明によれば、ホストＣ
ＰＵからの表示設定変更のためのレジスタアクセスを表
示設定を変更したい数フレーム前に完了することが可能
となる。

【０２０１】また、請求項９の発明によれば、複数通り
の表示設定を切替えて使用する場合、ホストＣＰＵから
のレジスタアクセス量を減らすことがが可能となる。ま
た、請求項１０の発明によれば、第１の表示設定レジス
タがバス接続され、第２の表示設定レジスタへの更新時
に、第１の制御レジスタ群を含むメモリへのアクセス
が、他の用途で占有される可能性がある構成であって
も、レジスタ設定制御部からの第１の表示設定レジスタ
へのアクセスが優先され、第２の表示設定レジスタの更
新が非表示期間中に効率良く行うことが可能となる。

【図面の簡単な説明】

【図１】本発明の（実施の形態１）の表示処理装置の構
成図

【図２】同実施の形態のホストＣＰＵおよび表示処理装
置の制御タイミング図

【図３】本発明の（実施の形態２）の表示処理装置の構
成図

【図４】同実施の形態のホストＣＰＵおよび表示処理装
置の制御タイミング図

【図５】本発明の（実施の形態３）の表示処理装置の構
成図

【図６】本発明の（実施の形態４）の表示処理装置の構
成図

【図７】本発明の（実施の形態５）の表示処理装置の構
成図

【図８】本発明の（実施の形態７）の表示処理装置の構
成図

【図９】同実施の形態のホストＣＰＵおよび表示処理装
置の制御タイミング図

【図１０】本発明の（実施の形態８）の表示処理装置の
構成図

【図１１】同実施の形態のホストＣＰＵおよび表示処理
装置の制御タイミング図

【図１２】本発明の（実施の形態９）の表示処理装置の
構成図

【図１３】本発明の（実施の形態１０）の表示処理装置
の構成図

【図１４】同実施の形態のホストＣＰＵおよび表示処理
装置の制御タイミング図

【図１５】本発明の（実施の形態１１）の表示処理装置
の構成図

【図１６】本発明の（実施の形態１２）の表示処理装置
の構成図

【図１７】本発明の（実施の形態１３）の表示処理装置
の構成図

【図１８】従来の表示処理装置の構成図

【図１９】同従来例のタイムチャート図

【符号の説明】

２１ ホストＣＰＵ ２２ デコーダ ２２ａ 書き込みストローブ線 ２４〜２８，２１７〜２２１，２２３〜２２７ 第１
の表示設定レジスタ ２３ 第１の制御レジスタ群 ２９ 第２の制御レジスタ群 ３０〜３４ 第２の表示設定レジスタ ３５ 制御データおよびアドレスデータ線 ３６ 制御データ線 ３７〜４１ 書き込み制御信号 ４４ 表示出力部 ４５ 垂直同期信号 ４８ 表示設定起動フラグ用レジスタ ４９ 第１の制御信号生成部 ４９ａ 第１の制御信号 ５０ 表示制御インデックスレジスタ ６１〜６５ セレクタ ７０ａ 第１の制御信号 ８０ 表示制御インデックスレジスタ ８１ｂ〜８５ｂ 制御回路 ８１〜８５ フィールド ８６ｂ〜９０ｂ 制御回路 ９０ フリップフロップ ９０ａ セレクト信号 ９１〜９５ フリップフロップ ９１ａ〜９５ａ 第１の制御信号 １００ 制御回路 １０２〜１０６ 書き込み制御信号 １１０，１１１ 第１，第２のフィールド １１２ 表示制御レジスタ １１３ セレクタ選択信号（第１の制御信号） １１４ セレクタ選択信号 １１５ セレクタ選択信号生成部 １２０ 遅延回路 １２１ 表示設定終了フラグ用レジスタ １２２ 割り込み制御信号 ２００ データバス ２０７ フレーム数検出部 ２０８ フレーム数設定レジスタ ２０９ フレームカウンタ ２１０ 比較器 ２０２ レジスタ記憶部 ２０４ レジスタ設定制御部 ２１２ フレーム数一致フラグ ２１４ 制御回路 ２１６ 第３の制御レジスタ群 ２２２ 第４の制御レジスタ群 ２２８ 表示設定選択レジスタ ２２９ ＣＰＵインターフェース ２３０ データバス ２３４ データバスアービター ２３５ 優先順位切替え回路 ２３６〜２３８ データバスのバス権取得の要求信号 ２３９〜２４１ データバスのバス権取得の承認信号

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B069 AA01 BA01 BB06 BB19 KA01 5C082 AA01 CB01 DA76 DA86 MM02

Claims (11)

【特許請求の範囲】
1. 【請求項１】ホストＣＰＵとモニタの間に介装されて表
   示設定データをホストＣＰＵで更新する表示処理装置で
   あって、 垂直同期信号に対し非同期に生成出力された各種表示設
   定データを書き込み制御信号により一時保持するアドレ
   ス空間にマッピングされた第１の表示設定レジスタと、 アドレスアクセスに対し前記第１の表示設定レジスタに
   対応する前記書き込み制御信号を生成するデコーダと、 前記第１の表示設定レジスタの出力を入力し第１の制御
   信号に同期して保持データを更新する第２の表示設定レ
   ジスタと、 前記第２の表示設定レジスタの出力に従ってビデオ表示
   信号のデジタル処理を行う表示出力部と、 垂直同期信号に対し非同期に生成出力された表示設定起
   動フラグがセットされる表示設定起動フラグ用レジスタ
   とを備え、前記第１の制御信号を、垂直同期信号と表示
   設定起動フラグ用レジスタの出力により生成し、前記第
   ２の表示設定レジスタの更新終了を前記ホストＣＰＵへ
   通知する表示設定終了フラグ用レジスタを設けた表示処
   理装置。
2. 【請求項２】ホストＣＰＵとモニタの間に介装されて表
   示設定データをホストＣＰＵで更新する表示処理装置で
   あって、 垂直同期信号に対し非同期に生成された各種表示設定デ
   ータを書き込み制御信号により一時保持するアドレス空
   間にマッピングされた第１の表示設定レジスタおよび第
   ２の表示設定レジスタと、 アドレスアクセスに対し前記複数の第１，第２の表示設
   定レジスタに対応する前記書き込み制御信号を生成する
   デコーダと、 前記第１，第２の表示設定レジスタの出力の一対とする
   入力より出力の選択を切り換えるセレクタと、 前記セレクタの出力に従ってビデオ表示信号のデジタル
   処理を行う表示出力部とを設け、 前記セレクタの切り換えを制御するセレクタ選択信号生
   成部を、 垂直同期信号に対し非同期に生成出力された表示制御情
   報を一時保持する第１，第２のフィールドを備えた表示
   制御レジスタと、 前記第２のフィールドの出力を第１のフィールドと垂直
   同期信号のタイミングで保持するフリップフロップとで
   構成し、前記フリップフロップの出力信号によって前記
   セレクタの切り換えを制御し、 前記デコーダから出力される書き込みストローブ線で制
   御されて前記第１，第２のフィールドに格別に表示設定
   制御データをセットするように構成した表示処理装置。
3. 【請求項３】複数の前記第１の表示設定レジスタの出力
   を入力し第１の制御信号に同期して保持データを更新す
   る複数の前記第２の表示設定レジスタにそれぞれ対応す
   るフィールドを有する表示制御インデックスレジスタを
   備え、 前記表示制御インデックスレジスタの出力と前記垂直同
   期信号により前記複数の第２の表示設定レジスタにそれ
   ぞれ対応する前記第１の制御信号を生成し、 前記第１の制御信号により前記第２の表示設定レジスタ
   を更新するよう構成した請求項１記載の表示処理装置。
4. 【請求項４】複数の前記セレクタにそれぞれ対応するフ
   ィールドを有する表示制御インデックスレジスタを備
   え、 前記表示制御インデックスレジスタの出力と前記垂直同
   期信号により前記複数のセレクタにそれぞれ対応する前
   記第１の制御信号を生成し、 前記第１の制御信号により前記セレクタは、前記第１の
   表示設定レジスタの出力もしくは前記第２の表示設定レ
   ジスタの出力を選択出力するよう構成した請求項２記載
   の表示処理装置。
5. 【請求項５】ホストＣＰＵとモニタの間に介装されて表
   示設定データをホストＣＰＵで更新する表示処理装置で
   あって、 １アドレスに割り付けられた第１の表示設定レジスタと
   第２の表示設定レジスタのペアを複数有し、 アドレスアクセスに対し複数の前記ペアに対応する複数
   の書き込み制御信号を生成するデコーダと、 外部より垂直同期信号に対し非同期に生成出力された表
   示制御情報を一時保持する表示制御レジスタと、 前記第１の表示設定レジスタの出力と前記第２の表示設
   定レジスタの出力が入力され表示出力部に選択して出力
   する複数のセレクタとを備え、 前記第１，第２の表示設定レジスタは、ホストＣＰＵが
   垂直同期信号に対し非同期に生成する各種表示設定デー
   タを、第１の制御信号と前記書き込み制御信号により選
   択保持し、 前記セレクタは、第２の制御信号に同期して表示出力部
   に前記第１の表示設定レジスタの出力と前記第２の表示
   設定レジスタの出力を選択して出力し、 前記第１の制御信号および前記第２の制御信号を、前記
   垂直同期信号と前記表示制御レジスタの出力により生成
   した表示処理装置。
6. 【請求項６】前記複数のセレクタの入力切り換え情報を
   外部に通知する手段を備えた請求項２，請求項４，請求
   項５の何れかに記載の表示処理装置。
7. 【請求項７】ホストＣＰＵとモニタの間に介装されて表
   示設定データをホストＣＰＵで更新する表示処理装置で
   あって、 外部より垂直同期信号に対し非同期に生成出力された各
   種表示設定データを書き込み制御信号により一時保持す
   るアドレス空間にマッピングされた複数の第１の表示設
   定レジスタと、 外部より垂直同期信号に対し非同期に設定される、前記
   複数の第１の表示設定レジスタへのアクセス終了を表す
   表示設定起動フラグがセットされる表示設定起動フラグ
   用レジスタと、 前記表示設定起動フラグと垂直同期信号を用いてレジス
   タアクセスを実行するレジスタ設定制御部と、 前記レジスタ設定制御部によりデータ更新され各種表示
   設定データを書き込み制御信号により保持するアドレス
   空間にマッピングされた複数の第２の表示設定レジスタ
   と、 アドレスアクセスに対し前記複数の第２の表示設定レジ
   スタに対応する複数の前記書き込み制御信号を生成する
   デコーダと、 前記第２の表示設定レジスタの更新終了を表す表示設定
   終了フラグがセットされる表示設定終了フラグ用レジス
   タと、 前記複数の第２の表示設定レジスタの出力に従ってビデ
   オ表示信号のデジタル処理を行う表示出力部とを設け、
   前記レジスタ設定制御部を、垂直同期期間中に前記複数
   の第１の表示設定レジスタの内容を用いて前記複数の第
   ２の表示設定レジスタを更新するよう構成した表示処理
   装置。
8. 【請求項８】ホストＣＰＵとモニタの間に介装されて表
   示設定データをホストＣＰＵで更新する表示処理装置で
   あって、 外部より垂直同期信号に対し非同期に生成出力された各
   種表示設定データを書き込み制御信号により一時保持す
   るアドレス空間にマッピングされた複数の第１の表示設
   定レジスタと、 現在のフレームがフレーム数設定レジスタのフレーム数
   かどうかを出力するフレーム数検出部と、 外部より垂直同期信号に対し非同期に設定される前記複
   数の第１の表示設定レジスタへのアクセス終了を表す表
   示設定起動フラグと垂直同期信号を用いてレジスタアク
   セスを実行するレジスタ設定制御部と、 前記レジスタ設定制御部によりデータ更新され各種表示
   設定データを書き込み制御信号により保持するアドレス
   空間にマッピングされた複数の第２の表示設定レジスタ
   と、 アドレスアクセスに対し前記複数の第２の表示設定レジ
   スタに対応する複数の前記書き込み制御信号を生成する
   デコーダと、 前記第２の表示設定レジスタの更新終了を表す表示設定
   終了フラグがセットされる表示設定終了フラグ用レジス
   タと、 前記複数の第２の表示設定レジスタの出力に従ってビデ
   オ表示信号のデジタル処理を行う表示出力部とを備え、
   前記フレーム数検出部には、外部より垂直同期信号に対
   し非同期に設定される前記複数の第１の表示設定レジス
   タの更新間隔を表すフレーム数設定レジスタと、 垂直同期信号を用いてフレーム数をカウントするフレー
   ムカウンタと、 前記フレーム数設定レジスタと前記フレームカウンタの
   両出力を比較し現在のフレームがフレーム数設定レジス
   タのフレーム数かどうかを出力する比較器を設け、 前記レジスタ設定制御部とフレーム数検出部を、前記レ
   ジスタ設定制御部が前記表示設定起動フラグの設定に応
   じて前記フレームカウンタを初期化し、前記フレームカ
   ウンタが前記フレーム数設定レジスタと一致してから表
   示終了フラグが設定されるまでフレーム数検出部が前記
   フレームカウンタを保持し垂直同期信号をレジスタ設定
   制御部へ伝えるよう構成した表示処理装置。
9. 【請求項９】ホストＣＰＵとモニタの間に介装されて表
   示設定データをホストＣＰＵで更新する表示処理装置で
   あって、 外部より垂直同期信号に対し非同期に生成出力された各
   種表示設定データを書き込み制御信号により一時保持す
   るアドレス空間にマッピングされた複数組の第１の表示
   設定レジスタと、 外部より垂直同期信号に対し非同期に設定される前記複
   数の第１の表示設定レジスタへのアクセス終了を表す表
   示設定起動フラグがセットされる表示設定起動フラグ用
   レジスタと、 外部より垂直同期信号に対し非同期に設定される前記複
   数の第１の表示設定レジスタの何組目の複数の表示設定
   レジスタを使用するかを表す表示設定選択レジスタと、 前記表示設定起動フラグと垂直同期信号を用いてレジス
   タアクセスを実行するレジスタ設定制御部と、 前記レジスタ設定制御部によりデータ更新され各種表示
   設定データを書き込み制御信号により保持するアドレス
   空間にマッピングされた第２の表示設定レジスタと、 アドレスアクセスに対し前記複数の第２の表示設定レジ
   スタに対応する複数の前記書き込み制御信号を生成する
   デコーダと、 前記複数の第２の表示設定レジスタの出力に従ってビデ
   オ表示信号のデジタル処理を行う表示出力部とを備え、
   第１の表示設定レジスタが、前記第２の表示設定レジス
   タの内容を複数組だけ保持でき、 レジスタ設定制御部が、前記第１の表示設定レジスタの
   中から、表示設定選択レジスタに設定されたデータに応
   じた複数の表示設定レジスタの内容を用いて前記第２の
   表示設定レジスタを更新するよう構成した表示処理装
   置。
10. 【請求項１０】ホストＣＰＵとモニタの間に介装されて
    表示設定データをホストＣＰＵで更新する表示処理装置
    であって、 外部より垂直同期信号に対し非同期に生成出力された各
    種表示設定データを書き込み制御信号により一時保持す
    るアドレス空間にマッピングされた第１の表示設定レジ
    スタと、 外部より垂直同期信号に対し非同期に設定される前記第
    １の表示設定レジスタへのアクセス終了を表す表示設定
    起動フラグがセットされる表示設定起動フラグ用レジス
    タと、 前記表示設定起動フラグと垂直同期信号を用いてレジス
    タアクセスを実行するレジスタ設定制御部と、 前記レジスタ設定制御部および前記ホストＣＰＵが前記
    第１の表示設定レジスタへアクセスするためのデータバ
    スと、 前記データバスのバス権を制御するデータバスアービタ
    ーと、 前記レジスタ設定制御部によりデータ更新され各種表示
    設定データを書き込み制御信号により保持するアドレス
    空間にマッピングされた第２の表示設定レジスタと、 アドレスアクセスに対し前記第２の表示設定レジスタに
    対応する複数の前記書き込み制御信号を生成するデコー
    ダと、 前記第２の表示設定レジスタの出力に従ってビデオ表示
    信号のデジタル処理を行う表示出力部とを設け、前記デ
    ータバスアービターを、垂直同期期間中には前記レジス
    タ設定制御部のバス権の優先順位を最優先に変更するよ
    う構成した表示処理装置。
11. 【請求項１１】ホストＣＰＵとモニタの間に介装されて
    表示設定データをホストＣＰＵで更新する表示処理装置
    であって、 １アドレスに割り付けられた第１の表示設定レジスタと
    第２の表示設定レジスタのペアを複数有し、 アドレスアクセスに対し複数の前記ペアに対応する複数
    の書き込み制御信号を生成するデコーダと、 外部より垂直同期信号に対し非同期に生成出力された表
    示制御情報を一時保持する表示制御レジスタと、 前記第１の表示設定レジスタの出力と前記第２の表示設
    定レジスタの出力が入力され表示出力部に選択して出力
    する複数のセレクタとを備え、 前記第１，第２の表示設定レジスタは、ホストＣＰＵが
    垂直同期信号に対し非同期に生成する各種表示設定デー
    タを、前記垂直同期信号と前記表示制御レジスタの出力
    により生成した制御信号と前記書き込み制御信号により
    選択保持し、 前記セレクタは、前記垂直同期信号と前記表示制御レジ
    スタの出力により生成した制御信号に同期して表示出力
    部に前記第１の表示設定レジスタの出力と前記第２の表
    示設定レジスタの出力を選択して出力し、 前記ホストＣＰＵによる前記第１，第２の表示設定レジ
    スタの何れを更新し前記セレクタによる前記第１，第２
    の表示設定レジスタの何れを選択するかを排他的となる
    ように構成した表示処理装置。